JP2008310929A - 半導体記憶装置およびデータ読出方法 - Google Patents

Abstract

【課題】データ読出しの信頼性に優れた半導体記憶装置およびそのデータ読出方法を提供する。
【解決手段】ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、キャパシタ２２，３２、およびキャパシタ８２，９２を備えている。キャパシタ２２およびキャパシタ３２は、それぞれリファレンスセル２０およびリファレンスセル３０内に設けられている。一方、キャパシタ８２およびキャパシタ９２は、それぞれ電位補償セル８０および電位補償セル９０内に設けられている。ＤＲＡＭ１においては、キャパシタ２２およびキャパシタ８２への参照電位の書込みが同時に開始されるように構成されている。同様に、キャパシタ３２およびキャパシタ９２への参照電位の書込みが同時に開始されるように構成されている。
【選択図】図１

Description

本発明は、半導体記憶装置およびそのデータ読出方法に関する。特に、ロジック回路（論理回路）と同一基板上に半導体メモリ回路が混載された、ロジック混載メモリを構成する半導体メモリ回路およびそのデータ読出方法に関する。

図６は、ロジック混載メモリの一例である。ＤＲＡＭ２０２やＳＲＡＭ２０４といった半導体記憶装置と同一基板上に、ロジック回路２０６、その他の周辺回路（高速ＩＯ回路２０８、ＡＤコンバータ２１０、ＤＡコンバータ２１２）が設けられている。このようなロジック混載メモリにおける半導体メモリ回路では、従来の汎用半導体メモリ回路と比較して、高速な動作が要求される。

一方、図７は、従来の半導体記憶装置を示す回路図である（例えば特許文献１）。半導体記憶装置１００においては、センスアンプ１０２に、ビット線１０４およびビット線１０６が接続されている。ビット線１０４およびビット線１０６には、それぞれリファレンスセル１１０およびリファレンスセル１２０が接続されている。リファレンスセル１１０およびリファレンスセル１２０は、共通の電位線１０８に接続されている。リファレンスセル１１０およびリファレンスセル１２０への参照電位の書込みは、後述するように、この電位線１０８を通じて行われる。

リファレンスセル１１０は、キャパシタ１１２およびトランジスタ１１４，１１６によって構成されている。同様に、リファレンスセル１２０は、キャパシタ１２２およびトランジスタ１２４，１２６によって構成されている。トランジスタ１２４，１２６，１１４，１１６のゲートには、それぞれワード線１５２，１５４，１５６，１５８が接続されている。

ビット線１０４には、メモリセル１３０_１〜１３０_ｎが接続されている。ｎは、２以上の整数であり、例えば１２８または２５６である。また、ビット線１０６には、メモリセル１４０_１〜１４０_ｎが接続されている。各メモリセル１３０_１〜１３０_ｎは、キャパシタ１３２およびトランジスタ１３４によって構成されている。メモリセル１３０_１〜１３０_ｎのトランジスタ１３４のゲートには、それぞれワード線１６２_１〜１６２_ｎが接続されている。同様に、各メモリセル１４０_１〜１４０_ｎは、キャパシタ１４２およびトランジスタ１４４によって構成されている。メモリセル１４０_１〜１４０_ｎのトランジスタ１４４のゲートには、それぞれワード線１６４_１〜１６４_ｎが接続されている。

図８のタイミングチャートを参照しつつ、この半導体記憶装置１００におけるデータの読出し動作を説明する。同図においては、ワード線１５２，１５４，１５６，１５８，１６２_１，１６４_１の電位が、それぞれ線Ｌ１５２，Ｌ１５４，Ｌ１５６，Ｌ１５８，Ｌ１６２_１，Ｌ１６４_１で表されている。ここでは、メモリセル１３０_１およびメモリセル１４０_１からのデータの読み出しを連続して行う場合を例にとる。

まず、ワード線１５２を活性化することで、トランジスタ１２４をオンにすることにより、電位線１０８を通じてリファレンスセル１２０に参照電位を書き込む。参照電位は、例えば１／２Ｖｃｃ（電源電位の半分）とされる。ここで、「リファレンスセルに参照電位を書き込む」とは、リファレンスセルを構成するトランジスタのうち、電位線に接続されたトランジスタをオンにすることにより、リファレンスセル内のキャパシタの一端を電位線と導通状態にすることを意味する。次に、ワード線１５２を非活性化することで、トランジスタ１２４をオフにした後、ワード線１５４およびワード線１６２_１を活性化する。すると、トランジスタ１２６およびトランジスタ１３４がオンとなり、メモリセル１３０_１の電位とリファレンスセル１２０の電位とがセンスアンプ１０２によって比較され、それによりメモリセル１３０_１からデータが読み出される。

続いて、ワード線１５６を活性化することで、トランジスタ１１４をオンにすることにより、電位線１０８を通じてリファレンスセル１１０に参照電位を書き込む。次に、ワード線１５６を非活性化することで、トランジスタ１１４をオフにした後、ワード線１５８およびワード線１６４_１を活性化する。これにより、トランジスタ１１６およびトランジスタ１４４がオンとなり、メモリセル１４０_１からデータが読み出される。

図９（ａ）および図９（ｂ）は、データ読出し時のビット線１０４、ビット線１０６、リファレンスセル１２０およびメモリセル１３０_１の電位の変化を示すグラフである。図９（ａ）および図９（ｂ）は、それぞれメモリセル１３０_１から読み出される電位がＨｉｇｈおよびＬｏｗである場合に対応している。これらの図において縦軸および横軸は、それぞれ電位Ｖおよび時間ｔを表している。ビット線１０４、ビット線１０６、リファレンスセル１２０およびメモリセル１３０_１の電位が、それぞれ線Ｌ１０４、線Ｌ１０６、線Ｌ１２０および線Ｌ１３０_１で表されている。また、センスアンプ１０２が活性化される時点を矢印Ａ１で示し、ビット線１０４，１０６のイコライズが開始される時点を矢印Ａ２で示している。

図９（ａ）に示すように、メモリセル１３０_１から読み出される電位がＨｉｇｈである場合、センスアンプ１０２が活性化されると、ビット線１０４およびビット線１０６の電位がそれぞれＨｉｇｈおよびＬｏｗに近づいていく。それに伴い、リファレンスセル１２０の電位もＬｏｗに近づくことになる。一方、図９（ｂ）に示すように、メモリセル１３０_１から読み出される電位がＬｏｗである場合、センスアンプ１０２が活性化されると、ビット線１０４およびビット線１０６の電位がそれぞれＬｏｗおよびＨｉｇｈに近づいていく。それに伴い、リファレンスセル１２０の電位もＨｉｇｈに近づくことになる。

なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２が挙げられる。
特開２００６−２７８７７８号公報 特開平６−１２８６０号公報

図７に示した半導体記憶装置１００においては、多数（例えば数千個）のリファレンスセル１１０が１本の電位線１０８に接続されている。そして、それら全てのリファレンスセル１１０への参照電位の書込みは、電位線１０８を通じて同時に行われることになる。具体的には、リファレンスセル１１０の電位がＬｏｗの場合であれば電位線１０８からリファレンスセル１１０に電荷が供給され、リファレンスセル１１０の電位がＨｉｇｈの場合であればリファレンスセル１１０から電位線１０８に電荷が放出される。

したがって、大部分のリファレンスセル１１０の電位がＬｏｗであった場合には、図１０（ａ）に線Ｌ１０８で示すように、電位線１０８の電位が一時的に参照電位Ｖrefよりも低い状態となる。逆に、大部分のリファレンスセル１１０の電位がＨｉｇｈであった場合には、図１０（ｂ）に線Ｌ１０８で示すように、電位線１０８の電位が一時的に参照電位Ｖrefよりも高い状態となる。図１０（ａ）および図１０（ｂ）において、縦軸および横軸は、それぞれ電位Ｖおよび時間ｔを表している。

このような電位線１０８の一時的な電位変動は、汎用ＤＲＡＭの動作のような低速動作時には問題にならない。大部分のリファレンスセル１１０の電位がＬｏｗであった場合、図１１に示すように、ワード線１５６が活性化されている時間が長いため、その間にキャパシタ１１２の電位（線Ｌ１１２で示されている）を参照電位Ｖrefまで上昇させることができるからである。大部分のリファレンスセル１１０の電位がＨｉｇｈであった場合も同様に、ワード線１５６が活性化されている間にキャパシタ１１２の電位を参照電位Ｖrefまで低下させることができる。

しかしながら、図６に一例を示したロジック混載メモリにおける半導体記憶装置のような高速動作時には、図１０（ａ）および図１０（ｂ）に示すように、ワード線１５６が活性化されている時間が短いため、キャパシタ１１２の電位が所定の参照電位Ｖrefに達する前にワード線１５６が非活性化されてしまう。そのため、リファレンスセル１１０の電位が参照電位Ｖrefから乖離した状態で、各メモリセル１４０_１〜１４０_ｎからのデータの読出しが行われることになる。このことは、データ読出しの誤りにつながってしまう。

例えば、リファレンスセル１１０の電位が参照電位Ｖrefよりも低い状態で、電位がＬｏｗであるメモリセル１４０_１〜１４０_ｎからデータを読み出す場合、両セル間の電位差が小さくなるために、センスアンプ１０２による差動増幅が正しく行われない恐れがある。リファレンスセル１１０の電位が参照電位Ｖrefよりも高い状態で、電位がＨｉｇｈであるメモリセル１４０_１〜１４０_ｎからデータを読み出す場合も同様である。

以上の説明ではリファレンスセル１１０を例にとったが、リファレンスセル１２０についてもリファレンスセル１１０と同様の課題が生じることは言うまでもない。

本発明による半導体記憶装置は、メモリセルの電位とリファレンスセルの参照電位との比較により、データの読出しが行われる半導体記憶装置であって、同一のセンスアンプに接続された第１および第２のビット線と、上記第１のビット線に接続された第１のリファレンスセルと、上記第２のビット線に接続された第２のリファレンスセルと、上記第１および第２のリファレンスセルと別に設けられたダミーセルと、 上記リファレンスセル内に設けられた第１のキャパシタと、 上記リファレンスセル内に設けられた第２のキャパシタと、上記ダミーセル内に設けられた第３のキャパシタと、を備え、上記第１および上記第３のキャパシタへの上記参照電位の書込みが同時に開始されるように構成されていることを特徴とする。

また、本発明によるデータ読出方法は、上記半導体記憶装置からデータを読み出す方法であって、上記第１および上記第３のキャパシタへの上記参照電位の書込みを同時に開始するステップを含むことを特徴とする。

本発明においては、第１および第３のキャパシタへの参照電位の書込みが同時に開始される。すなわち、リファレンスセルに参照電位が書き込まれる際に、リファレンスセルとは別に設けられたダミーセルにも参照電位の書込みが行われる。

このため、リファレンスセルに参照電位を供給する電位線の電位低下が発生した場合には、当該電位線にダミーセルから電荷が供給される。一方、電位線の電位上昇が発生した場合には、当該電位線からダミーセルに電荷が放出される。これにより、電位線の電位変動を抑制することができる。よって、高速動作時であっても、リファレンスセルの電位が所定の参照電位から乖離した状態でメモリセルからのデータの読出しが行われるのを防ぐことができる。

本発明によれば、データ読出しの信頼性に優れた半導体記憶装置、およびそのデータ読出方法が実現される。

以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）

図１は、本発明による半導体記憶装置の第１実施形態を示す回路図である。ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、キャパシタ２２（第１のキャパシタ）、キャパシタ３２（第２のキャパシタ）、およびキャパシタ８２，９２（第３のキャパシタ）を備えている。ＤＲＡＭ１においては、キャパシタ２２およびキャパシタ８２への参照電位の書込みが同時に開始されるように構成されている。同様に、キャパシタ３２およびキャパシタ９２への参照電位の書込みが同時に開始されるように構成されている。

キャパシタ２２およびキャパシタ３２は、それぞれリファレンスセル２０（第１のリファレンスセル）およびリファレンスセル３０（第２のリファレンスセル）内に設けられている。一方、キャパシタ８２およびキャパシタ９２は、それぞれ電位補償セル８０および電位補償セル９０内に設けられている。各電位補償セル８０，９０は、ダミーセルである。ダミーセルとは、メモリセルおよびリファレンスセルの何れにも該当しないセルのことである。ダミーセルは、メモリセルアレイの端部に配置されることが好ましい。

リファレンスセル２０およびリファレンスセル３０は、それぞれビット線１４およびビット線１６に接続されている。一方、各電位補償セル８０，９０は、ビット線１４またはビット線１６の何れにも接続されていない。ビット線１４およびビット線１６は、同一のセンスアンプ１２に接続されている。リファレンスセル２０，３０および電位補償セル８０，９０は、共通の電位線１８に接続されている。リファレンスセル２０，３０および電位補償セル８０，９０への参照電位の書込みは、後述するように、この電位線１８を通じて行われる。

リファレンスセル２０は、キャパシタ２２、トランジスタ２４（第１のトランジスタ）、およびトランジスタ２６によって構成されている。トランジスタ２４は、ソースまたはドレインの一方が電位線１８に接続されるとともに、他方がキャパシタ２２の一端に接続されている。キャパシタ２２の他端は、例えば１／２Ｖｃｃに接続される。トランジスタ２６は、ソースまたはドレインの一方がビット線１４に接続されるとともに、他方がキャパシタ２２の上記一端に接続されている。トランジスタ２４およびトランジスタ２６のゲートには、それぞれワード線６６およびワード線６８が接続されている。

リファレンスセル３０は、キャパシタ３２、トランジスタ３４（第２のトランジスタ）、およびトランジスタ３６によって構成されている。トランジスタ３４は、ソースまたはドレインの一方が電位線１８に接続されるとともに、他方がキャパシタ３２の一端に接続されている。キャパシタ３２の他端は、例えば１／２Ｖｃｃに接続される。トランジスタ３６は、ソースまたはドレインの一方がビット線１６に接続されるとともに、他方がキャパシタ３２の上記一端に接続されている。トランジスタ３４およびトランジスタ３６のゲートには、それぞれワード線６２およびワード線６４が接続されている。

電位補償セル８０は、キャパシタ８２、およびトランジスタ８４（第３のトランジスタ）によって構成されている。トランジスタ８４は、ソースまたはドレインの一方が電位線１８に接続されるとともに、他方がキャパシタ８２の一端に接続されている。キャパシタ８２の他端は、例えば１／２Ｖｃｃに接続される。トランジスタ８４のゲートには、ワード線６６が接続されている。すなわち、ワード線６６は、トランジスタ２４およびトランジスタ８４の双方のゲートに接続されている。この構成により、ワード線６６の活性化により、トランジスタ２４およびトランジスタ８４は同時にオンする。すなわち、キャパシタ２２およびキャパシタ８２への参照電位の書込みが同時に開始される構成となっている。

電位補償セル９０は、キャパシタ９２、およびトランジスタ９４（第３のトランジスタ）によって構成されている。トランジスタ９４は、ソースまたはドレインの一方が電位線１８に接続されるとともに、他方がキャパシタ９２の一端に接続されている。キャパシタ９２の他端は、例えば１／２Ｖｃｃに接続される。トランジスタ９４のゲートには、ワード線６２が接続されている。すなわち、ワード線６２は、トランジスタ３４およびトランジスタ９４の双方のゲートに接続されている。この構成により、ワード線６２の活性化により、トランジスタ３４およびトランジスタ９４は同時にオンする。すなわち、キャパシタ３２およびキャパシタ９２への参照電位の書込みが同時に開始される構成となっている。

ビット線１４には、メモリセル４０_１〜４０_ｎが接続されている。ｎは、２以上の整数であり、例えば１２８または２５６である。各メモリセル４０_１〜４０_ｎは、キャパシタ４２およびトランジスタ４４によって構成されている。トランジスタ４４は、ソースまたはドレインの一方がビット線１４に接続されるとともに、他方がキャパシタ４２の一端に接続されている。キャパシタ４２の他端は、例えば１／２Ｖｃｃに接続される。メモリセル４０_１〜４０_ｎのトランジスタ４４のゲートには、それぞれワード線７２_１〜７２_ｎが接続されている。

ビット線１６には、メモリセル５０_１〜５０_ｎが接続されている。各メモリセル５０_１〜５０_ｎは、キャパシタ５２およびトランジスタ５４によって構成されている。トランジスタ５４は、ソースまたはドレインの一方がビット線１６に接続されるとともに、他方がキャパシタ５２の一端に接続されている。キャパシタ５２の他端は、例えば１／２Ｖｃｃに接続される。メモリセル５０_１〜５０_ｎのトランジスタ５４のゲートには、それぞれワード線７４_１〜７４_ｎが接続されている。

図２のタイミングチャートを参照しつつ、本発明によるデータ読出方法の一実施形態として、ＤＲＡＭ１におけるデータの読出し動作を説明する。同図においては、ワード線６２，６４，６６，６８，７２_１，７４_１の電位が、それぞれ線Ｌ６２，Ｌ６４，Ｌ６６，Ｌ６８，Ｌ７２_１，Ｌ７４_１で表されている。ここでは、メモリセル４０_１およびメモリセル５０_１からのデータの読み出しを連続して行う場合を例にとる。

まず、ワード線６２を活性化することで、トランジスタ３４をオンにすることにより、電位線１８を通じてリファレンスセル３０のキャパシタ３２に参照電位を書き込む。このとき、電位補償セル９０のキャパシタ９２にも電位線１８を通じて参照電位が書き込まれる。参照電位は、例えば１／２Ｖｃｃ（電源電位の半分）とされる。次に、ワード線６２を非活性化することで、トランジスタ３４をオフにした後、ワード線６４およびワード線７２_１を活性化する。すると、トランジスタ３６およびトランジスタ４４がオンとなり、メモリセル４０_１の電位とリファレンスセル３０の電位とがセンスアンプ１２によって比較され、それによりメモリセル４０_１からデータが読み出される。その後、ワード線６４およびワード線７２_１を非活性化することで、トランジスタ３６およびトランジスタ４４をオフにする。

続いて、ワード線６６を活性化することで、トランジスタ２４をオンにすることにより、電位線１８を通じてリファレンスセル２０のキャパシタ２２に参照電位を書き込む。このとき、電位補償セル８０のキャパシタ８２にも電位線１８を通じて参照電位が書き込まれる。次に、ワード線６６を非活性化することで、トランジスタ２４をオフにした後、ワード線６８およびワード線７４_１を活性化する。これにより、トランジスタ２６およびトランジスタ５４がオンとなり、メモリセル５０_１からデータが読み出される。その後、ワード線６８およびワード線７４_１を非活性化することで、トランジスタ２６およびトランジスタ５４をオフにする。

本実施形態の効果を説明する。本実施形態においては、キャパシタ２２およびキャパシタ８２への参照電位の書込みが同時に開始される。すなわち、リファレンスセル２０に参照電位が書き込まれる際に、リファレンスセル２０とは別に設けられた電位補償セル８０にも参照電位の書込みが行われる。

このため、リファレンスセル２０に参照電位を供給する電位線１８の電位低下が発生した場合には、当該電位線１８に電位補償セル８０を構成するキャパシタ８２から電荷が供給される。一方、電位線１８の電位上昇が発生した場合には、当該電位線１８から電位補償セル８０を構成するキャパシタ８２に電荷が放出される。これにより、電位線１８の電位変動を抑制することができる。よって、高速動作時であっても、リファレンスセル２０の電位が所定の参照電位から乖離した状態で各メモリセル５０_１〜５０_ｎからのデータの読出しが行われるのを防ぐことができる。同様に、リファレンスセル３０の電位が所定の参照電位から乖離した状態で各メモリセル４０_１〜４０_ｎからのデータの読出しが行われるのも防ぐことができる。これにより、リファレンスセルに書き込まれた電位が安定するため、メモリセルからの読出し動作が安定し、ＤＲＡＭ１の動作マージンが拡大する。したがって、ロジック混載メモリで要求されるような高速動作に十分追従することが可能となる。

さらに、トランジスタ２４のゲートおよびトランジスタ８４のゲートが共通のワード線６６に接続されているため、リファレンスセル２０および電位補償セル８０に参照電位を同時に書き込むことが容易となる。また、リファレンスセル２０および電位補償セル８０に参照電位を書き込むタイミングを制御する制御回路が不要となるため、その分だけＤＲＡＭ１の回路構成が簡素化される。このことは、ＤＲＡＭ１の小型化および低コスト化に資する。リファレンスセル３０および電位補償セル９０についても同様である。

また、電位補償セル８０，９０がメモリセルアレイの端部に配置されたダミーセルである場合、ＤＲＡＭ１の製造時に、リファレンスセル２０，３０およびメモリセル４０_１〜４０_ｎ，５０_１〜５０_ｎの加工がし易くなる。微細な加工が困難となるメモリセルアレイの端部に、リファレンスセル２０，３０またはメモリセル４０_１〜４０_ｎ，５０_１〜５０_ｎが配置されるのを防ぐことができるからである。

ところで、リファレンスセルに書き込まれた電位を安定させる手法としては、特許文献２に開示されているように、ビット線に接続された、リファレンスセルのトランジスタを、センスアンプが活性化される前に非活性化することも考えられる。それにより、センスアンプによる差動増幅時のビット線の電位変動にリファレンスセルの電位が追従するのを防ぐことができる。

しかしながら、かかる手法では、リファレンスセルのトランジスタをオンして参照電位の書込んでから当該トランジスタをオフするまでに、ある程度の時間が必要になってしまう。このため、ワード線の立ち上がりからセンスアンプの活性化までの時間を短縮することが難しくなる。このことは、高速のランダムアクセスが要求されるＤＲＡＭ（特にロジック混載ＤＲＡＭ）等において、動作速度が遅くなってしまうという問題を引き起こす。したがって、特許文献２の手法は、高速動作が要求されるロジック混載メモリには適用できない。

さらに、上記手法には、センスアンプによる差動増幅時に、当該センスアンプに接続された２本のビット線間で容量のバランスが崩れてしまうという問題もある。一方のビット線にはキャパシタが接続されているのに対し、他方のビット線にはキャパシタが接続されていない状態になるためである。このことは、データ読出しの誤りを引き起こす原因となる。したがって、特許文献２の手法よりも本実施形態の手法の方が、リファレンスセルに書き込まれた電位を安定させる手法として優れている。
（第２実施形態）

図３は、本発明による半導体記憶装置の第２実施形態を示す回路図である。ＤＲＡＭ２においては、リファレンスセル２０，３０内のトランジスタ２４，３４のゲートに接続されたワード線６６（第１のワード線）、ワード線６２（第２のワード線）の他に、電位補償セル８０，９０内のトランジスタ８４，９４のゲートに接続されたワード線６９（第３のワード線）が設けられている。さらに、ワード線６６（第１のワード線）とワード線６９（第３のワード線）は、同時に活性化するようタイミングを制御する機能を有する制御回路（不図示）に接続されている。同様に、ワード線６２（第２のワード線）とワード線６９（第３のワード線）も、同時に活性化するようタイミングを制御する機能を有する制御回路（不図示）に接続されている。ＤＲＡＭ２のその他の構成は、ＤＲＡＭ１と同様である。

図４のタイミングチャートを参照しつつ、本発明によるデータ読出方法の一実施形態として、ＤＲＡＭ２におけるデータの読出し動作を説明する。同図においては、ワード線６９の電位が、線Ｌ６９で表されている。その他の線の意味は、図２で説明したとおりである。ここでは、メモリセル４０_１およびメモリセル５０_１からのデータの読み出しを連続して行う場合を例にとる。

まず、ワード線６２を活性化することで、トランジスタ３４をオンにすることにより、電位線１８を通じてリファレンスセル３０のキャパシタ３２に参照電位を書き込む。このとき、ワード線６２と同時にワード線６９も活性化することで、トランジスタ８４，９４もオンにする。これにより、リファレンスセル３０と同時に電位補償セル８０，９０のキャパシタ８２，９２にも電位線１８を通じて参照電位の書込みを行う。

ワード線６９は、斜線部Ｒ１内の任意のタイミングで非活性化することができる。つまり、キャパシタ３２およびキャパシタ８２，９２への参照電位の書込みは、開始が同時であればよく、終了は同時でなくてもよい。換言すれば、キャパシタ３２への参照電位の書込み時間とキャパシタ８２，９２への参照電位の書込み時間とは、相異なっていてもよい。その場合、リファレンスセル３０のキャパシタ３２への書込み時間よりも、電位補償セル８０，９０のキャパシタ８２，９２への書込み時間の方が長くなる。

次に、ワード線６２を非活性化することで、トランジスタ３４をオフにした後、ワード線６４およびワード線７２_１を活性化する。すると、トランジスタ３６およびトランジスタ４４がオンとなり、メモリセル４０_１の電位とリファレンスセル３０の電位とがセンスアンプ１２によって比較され、それによりメモリセル４０_１からデータが読み出される。その後、ワード線６４およびワード線７２_１を非活性化することで、トランジスタ３６およびトランジスタ４４をオフにする。

続いて、ワード線６６を活性化することで、トランジスタ２４をオンにすることにより、電位線１８を通じてリファレンスセル２０に参照電位を書き込む。このとき、ワード線６６と同時にワード線６９も活性化することで、トランジスタ８４，９４もオンにする。これにより、リファレンスセル２０と同時に電位補償セル８０，９０のキャパシタ８２，９２にも電位線１８を通じて参照電位の書込みを行う。ワード線６９は、斜線部Ｒ２内の任意のタイミングで非活性化することができる。次に、ワード線６６を非活性化することで、トランジスタ２４をオフにした後、ワード線６８およびワード線７４_１を活性化する。これにより、トランジスタ２６およびトランジスタ５４がオンとなり、メモリセル５０_１からデータが読み出される。その後、ワード線６８およびワード線７４_１を非活性化することで、トランジスタ２６およびトランジスタ５４をオフにする。

本実施形態においては、リファレンスセル２０，３０内のトランジスタ２４，３４と電位補償セル８０，９０内のトランジスタ８４，９４とが別々のワード線に接続されている。このため、電位補償セル８０，９０への参照電位の書込み時間をリファレンスセル２０，３０への参照電位の書込み時間よりも長くすることが可能となる。そうすることにより、電位線１８の電位変動をより効果的に抑制することができる。

本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、ビット線１４およびビット線１６の双方にリファレンスセルが接続された例を示した。しかし、リファレンスセルは、ビット線１４およびビット線１６の何れか一方にのみ接続されていてもよい。ビット線１４にのみリファレンスセルが接続された場合の例を図５に示す。同図は、図１からリファレンスセル３０、電位補償セル９０、メモリセル４０_１〜４０_ｎおよびワード線６２，６４，７２_１〜７２_ｎを取り除いたものに相当する。

また、上記実施形態においては、本発明をロジック混載ＤＲＡＭに適用した場合を例示した。しかし、本発明は、リファレンスセルとの比較によってメモリセルからデータを読み出す方式の半導体記憶装置全般の高速化に適用することが可能である。かかる半導体記憶装置としては、ロジック混載ＤＲＡＭの他に、高速のランダムアクセスが要求されるＤＲＡＭ、ＦｅＲＡＭ（Ferroelectric RAM）、およびＭＲＡＭ（Magnetoresistive RAM）等が挙げられる。

本発明による半導体記憶装置の第１実施形態を示す回路図である。 図１の半導体記憶装置におけるデータの読出し動作を説明するためのタイミングチャートである。 本発明による半導体記憶装置の第２実施形態を示す回路図である。 図３の半導体記憶装置におけるデータの読出し動作を説明するためのタイミングチャートである。 実施形態の変形例に係る半導体記憶装置を示す回路図である。 ロジック混載メモリの一例を示す平面図である。 従来の半導体記憶装置を示す回路図である。 図７の半導体記憶装置におけるデータの読出し動作を説明するためのタイミングチャートである。 （ａ）および（ｂ）は、図７の半導体記憶装置におけるデータ読出し時のビット線等の電位の変化を示すグラフである。 （ａ）および（ｂ）は、図７の半導体記憶装置における問題点を説明するためのグラフである。 図７の半導体記憶装置における問題点を説明するためのグラフである。

符号の説明

１ ＤＲＡＭ
２ ＤＲＡＭ
１２ センスアンプ
１４ ビット線
１６ ビット線
１８ 電位線
２０ リファレンスセル
２２ キャパシタ
２４ トランジスタ
２６ トランジスタ
３０ リファレンスセル
３２ キャパシタ
３４ トランジスタ
３６ トランジスタ
４０_１〜４０_ｎ メモリセル
４２ キャパシタ
４４ トランジスタ
５０_１〜５０_ｎ メモリセル
５２ キャパシタ
５４ トランジスタ
６２ ワード線
６４ ワード線
６６ ワード線
６８ ワード線
６９ ワード線
７２_１〜７２_ｎ ワード線
７４_１〜７４_ｎ ワード線
８０ 電位補償セル
８２ キャパシタ
８４ トランジスタ
９０ 電位補償セル
９２ キャパシタ
９４ トランジスタ

Claims (7)

1. メモリセルの電位とリファレンスセルの参照電位との比較により、データの読出しが行われる半導体記憶装置であって、
   同一のセンスアンプに接続された第１および第２のビット線と、
   前記第１のビット線に接続された第１のリファレンスセルと、
   前記第２のビット線に接続された第２のリファレンスセルと、
   前記第１および第２のリファレンスセルと別に設けられたダミーセルと、
   前記リファレンスセル内に設けられた第１のキャパシタと、
   前記リファレンスセル内に設けられた第２のキャパシタと、
   前記ダミーセル内に設けられた第３のキャパシタと、を備え、
   前記第１および前記第３のキャパシタへの前記参照電位の書込みが同時に開始されるように構成されていることを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記第1および第２のリファレンスセルに前記参照電位を供給する電位線と、
   前記第1のリファレンスセル内に設けられ、ソースまたはドレインの一方が前記電位線に接続されるとともに他方が前記第１のキャパシタに接続された第１のトランジスタと、
   前記第２のリファレンスセル内に設けられ、ソースまたはドレインの一方が前記電位線に接続されるとともに他方が前記第２のキャパシタに接続された第２のトランジスタと、
   前記ダミーセル内に設けられ、ソースまたはドレインの一方が前記電位線に接続されるとともに他方が前記第３のキャパシタに接続された第３のトランジスタと、を更に備える半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   前記第1および前記第３のトランジスタの双方のゲートに接続されたワード線を更に備える半導体記憶装置。
4. 請求項２に記載の半導体記憶装置において、
   前記第１のトランジスタのゲートに接続された第１のワード線と、
   前記第２のトランジスタのゲートに接続された第２のワード線と、
   前記第1および第２のワード線と別に設けられ、かつ前記第３のトランジスタのゲートに接続された第３のワード線と、を更に備える半導体記憶装置。
5. 請求項１乃至４いずれかに記載の半導体記憶装置からデータを読み出す方法であって、
   前記第１および前記第３のキャパシタへの前記参照電位の書込みを同時に開始するステップを含むことを特徴とするデータ読出方法。
6. 請求項４に記載の半導体記憶装置からデータを読み出す方法であって、
   前記第１のキャパシタへの前記参照電位の書込み時間と前記第２のキャパシタへの前記参照電位の書込み時間とは、相異なるデータ読出方法。
7. 請求項４に記載の半導体記憶装置からデータを読み出す方法であって、
   前記第１および前記第３のワード線を同時に活性化するステップを含むことを特徴とするデータ読出方法。

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