JP2008211064A - 可変容量コンデンサアレイ及び可変容量コンデンサリレー - Google Patents

Abstract

【課題】 容量値の制御性に優れ、チューナビリティが変化しない可変容量コンデンサアレイ及び可変容量コンデンサリレーを提供すること。
【解決手段】 第１端子と第２端子との間に可変容量素子が複数個直列に接続され、第１端子とこの第１端子から数えて１個目の可変容量素子との接続点，各可変容量素子間の接続点及び第２端子から数えて１個目の可変容量素子と第２端子との接続点に、第１端子側から順に第１個別バイアスライン及び第２個別バイアスラインが交互に接続された可変容量コンデンサと、第２端子に接続された個別信号端子と、を具備する、複数個の可変容量コンデンサストリングと、複数個の可変容量コンデンサストリングの第１端子が接続された共通信号端子と、を具備する。
【選択図】 図１

Description

本発明は、直流バイアス電圧の印加により容量が大きく変化する可変容量コンデンサを用いた可変容量コンデンサアレイ、及びこれを用いた可変容量コンデンサリレーに関するものである。

可変容量コンデンサとして、電気絶縁性を有した支持基板上に、薄膜の下部電極層，薄膜誘電体層及び薄膜の上部電極層がこの順に積層された構造において、薄膜誘電体層の材料としてチタン酸バリウムストロンチウム（（Ｂａ_ｘＳｒ_１−ｘ）_ｙＴｉ_１−ｙＯ_３−ｚ）（以下、ＢＳＴともいう。ただし、ｙ＜１）からなる誘電体材料を用いて、上部電極層と下部電極層との間に所定のバイアス電位を与えることにより薄膜誘電体層の誘電率を変化させて容量を変化させるものが知られている（例えば、特許文献１を参照）。

このような可変容量コンデンサでの容量変化は高周波領域にも及び、高周波領域でも利用可能となる。このような直流バイアス電圧の印加による高周波領域での可変容量コンデンサの容量変化を利用して、周波数特性を変化させることができる有用な電子部品が得られる。

例えば、上述の可変容量コンデンサと薄膜インダクタとを組み合わせた電圧制御型薄膜共振器では、直流バイアス電圧の印加により共振周波数を変化させることができる。また、可変容量コンデンサもしくは電圧制御型薄膜共振器と、薄膜インダクタ，薄膜キャパシタとを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアス電圧の印加により通過帯域を変化させることができる。また、可変容量コンデンサはマイクロ波用の電圧制御型電子部品にも利用可能である（例えば、特許文献２を参照）。

このような、高誘電率薄膜を使用した可変容量コンデンサにおいて、高チューナビリティ（Ｔｕｎａｂｉｌｉｔｙ），高Ｑ値の他に、高耐電力性，高絶縁性，低歪み特性，低温度係数，経時変化がないことなどが要求されている。なお、チューナビリティは、可変容量コンデンサの可変量を示すものであり、チューナビリティｘ＝（Ｃ（０）−Ｃ（Ｖ））／Ｃ（０）×１００（％）の式で表される（ここで、Ｃ（０）は、電圧印加前の容量（初期容量）、Ｃ（Ｖ）は、電圧印加後の容量である）。

また、可変容量コンデンサとして、上述の可変容量コンデンサと同様の構成の複数個の可変容量素子が直列接続されて成り、個々の可変容量素子にそれぞれ直流バイアス電圧印加用のバイアスラインを配置した構成が提案されている。これにより、各可変容量素子に直流バイアス電圧を安定且つ均一に印加できるとともに、高周波電圧（高周波信号）を個々の可変容量素子に分圧できる。このため、直流バイアス電圧による容量の変化を大きくし、且つ高周波信号による容量の変化、ノイズ、非線形歪みは小さく抑えることができるとともに、耐電力に優れた可変容量コンデンサとすることができる（例えば、特許文献３を参照。）。
特開平１１−２６０６６７号公報 特表平８−５０９１０３号公報 特開２００４−１６５５８８号公報

発明者は、上述の特許文献３に示す可変容量コンデンサの高い容量変化率，低い歪み特性及び高い耐電力性等に着目して、これらを高周波信号を伝搬する回路を構成する電子部品としても用いることを試みた。そのためには、多種多様の用途に対応するために、初期容量値を広い範囲にわたり設定できるとともに、設計の自由度が高いことが必要となる。

本発明は上述の事情に鑑みて案出されたものであり、本発明の目的は、所望のチューナビリティを有するとともに、初期容量値を所望の値に設定することができる可変容量コンデンサアレイ及び可変容量コンデンサリレーを提供することにある。

本発明の可変容量コンデンサアレイは、１）第１端子と第２端子との間に可変容量素子が複数個直列に接続され、前記第１端子とこの第１端子から数えて１個目の前記可変容量素子との接続点，各可変容量素子間の接続点及び前記第２端子から数えて１個目の可変容量素子と前記第２端子との接続点に、前記第１端子側から順に第１個別バイアスライン及び第２個別バイアスラインが交互に接続された可変容量コンデンサと、前記第２端子に接続された個別信号端子と、各々が有する複数個の可変容量コンデンサストリングと、前記複数個の可変容量コンデンサストリングの前記第１端子が共通に接続された共通信号端子と、を具備するものである。

また、本発明の可変容量コンデンサアレイは、２）上記１）の構成において、１つの前記可変容量コンデンサストリングについて、複数個の前記第１個別バイアスラインが共通に接続された第１バイアス端子と、１つの前記可変容量コンデンサストリングについて、複数個の前記第２個別バイアスラインが共通に接続された第２バイアス端子と、をさらに具備するものである。

また、本発明の可変容量コンデンサアレイは、３）上記１）の構成において、共通バイアス端子をさらに具備し、前記複数個の可変容量コンデンサストリングは、前記第１個別バイアスライン及び前記第２個別バイアスラインのいずれかが前記共通バイアス端子に接続された第１可変容量コンデンサストリングと、前記第１個別バイアスライン及び前記第２個別バイアスラインのいずれかが前記共通バイアス端子に接続された第２可変容量コンデンサストリングと、を含むものである。

また、本発明の可変容量コンデンサアレイは、４）上記２）の構成において、共通バイアス端子をさらに具備し、前記複数個の可変容量コンデンサストリングは、前記第１バイアス端子及び前記第２バイアス端子のいずれかが前記共通バイアス端子に接続された第１可変容量コンデンサストリングと、前記第１バイアス端子及び前記第２バイアス端子のいずれかが前記共通バイアス端子に接続された第２可変容量コンデンサストリングと、を含むものである。

また、本発明の可変容量コンデンサアレイは、５）上記２）の構成において、前記可変容量コンデンサは前記可変容量素子を奇数個有し、前記複数個の可変容量コンデンサストリングは、前記第１バイアス端子が前記共通信号端子と共用され、前記第２バイアス端子が前記個別信号端子と共用された第１可変容量コンデンサストリングと、前記第１バイアス端子が前記共通信号端子と共用され、前記第２バイアス端子が前記個別信号端子と共用された第２可変容量コンデンサストリングと、を含むものである。

また、本発明の可変容量コンデンサリレーは、６）上記２）〜５）の構成のいずれかの可変容量コンデンサアレイを複数個接続したことを特徴とするものである。

本発明の上記１）乃至上記６）の可変容量コンデンサアレイ及び可変容量コンデンサリレーによれば、共通信号端子と、可変容量コンデンサストリング毎に設けられた個別信号端子と、の中から少なくとも２つの任意の端子を入力端子，出力端子として用いることにより、以下に説明するように、初期容量値を所望の値に調整することができる。この場合、可変容量素子毎にバイアス電圧が印加されるため、最大限容量を変化させることができ、可変容量コンデンサアレイにおいて、どのように入力端子，出力端子を選んだとしてもチューナビリティは変化せず、一定の値を保つことができる。

例えば、共通信号端子を入力端子、可変容量コンデンサストリング毎に設けられた個別信号端子を出力端子とした場合には、各可変容量コンデンサを複数列、並列に接続したものとなり、初期容量値を大きくすることができる。また、複数の個別信号端子からの出力端子の選択方法により、初期容量値の選択の自由度が増すこととなり、所望の初期容量値を有する可変容量コンデンサアレイを得ることができる。なお、個別信号端子同士を外付けのスイッチング素子を介して接続すれば、さらに容易に初期容量値を選択することができる。なお、入力端子と出力端子とを入れ替えてもよい。

また、２つの可変容量コンデンサストリングを用い、個別信号端子をそれぞれ入出力端子とした場合には、可変容量コンデンサストリングを２列直列接続させたものとなり、初期容量値を小さくすることができる。さらに、第１個別バイアスライン及び第２個別バイアスラインが各可変容量素子に接続されているので、直流的には可変容量素子が並列接続された状態となる。そのため、可変容量素子毎にバイアス電圧が印加されるため、最大限容量を変化させることができ、チューナビリティを一定に値に保った可変容量コンデンサアレイを提供することができる。

さらに、第１，第２個別バイアスラインを電気的に接続する共通バイアス端子，第１バイアス端子，第２バイアス端子を設けることで、各可変容量素子にバイアス電圧を一括で印加することができるようになり、簡易な構成でバイアス電圧を印加できるので、取り扱いが容易となる。

また、本発明の高周波用電圧制御型共振器の一部（共振回路の一部として）、または、共振回路同士を結合する手段として上記可変容量コンデンサアレイ及び可変容量コンデンサリレーを用いることにより、高周波的には直列接続され、直流的には並列接続された可変容量素子を有する、可変容量コンデンサアレイを用いて共振器を作製することになり、波形歪、相互変調歪みノイズが小さく、耐電力に優れた高周波用電圧制御型共振器である電子部品を実現できる。また、共振回路を具備した電圧制御型高周波フィルタ及び電圧制御型アンテナ共用器においても同様に、波形歪、相互変調歪みノイズが小さく、耐電力に優れた電圧制御型高周波フィルタ及びアンテナ共用器を作製することができる。

以下、本発明の可変コンデンサアレイについて図面を参照しつつ詳細に説明する。

図１は、本発明の第１の実施形態を示す等価回路図である。

図１において、符号Ｃ１〜Ｃ６は可変容量素子であり、Ｂ１１〜Ｂ１４は抵抗成分及びインダクタ成分の少なくとも一方を含む第１個別バイアスライン（図１では、抵抗成分Ｒ１１〜Ｒ１４を含んでいる）であり、Ｂ２１〜Ｂ２４は抵抗成分及びインダクタ成分の少なくとも一方を含む第２個別バイアスライン（図１では、抵抗成分Ｒ２１〜Ｒ２４を含んでいる）である。Ｐ１ａ，Ｐ１ｂは第１端子、Ｐ２ａ，Ｐ２ｂは第２端子、Ｓａ，Ｓｂは個別信号端子、ＣＳ１は共通信号端子である。なお、以下の図面においても同様であるが、同様の箇所には同一の符合を付し、重複する説明を省略する。

第１端子Ｐ１ａと第２端子Ｐ２ａとの間に可変容量素子Ｃ１〜Ｃ３が、第１端子Ｐ１ｂと第２端子Ｐ２ｂとの間に可変容量素子Ｃ４〜Ｃ６が、それぞれ直列に接続されて可変容量コンデンサを構成する。この可変容量コンデンサの第２端子Ｐ２ａに個別信号端子Ｓａが、第２端子Ｐ２ｂに個別信号端子Ｓｂが、それぞれ接続されて、可変容量コンデンサストリングを構成する。以下、便宜上、第１可変容量コンデンサストリング，第２可変容量コンデンサストリングと呼ぶ。この第１可変容量コンデンサストリングの第１端子Ｐ１ａと、第２可変容量コンデンサストリングの第１端子Ｐ１ｂとが、共通信号端子ＣＳ１に共通に接続されている。さらに第１可変容量コンデンサストリングは、第１端子Ｐ１ａとこの第１端子Ｐ１ａから数えて１個目の可変容量素子Ｃ１との間、可変容量素子Ｃ２，Ｃ３との間、第２端子Ｐ２ａから１個目の可変容量素子Ｃ３と第２端子Ｐ２ａとの間に、第１端子Ｐ１ａ側から順に第１個別バイアスラインＢ１１，Ｂ１２及び第２個別バイアスラインＢ２１，Ｂ２２が交互に接続されている。同様に第２可変容量コンデンサストリングも、第１端子Ｐ１ｂと第２端子Ｐ２ｂとの間に、第１個別バイアスラインＢ１３，Ｂ１４と第２個別バイアスラインＢ２３，Ｂ２４とが接続されている。このようにして可変容量コンデンサアレイが構成されている。

第１端子Ｐ１ａ，Ｐ１ｂと第２端子Ｐ２ａ，Ｐ２ｂとの間には、高周波信号が可変容量素子Ｃ１〜Ｃ３及びＣ４〜Ｃ６を介して流れることになる。このとき、第１及び第２バイアスラインＢ１１〜Ｂ１４，Ｂ２１〜Ｂ２４の抵抗成分Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４は、可変容量素子Ｃ１〜Ｃ６の高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっており、高周波帯のインピーダンスに悪影響を与えない。また、高周波信号がバイアスラインＢ１１〜Ｂ１４，Ｂ２１〜Ｂ２４に漏れることはない。

可変容量素子Ｃ１の容量成分を制御するバイアス信号は、第１個別バイアスラインＢ１１と第２個別バイアスラインＢ２１との間を可変容量素子Ｃ１を介して流れる。この可変容量素子Ｃ１に印加される電圧によって、可変容量素子Ｃ１はそれに応じた誘電率となり、その結果、所望の容量成分を得ることができるものになる。すなわち、可変容量素子Ｃ１の容量を所望の値に制御するバイアス信号を安定して可変容量素子Ｃ１のみに供給することができ、バイアス信号の印加によって可変容量素子Ｃ１の誘電率が所望通りに変動し、よって容量成分の制御が容易な可変容量素子となる。同様に可変容量素子Ｃ２〜Ｃ６の容量成分も制御することができる。

この可変容量コンデンサアレイにおいて、個別信号端子Ｓａ，Ｓｂ、共通信号端子ＣＳ１の少なくとも２つを入力端子、出力端子として選択することで、初期容量値を所望の値に調整することができる。

例えば、共通信号端子ＣＳ１を入力端子、個別信号端子Ｓａ，Ｓｂを出力端子とした場合には、各可変容量コンデンサを２列、並列に接続したものとなり、初期容量値を大きくすることができる。さらに個別信号端子Ｓａ，Ｓｂにスイッチング素子を接続してから両者を電気的に接続すれば、さらに初期容量値を自由に調節できるものとなる。

また、個別信号端子Ｓａ，Ｓｂを入力端子と出力端子とした場合には、可変容量素子Ｃ１〜Ｃ６が直列に接続されたものとなり、初期容量値を小さくすることができる。

このように、可変容量コンデンサアレイの端子（Ｓａ，Ｓｂ，ＣＳ１）からの入出力端子の選択方法により、１つの可変容量コンデンサアレイで複数の初期容量値を得ることができるので、設計の自由度の高いものとすることができる。

次に、図２に、本発明の第２の実施形態の等価回路図を示す。

図２に示す可変容量コンデンサアレイは、図１に示す可変容量コンデンサアレイとバイアス電圧の印加方法が異なる。具体的には、第１，第２可変容量コンデンサストリングの、第１個別バイアスライン毎に形成された第１バイアス端子と、第２個別バイアスライン毎に形成された第２バイアス端子と、をさらに設けている。このように、複数個の可変容量コンデンサストリング毎に、複数個の第１個別バイアスラインを共通に接続するバイアス端子，複数個の第２個別バイアスラインを共通に接続する第２バイアス端子を設けてもよい。また、このような第１バイアス端子，第２バイアス端子は、複数個の可変容量コンデンサストリング全てにおいて設ける必要はなく、少なくとも１つの可変容量コンデンサストリングにおいて設けていればよい。

図２において、第１バイアス端子をＶ１（Ｖ１ａ，Ｖ１ｂ），第２個別バイアス端子をＶ２（Ｖ２ａ，Ｖ２ｂ）とする。ここで、第１バイアスストリングの第１個別バイアスラインＢ１１，Ｂ１２が、第１バイアス端子Ｖ１ａに接続され、第２個別バイアスラインＢ２１，Ｂ２２が、第２バイアス端子Ｖ２ａに接続される。また、第２バイアスストリングの第１個別バイアスラインＢ１３，Ｂ１４が、第１バイアス端子Ｖ１ｂに接続され、第２個別バイアスラインＢ２３，Ｂ２４が、第２バイアス端子Ｖ２ｂに接続される。

このように接続することで、第１バイアス端子Ｖ１と第２バイアス端子Ｖ２との間に、可変容量素子Ｃ１〜Ｃ３，Ｃ４〜Ｃ６が直流的に並列に接続されているものとなる。このため、可変容量素子Ｃ１〜Ｃ６それぞれに、第１バイアス端子Ｖ１と第２バイアス端子Ｖ２との電位差に等しいバイアス電圧が印加される。これにより、各可変容量素子Ｃ１〜Ｃ６は最大限に容量変化させることができ、高周波信号の入出力端子の接続方法によらずチューナビリティを一定に保つことができる。

また、このような構成とすることで、バイアス電圧を印加するための端子を共通化することができるので、より取り扱いの容易な可変容量コンデンサアレイとすることができる。

次に、図３に、本発明の第３の実施形態の一例の等価回路図を示す。

図３に示す可変容量コンデンサアレイは、図１に示す可変容量コンデンサアレイとバイアス電圧の印加方法が異なる。具体的には、共通バイアス端子をさらに設け、この共通バイアス端子に、第１，第２可変容量コンデンサストリングの、第１個別バイアスライン，第２個別バイアスラインのいずれか一方が接続されている。

図３において、共通バイアス端子をＶ３とする。ここで、第１，第２可変容量コンデンサストリングの第２個別バイアスラインＢ２１〜Ｂ２４が、共通バイアス端子Ｖ３に電気的に接続されている。

このように接続することで、共通バイアス端子Ｖ３から第２個別バイアスラインＢ２１〜Ｂ２４を通り、第１個別バイアスラインＢ１１〜Ｂ１４までの間に、可変容量素子Ｃ１〜Ｃ３，Ｃ４〜Ｃ６が直流的に並列に接続されたものとなる。このため、可変容量素子Ｃ１〜Ｃ６それぞれに、共通バイアス端子Ｖ３と第１個別バイアスラインとの間の電位差に等しいバイアス電圧が印加される。これにより、各可変容量素子Ｃ１〜Ｃ６は最大限に容量変化させることができ、高周波信号の入出力端子の接続方法によらずチューナビリティを一定に保つことができる。

また、このような構成とすることで、バイアス電圧を印加するための端子を共通化することができるので、より取り扱いの容易な可変容量コンデンサアレイとすることができる。特に、第１個別バイアスラインＢ１１〜Ｂ１４を接地すれば、共通バイアス端子Ｖ３のみにバイアス電圧を印加すればよいので、構成が簡易になるとともに取り扱いが容易となる。

次に、図４に、本発明の第４の実施形態の一例の等価回路図を示す。

図４に示す可変容量コンデンサアレイは、図２に示す可変容量コンデンサアレイとバイアス電圧の印加方法が異なる。具体的には、共通バイアス端子をさらに設け、この共通バイアス端子に、第１，第２可変容量コンデンサストリングの、第１バイアス端子，第２バイアス端子のいずれか一方が接続されている。

図４においては、第１，第２可変容量コンデンサストリングの第２バイアス端子Ｖ２ａ，Ｖ２ｂが共通バイアス端子Ｖ３に接続されている。

このように接続することで、共通バイアス端子Ｖ３と第１バイアス端子Ｖ１ａ，Ｖ１ｂとの間に可変容量素子Ｃ１〜Ｃ３、Ｃ４〜Ｃ６が直流的に並列に接続されているものとなる。このため、可変容量素子Ｃ１〜Ｃ６それぞれに、共通バイアス端子Ｖ３と第１バイアス端子Ｖ１との電位差に等しいバイアス電圧が印加される。これにより、各可変容量素子Ｃ１〜Ｃ６は最大限に容量変化させることができ、高周波信号の入出力端子の接続方法によらずチューナビリティを一定に保つことができる。

また、このような構成とすることで、バイアス電圧を印加するための端子を共通化することができるので、より取り扱いの容易な可変容量コンデンサアレイとすることができる。

図５，図６は、図４に示す可変容量コンデンサアレイの変形例を示す等価回路図である。

図４においては、共通バイアス端子Ｖ３に第１，第２可変容量コンデンサストリングの第２バイアス端子Ｖ２ａ，Ｖ２ｂを接続したが、図５に示すように、第１可変容量コンデンサストリングの第２バイアス端子Ｖ２ａと第２可変容量コンデンサストリングの第１バイアス端子Ｖ１ｂとを接続してもよいし、図６に示すように、第１可変容量コンデンサストリングの第１バイアス端子Ｖ１ａと第２可変容量コンデンサストリングの第２バイアス端子Ｖ２ｂとを接続してもよいし、第１，第２可変容量コンデンサストリングの第１バイアス端子Ｖ１ａ，Ｖ１ｂを接続してもよい。

以上の図１〜図６に示す例では、可変容量コンデンサに奇数個（３個）の可変容量素子が直列接続された例について説明したが、図７に示すように、偶数個（図７では４個）の可変容量素子が直列接続されていてもよい。

また、第１，第２可変容量コンデンサストリングで、同数の可変容量素子が接続された可変容量コンデンサを用いた例について説明したが、図８に示すように、異なる数（図８では、第１可変容量コンデンサに３個、第２可変容量コンデンサに４個接続した）の可変容量素子を接続してもよい。

さらに、第１，第２可変容量コンデンサストリングの２つの可変容量コンデンサストリングからなる可変容量コンデンサアレイの例について説明したが、３つ以上の可変容量コンデンサストリングを共通信号端子に接続してもよい。

次に、図９に、本発明の第５の実施形態の一例の等価回路図を示す。

図９に示す可変容量コンデンサアレイは、図２に示す可変容量コンデンサアレイとバイアス電圧の印加方法が異なる。具体的には、第１，第２可変容量コンデンサストリングの、第１バイアス端子を共通信号端子と共有とし，第２バイアス端子を個別信号端子と共有としている。このような構成により、共通信号端子と２つの個別信号端子とのうち、高周波信号の入出力端子として選択する少なくとも２つの信号端子は、バイアス電圧を印加する端子も兼ねていることから、高周波電圧と直流電圧（バイアス電圧）との両方を重畳して印加することとなる。

図９において、第１，第２可変容量コンデンサストリングの第１バイアス端子Ｖ１ａ，Ｖ１ｂと共通信号端子ＣＳ１とが、電気的に接続されることで共有（共用）されており、第１可変容量コンデンサストリングの第２バイアス端子Ｖ２ａと個別信号端子Ｓａとが電気的に接続されることで共有（共用）されており、第２可変容量コンデンサストリングの第２バイアス端子Ｖ２ｂと個別信号端子Ｓｂとが電気的に接続されることで共有（共用）されている。このような構成は、可変容量コンデンサが奇数個の可変容量素子からなるときに実現できる。

さらに、図２に示す例では、第１，第２個別バイアスラインＢ１１〜Ｂ１４，Ｂ２１〜Ｂ２４にそれぞれ抵抗成分Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４を設けた例について説明した。これに対して、図９では、第１可変容量コンデンサストリングの第１個別バイアスラインＢ１１，Ｂ１２で１つの抵抗成分Ｒ１ａを用いている。同様に、第１個別バイアスラインＢ１３，Ｂ１４で、第２個別バイアスラインＢ２１，Ｂ２２で、第２個別バイアスラインＢ２３，Ｂ２４で、それぞれ１つの抵抗成分Ｒ１ｂ，Ｒ２ａ，Ｒ２ｂを用いている。

このような構成において、バイアス電圧は次のように印加される。まず、可変容量素子Ｃ１については、共通信号端子ＣＳ１（Ｖ１）から、可変容量素子Ｃ１を介して、第２個別バイアスラインＢ２１，Ｂ２２を通り、個別信号端子Ｓａ（Ｖ２ａ）に流れる。可変容量素子Ｃ２については、共通信号端子ＣＳ１（Ｖ１）から、第１個別バイアスラインＢ１１，Ｂ１２を通り、可変容量素子Ｃ２を介して、第２個別バイアスラインＢ２１，Ｂ２２を通り、個別信号端子Ｓａ（Ｖ２ａ）に流れる。可変容量素子Ｃ３については、共通信号端子ＣＳ１（Ｖ１）から、第１個別バイアスラインＢ１１，Ｂ１２を通り、可変容量素子Ｃ３を介して、個別信号端子Ｓａ（Ｖ２ａ）に流れる。可変容量素子Ｃ４〜Ｃ６についても同様である。従って、このように共通信号端子ＣＳ１（Ｖ１）と個別信号端子Ｓａ，Ｓｂ（Ｖ２）との間に可変容量素子Ｃ１〜Ｃ３、Ｃ４〜Ｃ６が直流的に並列に接続されているものとなる。このため、可変容量素子Ｃ１〜Ｃ６それぞれに、共通信号端子ＣＳ１（Ｖ１）と個別信号端子Ｓａ，Ｓｂ（Ｖ２）との電位差に等しいバイアス電圧が印加される。これにより、各可変容量素子Ｃ１〜Ｃ６は最大限に容量変化させることができ、高周波信号の入出力端子の接続方法によらずチューナビリティを一定に保つことができる。

また、このような構成とすることで、バイアス電圧を印加するための端子を、高周波信号を印加するための端子と共通化することができるので、より簡易な構成で、より取り扱いの容易な可変容量コンデンサアレイとすることができる。

以下に、図１〜図９に示すような本発明の可変コンデンサアレイの具体的な構成について説明する。

例として、図２に示す、本発明の可変容量コンデンサアレイの第２の実施形態を用いて説明する。図１０は、本発明の第２の実施形態の透視状態の平面図，図１１は図１０のＡ−Ａ’線における矢視断面図である。

図１０，図１１において、１は支持基板であり、２は下部電極層であり、３１〜３４は導体ラインであり、４は薄膜誘電体層であり、５は上部電極層であり、６１〜６４は薄膜抵抗であり、７は絶縁層であり、８は引き出し電極層であり、９は保護層であり、１０は半田拡散防止層であり、１１１，１１２、１１３，１１４は半田端子部である。なお、この半田拡散防止層１０と半田端子部１１１及び１１２ａ，１１２ｂとで、共通信号端子ＣＳ１及び個別信号端子Ｓａ，Ｓｂを構成している。また、半田拡散防止層１０と半田端子部１１３ａ，１１３ｂ及び１１４ａ、１１４ｂとで、第１バイアス端子Ｖ１ａ，Ｖ１ｂ及び第２バイアス端子Ｖ２ａ，Ｖ２ｂを構成している。また、下部電極層２，薄膜誘電体層４，上部電極層５が厚み方向に重なった領域で可変容量素子を構成している。さらに、第１個別バイアスライン，第２個別バイアスラインは、導体ライン３１〜３４と薄膜抵抗６１〜６４の組み合わせで構成される。

支持基板１は、アルミナセラミックス等のセラミック基板や、サファイア等の単結晶基板等である。そして、支持基板１の上に下部電極層２，薄膜誘電体層４及び上部電極層５を順次、支持基板１のほぼ全面に成膜する。これら各層の成膜終了後、上部電極層５，薄膜誘電体層４及び下部電極層２を順次所定の形状にエッチングする。なお、後述する半田端子部１１１から半田端子部１１２ａ，１１２ｂまで可変容量素子Ｃ１〜Ｃ３，Ｃ４〜Ｃ６を直列接続するために、可変容量素子Ｃ１，Ｃ２及び可変容量素子Ｃ１，Ｃ２で下部電極層２を共有するようにパターニングする。

下部電極層２は、薄膜誘電体層４の形成に高温スパッタが必要となるため、高融点であることが必要である。具体的には、Ｐｔ，Ｐｄ等の金属材料から成るものである。さらに、下部電極層２の高温スパッタによる形成後、薄膜誘電体層４のスパッタ温度である７００〜９００℃へ加熱され、薄膜誘電体層４のスパッタ開始まで一定時間保持することにより、平坦な膜となる。

下部電極層２の厚みは、抵抗成分と下部電極層２の連続性とを考慮した場合、厚いほうが望ましいが、支持基板１との密着性を考慮した場合は、相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、０．１μｍ〜１０μｍである。下部電極層２の厚みが０．１μｍよりも薄くなると、電極自身の抵抗が大きくなるほか、電極の連続性が確保できなくなる可能性がある。一方、１０μｍより厚くすると、支持基板１との密着性が低下したり、支持基板１の反りを生じたりするおそれがある。

薄膜誘電体層４は、少なくともＢａ，Ｓｒ，Ｔｉを含有するペロブスカイト型酸化物結晶粒子から成る高誘電率の誘電体層であることが好ましい。この薄膜誘電体層４は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体材料をターゲットとして、スパッタリング法による成膜を所望の厚みになるまで行なう。このとき、基板温度を高く、例えば８００℃としてスパッタリングを行なうことにより、スパッタ後の熱処理を行なうことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層４が得られる。

上部電極層５の材料としては、電極の抵抗を下げるため、抵抗率の小さなＡｕが望ましいが、薄膜誘電体層４との密着性向上のために、Ｐｔ等を密着層として用いることが望ましい。この上部電極層５の厚みは０．１μｍ〜１０μｍとなっている。この厚みの下限については、下部電極層２と同様に、電極自身の抵抗を考慮して設定される。また厚みの上限については、薄膜誘電体層４との密着性を考慮して設定される。

第１可変容量コンデンサストリングの第１個別バイアスラインは、導体ライン３１〜３３と薄膜抵抗６１，６２とから構成されており、可変容量素子Ｃ１の上部電極層５に接続する引き出し電極層８，可変容量素子Ｃ２，Ｃ３を接続する引き出し電極層８に接続されている。この第１個別バイアスラインは、半田端子部１１３ａに接続されている。第２個別バイアスラインは、導体ライン３４と薄膜抵抗６３，６４とから構成され、可変容量素子Ｃ１，Ｃ２を接続する共通の下部電極層２，可変容量素子Ｃ３の下部電極層２に接続されている。この第２個別バイアスラインは、半田端子部１１４ａに接続されている。第２可変容量コンデンサストリングについても同様である。

この導体ライン３１〜３４は、上述の下部電極層２，薄膜誘電体層４及び上部電極層５を形成した後、新たに成膜することによって形成することができる。その際には、既に形成した下部電極層２，薄膜誘電体層４及び上部電極層５を保護するために、リフトオフ法を用いることが望ましい。また、これら導体ライン３１〜３４は、下部電極層２のパターニングの際に同時にこれら導体ライン３１〜３４も形成するようにパターニングを行なうことによっても形成することができる。

この導体ライン３１〜３４の材料としては、第１及び第２個別バイアスラインの抵抗値のばらつきを抑制するために、低抵抗であるＡｕが望ましいが、薄膜抵抗６１〜６４の抵抗が十分に高いので、Ｐｔ等を用いて、下部電極層２と同じ材料及び同じ工程で形成してもよい。

次に、第１及び第２個別バイアスラインを構成する薄膜抵抗６１〜６４の材料としては、タンタル（Ｔａ）を含有し、かつその比抵抗は１ｍΩ・ｃｍ以上であるものが望ましい。具体的な材料としては、窒化タンタルやＴａＳｉＮ，Ｔａ−Ｓｉ−Ｏを例示することができる。例えば、窒化タンタルの場合であれば、Ｔａをターゲットとして、窒素を加えてスパッタリングを行なう、リアクティブスパッタ法により、所望の組成比及び抵抗率の薄膜抵抗６１〜６４を成膜することができる。

このスパッタリングの条件を適宜選択することにより、膜厚が４０ｎｍ以上で、比抵抗が１ｍΩ・ｃｍ以上の薄膜抵抗６１〜６４を形成することができる。さらに、スパッタリングの終了後、レジストを塗布して所定の形状に加工した後、反応性イオンエッチング（ＲＩＥ）等のエッチングプロセスを行なうことにより、簡便にパターニングすることができる。

また、本発明の可変コンデンサを周波数２ＧＨｚで使用し、可変容量素子Ｃ１の容量を７ｐＦとした場合には、この周波数の１／１０（２００ＭＨｚ）からインピーダンスに悪影響を与えないように薄膜抵抗６１〜６４を可変容量素子Ｃ１のインピーダンスの１０倍以上の抵抗値に設定するものとすると、必要な第１及び第２バイアスラインの抵抗値は、約１．１ｋΩ以上であればよい。本発明の可変コンデンサにおける薄膜抵抗６１〜６４の比抵抗率は１ｍΩ・ｃｍ以上が望ましいため、例えば第１個別及び第２個別バイアスラインの抵抗値として１０ｋΩを得る場合であれば、薄膜抵抗６１〜６４のアスペクト比（長さ／幅）は、膜厚を５０ｎｍとしたとき、５０以下とできるため、素子形状を大きくすることなく実現可能なアスペクト比を有する薄膜抵抗６１〜６４となる。

これら薄膜抵抗６１〜６４を含む第１及び第２個別バイアスラインは、支持基板１上に直接形成されていることが望ましい。これにより、可変容量素子Ｃ１〜Ｃ６上に形成する際に必要となる、下部電極層２，上部電極層４及び引き出し電極層８との絶縁を確保するための絶縁層が不要となり、可変容量素子Ｃ１〜Ｃ６を構成する層の数を低減することが可能となる。さらに、高抵抗の薄膜抵抗６１〜６４を用いることにより、形状を大きくすることなく、可変容量素子Ｃ１〜Ｃ６を作製することができる。

次に、絶縁層７は、この上に形成する引き出し電極層８と下部電極層２との絶縁を確保するために必要である。さらに、この絶縁層７は、第１及び第２個別バイアスラインを被覆しており、薄膜抵抗６１〜６４が酸化されるのを防止できるため、第１及び第２バイアスラインの抵抗値を経時的に一定とすることができ、これにより信頼性を向上させることができる。絶縁層７の材料は、耐湿性を向上させるために、窒化ケイ素及び酸化ケイ素の少なくとも１種類よりなるものとするとよい。これらは、被覆性を考慮して、化学気相堆積（ＣＶＤ）法等により、成膜することが望ましい。

また、絶縁層７は、通常のレジストを用いるドライエッチング法等により、所望の形状に加工することができる。そして、絶縁層７には、薄膜抵抗６１〜６４と引き出し電極層８との接続を確保するために導体ライン３２，３３の一部を露出させるために、導体ライン３２，３３上の絶縁層７に導体ライン３２，３３に到達する貫通孔を設けている。その他でこの絶縁層７から露出させる部位としては、上部電極層５及び半田端子部１１１，１１２、１３，１１４のみとしておくことが、耐湿性向上の観点から好ましい。

次に、引き出し電極層８は、可変容量素子Ｃ１，Ｃ４の上部電極層５と半田端子部１１１とを接続するとともに、上部電極層５同士を連結させることで、可変容量素子Ｃ２，Ｃ３の間、可変容量素子Ｃ５，Ｃ６の間を直列接続するものである。さらに、可変容量素子Ｃ２，Ｃ５と可変容量素子Ｃ３，Ｃ６とにまたがる引き出し電極層８は、絶縁層７の貫通孔を通って導体ライン３３と接続している。この引き出し電極層８の材料としては、Ａｕ，Ｃｕ等の低抵抗な金属を用いることが望ましい。また、引き出し電極層８に対して、絶縁層７との密着性を考慮して、Ｔｉ，Ｎｉ等の密着層を使用してもよい。

次に、半田端子部１１１〜１１４を露出させて全体を被覆するように、保護層９を形成する。保護層９は、可変容量素子Ｃ１を始めとする可変容量コンデンサの構成部材を機械的に保護するほか、薬品等による汚染から保護するためのものである。ただし、この保護層９の形成時には、半田端子部１１１〜１１４を露出するようにする。保護層９の材料としては、耐熱性が高く、段差に対する被覆性が優れたものが良く、具体的には、ポリイミド樹脂やＢＣＢ（ベンゾシクロブテン）樹脂等を用いる。これらは、樹脂原料を塗布した後、所定の温度で硬化させることにより形成される。

半田拡散防止層１０は、半田端子部１１１〜１１４形成の際のリフローや実装の際に、半田端子部１１１〜１１４の半田の下部電極層２への拡散を防止するために形成する。この半田拡散防止層１０の材料としては、Ｎｉが好適である。また、半田拡散防止層１０の表面には、半田濡れ性を向上させるために、半田濡れ性の高いＡｕ，Ｃｕ等を０．１μｍ程度形成する場合もある。

最後に、半田端子部１１１〜１１４を形成する。これは、可変容量コンデンサの外部の配線基板への実装を容易にするために形成する。これら半田端子部１１１〜１１４は、半田端子部１１１〜１１４に所定のマスクを用いて半田ペーストを印刷後、リフローを行なうことにより形成するのが一般的である。

このように形成することで、以下のように半田端子部１１１から半田端子部１１２ａまでの間に可変容量素子Ｃ１〜Ｃ３が直列接続されたものとなる。即ち、半田端子部１１１から、引出し電極層８を介して第１可変容量素子Ｃ１の上部電極層５に接続される。可変容量素子Ｃ１，Ｃ２は下部電極層２を共有とすることで接続される。可変容量素子Ｃ２，Ｃ３が引出し電極層８を介して上部電極層５同士を繋ぐことで接続される。最後に、可変容量素子Ｃ３と半田端子部１１２ａとが、半田端子部１１２ａの形成位置まで延びて形成された可変容量素子Ｃ３の下部電極層２により接続される。同様にして、半田端子部１１１から半田端子部１１２ｂまでの間も、可変容量素子Ｃ４〜Ｃ６が直列接続されたものとなる。

次に、本発明の可変容量コンデンサアレイの具体的な構成の他の例として、図９に示す、本発明の第５の実施形態の具体的な構成を説明する。

図１２は、本発明の第５の実施形態の一例を示す透過平面図である。

図１２は、図１１に示す例と、半田端子部１１３，１１４を半田端子部１１１，１１２と共有にすることで異なり、半田端子部１１３，１１４を省いた構成である。このような構成とするために、第１，第２個別バイアスラインの接続方法は下記の通りとした。すなわち、第１可変容量コンデンサストリングの第１個別バイアスラインは、導体ライン３５が可変容量素子Ｃ１の上部電極層５に引き出し電極層８を介して接続されている。また、可変容量素子Ｃ２，Ｃ３を接続する引き出し電極層８に導体ライン３６が接続されている。この導体ライン３５，３６を接続するように薄膜抵抗６５が配置されている。この導体ライン３５，３６，薄膜抵抗６５により第１個別バイアスラインが構成される。第２個別バイアスラインは、可変容量素子Ｃ３の下部電極層２に導体ライン３７が接続され、可変容量素子Ｃ１，Ｃ２を互いに接続する下部電極層２に薄膜抵抗６６を介して導体ライン３７に接続されて構成される。

このような構成とすることで、簡易な構成で、取り扱いの容易な可変容量コンデンサアレイを提供することができる。

次に、本発明の可変容量コンデンサリレーの実施の形態の一例を、図１３を用いて説明する。図１３は、本発明の可変容量コンデンサリレーの実施の形態の一例を示す等価回路図である。

図１３に示す例では、本発明の第５の実施形態の可変容量コンデンサアレイを複数個（図１３では２個）並べ、複数の可変容量コンデンサアレイ間で個別信号端子Ｓｂ，Ｓａを電気的に接続している。可変容量コンデンサアレイの配列方向の両端にある個別信号端子Ｓａと個別信号端子Ｓｂとに、即ち、図１３の図の上下方向で一番上に位置する個別信号端子Ｓａと一番下に位置する個別信号端子Ｓｂとに、高周波信号の入出力端子としての機能をもたせることで、可変容量コンデンサを４個直列に接続したものとなり、さらに初期容量の設計自由度を向上させることができる。さらに、図１３に示すような可変容量コンデンサリレーを複数個配列し、外付けのスイッチング素子を共通信号端子ＣＳ１，個別信号端子Ｓａ，Ｓｂのそれぞれに接続し、共通信号端子ＣＳ１のスイッチング素子同士，個別信号端子Ｓａ，Ｓｂのスイッチング素子同士を接続することで、さらに初期容量を自由に設計できるものとなり、汎用性の高い可変容量コンデンサリレーを提供することができる。

また、高周波用電圧制御型共振器の一部（共振回路の一部として）、または、共振回路同士を結合する手段として本発明の可変容量コンデンサアレイ及び可変容量コンデンサリレーを用いることにより、高周波的には直列接続され、直流的には並列接続された、可変容量素子を用いて共振器を作製することになり、波形歪、相互変調歪みノイズが小さく、耐電力に優れた高周波用電圧制御型共振器である電子部品を実現できる。また、共振回路を具備した電圧制御型高周波フィルタ及び電圧制御型アンテナ共用器においても同様に、高周波的には直列接続され、直流的には並列接続された、可変容量素子を用いることにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた電圧制御型高周波フィルタ及びアンテナ共用器を作製することができる。

本発明の可変容量コンデンサアレイの第１の実施形態を示す等価回路図である。 本発明の可変容量コンデンサアレイの第２の実施形態を示す等価回路図である。 本発明の可変容量コンデンサアレイの第３の実施形態を示す等価回路図である。 本発明の可変容量コンデンサアレイの第４の実施形態を示す等価回路図である。 図４の変形例を示す等価回路図である。 図４の変形例の他の例を示す等価回路図である。 図１〜４の変形例を示す等価回路図である。 図１〜４の変形例を示す等価回路図である。 本発明の可変容量コンデンサアレイの第５の実施形態を示す等価回路図である。 図２に示す本発明の可変容量コンデンサアレイの第２の実施形態の一例を模式的に示す透視状態の平面図である。 図１０のＡ−Ａ’線断面図である。 図９に示す本発明の可変容量コンデンサアレイの第５の実施形態の一例を模式的に示す透視状態の平面図である。 本発明の可変容量コンデンサリレーの実施形態を示す等価回路図である。

符号の説明

１：支持基板
２：下部電極層
３１〜３７：導体ライン
４：誘電体層
５：上部電極層
６１，６２，６３，６４，６５，６６：薄膜抵抗
７：絶縁体層
８：引き出し電極層
９：保護層
１０：半田拡散防止層
１１１、１１２、１１３、１１４：半田端子部
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６：可変容量素子
Ｐ１ａ，Ｐ１ｂ：第１端子
Ｐ２ａ，Ｐ２ｂ：第２端子
Ｓａ，Ｓｂ：個別信号端子
ＣＳ１：共通信号端子
Ｂ１１〜Ｂ１４：第１個別バイアスライン
Ｂ２１〜Ｂ２４：第２個別バイアスライン

Claims (6)

1. 第１端子と第２端子との間に可変容量素子が複数個直列に接続され、前記第１端子とこの第１端子から数えて１個目の前記可変容量素子との接続点，各可変容量素子間の接続点及び前記第２端子から数えて１個目の可変容量素子と前記第２端子との接続点に、前記第１端子側から順に第１個別バイアスライン及び第２個別バイアスラインが交互に接続された可変容量コンデンサと、前記第２端子に接続された個別信号端子と、各々が有する複数個の可変容量コンデンサストリングと、
   前記複数個の可変容量コンデンサストリングの前記第１端子が共通に接続された共通信号端子と、を具備することを特徴とする可変容量コンデンサアレイ。
2. １つの前記可変容量コンデンサストリングについて、複数個の前記第１個別バイアスラインが共通に接続された第１バイアス端子と、
   １つの前記可変容量コンデンサストリングについて、複数個の前記第２個別バイアスラインが共通に接続された第２バイアス端子と、をさらに具備することを特徴とする請求項１に記載の可変容量コンデンサアレイ。
3. 共通バイアス端子をさらに具備し、
   前記複数個の可変容量コンデンサストリングは、
   前記第１個別バイアスライン及び前記第２個別バイアスラインのいずれかが前記共通バイアス端子に接続された第１可変容量コンデンサストリングと、
   前記第１個別バイアスライン及び前記第２個別バイアスラインのいずれかが前記共通バイアス端子に接続された第２可変容量コンデンサストリングと、を含むことを特徴とする請求項１に記載の可変容量コンデンサアレイ。
4. 共通バイアス端子をさらに具備し、
   前記複数個の可変容量コンデンサストリングは、
   前記第１バイアス端子及び前記第２バイアス端子のいずれかが前記共通バイアス端子に接続された第１可変容量コンデンサストリングと、
   前記第１バイアス端子及び前記第２バイアス端子のいずれかが前記共通バイアス端子に接続された第２可変容量コンデンサストリングと、を含むことを特徴とする請求項２に記載の可変容量コンデンサアレイ。
5. 前記可変容量コンデンサは前記可変容量素子を奇数個有し、
   前記複数個の可変容量コンデンサストリングは、
   前記第１バイアス端子が前記共通信号端子と共用され、前記第２バイアス端子が前記個別信号端子と共用された第１可変容量コンデンサストリングと、
   前記第１バイアス端子が前記共通信号端子と共用され、前記第２バイアス端子が前記個別信号端子と共用された第２可変容量コンデンサストリングと、を含むことを特徴とする請求項２に記載の可変容量コンデンサアレイ。
6. 請求項２乃至請求項５のいずれかに記載の可変容量コンデンサアレイを複数個接続したことを特徴とする可変容量コンデンサリレー。

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