JP2008258788A

JP2008258788A - アナログ−デジタル変換器

Info

Publication number: JP2008258788A
Application number: JP2007096886A
Authority: JP
Inventors: Takeshi Ikeda; 毅池田; Hiroshi Miyagi; 弘宮城
Original assignee: Nigata Semitsu Co Ltd
Current assignee: NSC Co Ltd
Priority date: 2007-04-02
Filing date: 2007-04-02
Publication date: 2008-10-23
Also published as: WO2008120827A1

Abstract

【課題】フラッシュ型のＡ／Ｄ変換器において回路規模および消費電力の低減を図る。
【解決手段】閾値電圧を異ならせた複数の比較用トランジスタＮ_０〜Ｎ_ｎを並列に並べて、複数の比較用トランジスタＮ_０〜Ｎ_ｎの各ゲートにアナログ入力信号Ｖ_ｉｎを供給し、各比較用トランジスタＮ_０〜Ｎ_ｎの出力をラッチした各ラッチ回路Ｌ_０〜Ｌ_ｎの出力信号をエンコードすることによってデジタル出力信号を得ることにより、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来例に比べて、トランジスタの使用数が半分で済むようにし、しかも基準電圧発生回路を設ける必要もなくす。
【選択図】図１

Description

本発明はアナログ−デジタル変換器に関し、特に、フラッシュ型のＡ／Ｄ変換器に用いて好適なものである。

近年、アナログ−デジタル混載のシステムＬＳＩにおけるアナログ回路の低電圧化の進展に伴って、オペアンプを使用しないＡ／Ｄ変換器の開発が盛んに行われている。その代表例にフラッシュ型（並列型）のＡ／Ｄ変換器がある。フラッシュ型は、図２に示すように、多数のコンパレータ５１を並列に並べて、アナログ入力信号の電圧値Ｖ_ｉｎを複数の基準電圧値Ｖ_Ｒ０〜Ｖ_Ｒｎと一斉に比較し、アナログ入力電圧Ｖ_ｉｎがどの基準電圧Ｖ_Ｒ０〜Ｖ_Ｒｎと一致するかを一瞬のうちに判定していくものである（例えば、特許文献１，２参照）。
特開平９−８３３１６号公報特開平９−８３３６９号公報

フラッシュ型のＡ／Ｄ変換器は、アナログ入力信号のレベルを一発の動作で判定するため、高速化には向いている。しかしながら、図２に示すように、多数のコンパレータ５１を設けるとともに、複数の抵抗Ｒを直列に接続した基準電圧発生回路５２も設ける必要がある。例えば１０ビットでは１０２３個のコンパレータ５１と１０２３個の抵抗Ｒとが必要で、２つの入力を比較するコンパレータ５１は少なくとも４個のトランジスタを組み合わせた構成であるため、最低でも４０９２個ものトランジスタが必要となる。そのため、回路規模および消費電力が増大するという問題があった。

本発明は、このような問題を解決するために成されたものであり、フラッシュ型のＡ／Ｄ変換器において回路規模および消費電力の低減を図ることを目的とする。

上記した課題を解決するために、本発明では、比較用トランジスタとリセット用トランジスタとラッチ回路とで１組の回路を構成し、この回路を複数組設け、複数の比較用トランジスタの閾値電圧を互いに異ならせる。そして、複数の比較用トランジスタの各ゲートに同じアナログ入力信号を供給し、各比較用トランジスタの出力をラッチした各ラッチ回路の出力信号をエンコードすることによってデジタル出力信号を得るようにしている。また、各リセット用トランジスタの出力に基づき各ラッチ回路をリセットすることにより、ラッチ回路に対してリフレッシュをかけている。

このように構成した本発明によれば、ゲートに供給されるアナログ入力電圧が閾値電圧より小さい比較用トランジスタはオフ、閾値電圧より大きい比較用トランジスタはオンとなり、各比較用トランジスタの出力が各ラッチ回路にラッチされる。これにより、どの比較用トランジスタがオフまたはオンとなるかによってアナログ入力信号の電圧レベルが判定され、その電圧レベルに応じたデジタル出力信号がラッチ回路から得られるようになる。したがって、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来例に比べて、電圧レベル判定用のトランジスタの使用数は半分で済む。このため、回路規模および消費電力の低減を図ることができる。

以下、本発明の一実施形態を図面に基づいて説明する。図１は、本実施形態によるフラッシュ型Ａ／Ｄ変換器の構成例を示す図である。図１において、Ｎ_０，Ｎ_１，・・・，Ｎ_ｎは複数の比較用トランジスタであり、それぞれの閾値電圧が互いに異なっていて、各々のゲートに同じアナログ入力信号Ｖ_ｉｎが供給されるようになっている。

これら複数の比較用トランジスタＮ_０〜Ｎ_ｎは、電源ＶＤＤとグランドＧＮＤとの間に並列に接続されている。ここで、複数の比較用トランジスタＮ_０〜Ｎ_ｎはＮチャネルＭＯＳトランジスタで構成されている。また、各比較用トランジスタＮ_０〜Ｎ_ｎの閾値電圧は、当該トランジスタに関する回路パラメータ、例えばゲート長Ｌやゲート幅Ｗを異ならせることによって調整している。

各比較用トランジスタＮ_０〜Ｎ_ｎの閾値電圧をそれぞれＶ_Ｔ０，Ｖ_Ｔ１，・・・，Ｖ_Ｔｎとした場合、例えばＶ_Ｔ０＜Ｖ_Ｔ１＜・・・＜Ｖ_Ｔｎとなるように各比較用トランジスタＮ_０〜Ｎ_ｎの閾値電圧を調整する。そして、このように閾値電圧を異ならせた比較用トランジスタＮ_０〜Ｎ_ｎの各ゲートに同じアナログ入力信号Ｖ_ｉｎを供給する。このようにすると、ゲートに供給されるアナログ入力信号Ｖ_ｉｎの電圧が閾値電圧より小さい比較用トランジスタはオフ、閾値電圧より大きい比較用トランジスタはオンとなる。

また、Ｎ_Ｒ０，Ｎ_Ｒ１，・・・，Ｎ_Ｒｎは複数のリセット用トランジスタであり、各々のゲートに同じリセット信号Ｖ_Ｒが供給されるようになっている。これら複数のリセット用トランジスタＮ_Ｒ０〜Ｎ_Ｒｎの閾値電圧は略同じである。このため、リセット信号Ｖ_Ｒが入力されると、全てのリセット用トランジスタＮ_Ｒ０〜Ｎ_Ｒｎが同時にオンとなる。

この複数のリセット用トランジスタＮ_Ｒ０〜Ｎ_Ｒｎは、複数の比較用トランジスタＮ_０〜Ｎ_ｎに対してそれぞれ対として設けられており、複数の比較用トランジスタＮ_０〜Ｎ_ｎと同様に電源ＶＤＤとグランドＧＮＤとの間に並列に接続されている。このリセット用トランジスタＮ_Ｒ０〜Ｎ_Ｒｎも、ＮチャネルＭＯＳトランジスタで構成されている。

Ｌ_０，Ｌ_１，・・・，Ｌ_ｎはラッチ回路であり、２つのＰチャネルＭＯＳトランジスタをクロスカップル接続して構成されている。各ラッチ回路Ｌ_０〜Ｌ_ｎは、各比較用トランジスタＮ_０〜Ｎ_ｎおよび各リセット用トランジスタＮ_Ｒ０〜Ｎ_Ｒｎと電源ＶＤＤとの間にそれぞれ接続されている。すなわち、本実施形態では、１つの比較用トランジスタと１つのリセット用トランジスタと１つのラッチ回路とで１組の回路を構成し、この回路を複数組並列に設けている。

ラッチ回路Ｌ_０〜Ｌ_ｎは、複数の比較用トランジスタＮ_０〜Ｎ_ｎの出力に基づきラッチされ、複数のリセット用トランジスタＮ_Ｒ０〜Ｎ_Ｒｎの出力に基づきリセットされる。すなわち、複数の比較用トランジスタＮ_０〜Ｎ_ｎのうち、そのゲートに供給されるアナログ入力信号Ｖ_ｉｎが閾値電圧より大きくてオンとなった比較用トランジスタに対応して設けられているラッチ回路はハイレベルの信号をラッチする。また、ゲートに供給されるアナログ入力信号Ｖ_ｉｎの電圧が閾値電圧より小さくてオフとなった比較用トランジスタに対応して設けられているラッチ回路はロウレベルの信号をラッチする。

また、ラッチ回路Ｌ_０〜Ｌ_ｎは、リセット信号Ｖ_Ｒが各リセット用トランジスタＮ_Ｒ０〜Ｎ_Ｒｎのゲートに入力される都度、ロウレベルにリセットされる。リセット信号Ｖ_Ｒは非常に短い間隔で連続的に入力される。このため、ラッチ回路Ｌ_０〜Ｌ_ｎも非常に短い間隔で繰り返しリセットされる。これにより、アナログ入力信号Ｖ_ｉｎに応じたラッチ動作と、リセット信号Ｖ_Ｒに応じたリセット動作とが非常に短い間隔で繰り返し実行され、この繰り返し動作の中でラッチ回路Ｌ_０〜Ｌ_ｎにラッチされた信号が順次エンコーダ１０に出力されるようになっている。

エンコーダ１０は、各ラッチ回路Ｌ_０〜Ｌ_ｎの出力信号をエンコードしてデジタル出力信号を得る。すなわち、各ラッチ回路Ｌ_０〜Ｌ_ｎより出力される信号の電圧値Ｖ_０〜Ｖ_ｎは、比較用トランジスタＮ_０〜Ｎ_ｎがオンかオフかによってハイレベルまたはロウレベルの何れかとなっている。エンコーダ１０は、各ラッチ回路Ｌ_０〜Ｌ_ｎの出力信号のどの電圧値がハイレベルでどの電圧値がロウレベルとなっているかに応じて、所定ビットのデジタル信号を発生する。

以上詳しく説明したように、本実施形態では、閾値電圧を異ならせた複数の比較用トランジスタＮ_０〜Ｎ_ｎを並列に並べて、複数の比較用トランジスタＮ_０〜Ｎ_ｎの各ゲートに同じアナログ入力信号Ｖ_ｉｎを供給し、各比較用トランジスタＮ_０〜Ｎ_ｎの出力信号をエンコードすることによってデジタル出力信号を得るようにしている。このような構成によれば、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来のフラッシュ型Ａ／Ｄ変換器に比べて、トランジスタの使用数は半分で済み、基準電圧発生回路も設ける必要がない。このため、回路規模および消費電力の低減を図ることができる。

また、本実施形態では、各比較用トランジスタＮ_０〜Ｎ_ｎの出力を各ラッチ回路Ｌ_０〜Ｌ_ｎでいったんラッチし、各ラッチ回路Ｌ_０〜Ｌ_ｎの出力信号をエンコードするようにして、各ラッチ回路Ｌ_０〜Ｌ_ｎを一定時間毎にリフレッシュしている。これにより、比較用トランジスタＮ_０〜Ｎ_ｎの何れか（アナログ入力信号Ｖ_ｉｎの電圧が閾値電圧より大きくてオンになっているもの）からハイレベルの信号が常にエンコーダ１０に入力されて電力が消費される状態を回避できるので、消費電力をより一層低減することができる。

なお、上記実施形態では、複数の比較用トランジスタＮ_０〜Ｎ_ｎとしてＮチャネルＭＯＳトランジスタを用いる例について説明したが、ＰチャネルＭＯＳトランジスタとしても良い。この場合におけるＰＭＯＳトランジスタの閾値電圧も、当該トランジスタに関する回路パラメータ、例えばゲート長Ｌやゲート幅Ｗを異ならせることによって調整することが可能である。または、ＰチャネルＭＯＳトランジスタのバックゲートに供給する電圧値を異ならせることによって、各トランジスタの閾値電圧を異ならせるようにすることも可能である。

その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明は、複数のトランジスタによってアナログ入力信号の電圧値を複数の異なる電圧値と一斉に比較するフラッシュ型のＡ／Ｄ変換器に用いて好適なものである。

本実施形態によるフラッシュ型Ａ／Ｄ変換器の構成例を示す図である。従来のフラッシュ型Ａ／Ｄ変換器の構成を示す図である。

符号の説明

Ｎ_０〜Ｎ_ｎ比較用トランジスタ
Ｎ_Ｒ０〜Ｎ_Ｒｎリセット用トランジスタ
Ｌ_０〜Ｌ_ｎラッチ回路
１０エンコーダ
１１基準電圧発生回路

Claims

閾値電圧が互いに異なっていて、各々のゲートに同じアナログ入力信号を供給するように成された複数の比較用トランジスタと、
上記複数の比較用トランジスタに対してそれぞれ対として設けられ、各々のゲートにリセット信号を供給するように成された複数のリセット用トランジスタと、
上記複数の比較用トランジスタの出力に基づきラッチされ、上記複数のリセット用トランジスタの出力に基づきリセットされる複数のラッチ回路と、
上記複数のラッチ回路の出力信号をエンコードしてデジタル出力信号を得るエンコーダとを備えたことを特徴とするアナログ−デジタル変換器。
上記複数の比較用トランジスタはＭＯＳトランジスタであり、上記ＭＯＳトランジスタに関する回路パラメータを異ならせることによって、上記複数の比較用トランジスタの閾値電圧を異ならせたことを特徴とする請求項１に記載のアナログ−デジタル変換器。