JP2008103686A - 印刷されたドーパント層 - Google Patents

Abstract

【課題】ＭＯＳトランジスタなどの電子デバイスを形成する方法であって、比較的安価で時間のかからない処理技術の提供。
【解決手段】基板１０上に複数の半導体アイランド３１，３５を形成するステップと、半導体アイランドの第１のサブセット３１上に或いはそれよりも上側に第１の誘電体層６０を印刷するとともに、随意的に半導体アイランドの第２のサブセット３５上に或いはそれよりも上側に第２の誘電体層６５を印刷する。第１の誘電体層６０は第１のドーパントを含み、（随意の）第２の誘電体層６５は第１のドーパントとは異なる第２のドーパントを含む。誘電体層６０，６５、半導体アイランド３１，３５及び基板１０は、第１のドーパントを半導体アイランドの第１のサブセット３１中へ拡散させ、且つ存在する場合には第２のドーパントを半導体アイランドの第２のサブセット３５中へ拡散させるように十分にアニールされる。
【選択図】図５

Description

関連出願

[0001]本出願は、２００６年８月１５日に出願された米国仮特許出願第６０／８３８，１２５号及び２００７年８月３日に出願された米国特許出願第１１／８８８，９４２号及び同第１１／８８８，９４９号の利益を主張する。

発明の分野

[0002]本発明は、ドープ誘電体膜を半導体膜上に印刷し且つドーパントをドープ誘電体膜から半導体膜中へ拡散させることによりソース／ドレイン（Ｓ／Ｄ）領域が形成されるＭＯＳ又は薄膜集積回路に関する。

背景の説明

[0003]一般に、相補型ＭＯＳ又は薄膜集積回路におけるドープ膜は、２つのマスキングステップと、２つのイオン注入ステップと、関連するプラズマアッシュ／ウェットストリッピングステップとを使用する。そのようなマスキングステップ及び関連する処理ステップを比較的安価で時間のかからない処理技術に置き換えることが有益である。

発明の概要

[0004]本発明は、薄膜デバイス（例えば、トランジスタ、キャパシタ、ダイオードなど）及び薄膜デバイスを含む回路を、ガラス(例えば石英)シート、ウエハ又はスリップ、プラスチック及び／又は金属箔又はスラブ、Ｓｉウエハ（これらの全ては１つ以上の更なる（例えば、バッファ、機械的な支持体など）層を支持してもよい）などを含むがこれらに限定されない様々な基板上に形成する方法に関する。用途としては、ディスプレイ（例えば、フラットパネル、プラズマ、ＬＣＤ、有機又は無機ＬＥＤなど）、ＲＦデバイス、センサ、光電池などが挙げられるが、これらに限定されない。

[0005]本発明の１つの目的は、ＭＯＳトランジスタを形成するための方法であって、電気的に機能する基板上に複数の半導体アイランドを形成するステップと、半導体アイランドの第１のサブセット上に或いはそれよりも上側に第１の誘電体層を印刷するとともに、（随意的に）半導体アイランドの第２のサブセット上に或いはそれよりも上側に第２の誘電体層を印刷し、第１の誘電体層が第１のドーパントを含み、（随意の）第２の誘電体層が上記第１のドーパントとは異なる第２のドーパントを含むステップと、第１のドーパントを半導体アイランドの第１のサブセット中へ拡散させ且つ存在する場合には第２のドーパントを半導体アイランドの第２のサブセット中へ拡散させるように十分に誘電体層、半導体アイランド及び基板をアニールするステップとを備える方法を提供することである。

[0006]本発明の他の目的は、ＭＯＳトランジスタを形成するための方法であって、基板上に或いはそれよりも上側に複数のトランジスタゲートを形成するステップと、トランジスタゲートの第１のサブセット上に或いはそれよりも上側に第１の誘電体層を印刷するとともに、（随意的に）トランジスタゲートの第２のサブセット上に或いはそれよりも上側に第２の誘電体層を印刷し、第１の誘電体層が第１のドーパントを含み、随意の第２の誘電体層が第１のドーパントとは異なる第２のドーパントを含むステップと、第１及び（随意の）第２の誘電体層のそれぞれにコンタクトホールを形成して、各トランジスタゲートの上面を露出させるステップと、コンタクトホールを広げるために十分に第１及び第２の誘電体層をエッチングするステップとを備える方法を提供することである。

[0007]本発明の他の目的は、基板と、基板上に設けられ、第１の拡散性ドーパントを含む複数の第１の半導体アイランドと、基板上に設けられ、第１の拡散性ドーパントとは異なる第２の拡散性ドーパントを含む随意の複数の第２の半導体アイランドと、半導体アイランドの第１のサブセット上に設けられ、第１の拡散性ドーパントを含む第１の誘電体膜と、第２の半導体アイランド上に設けられ、第２の拡散性ドーパントを含む第２の誘電体膜と、第１及び第２の半導体アイランドと電気的に接触する（例えば、金属）層とを備える電子デバイスを提供することである。

[0008]本発明は、高温に適合するゲートを有する全印刷薄膜トランジスタ（ＴＦＴ）を可能にする。好ましい実施形態において、この手法は、活性層及びゲート層の両方としての印刷シリコンインク（又は、「印刷シリコン前駆物質」）の使用を利用する。シリコン、金属ケイ化物及び／又は耐熱金属により、一般にドーパント外拡散及び活性化のために使用される比較的高い処理温度に耐えることができる自己整合構造を使用することができる。また、ポリシリコンは、（ａ）良好な閾値電圧（Ｖｔ）スケーリングのための作業機能の低減、及び、（ｂ）メモリ保存のための漏れ電流の低減を可能にするゲートエッジの再酸化、を可能にする。金属ゲートにより、ゲート抵抗を低くすることができる。デバイスの要件に応じて、それぞれの特徴又は両方の特徴を使用することができる。

[0009]本発明は、比較的高価で時間のかかるマスキングステップを、比較的安価で高生産性のあるｎ型及びｐ型ドーパントソース膜の印刷と置き換える。随意的に、ドーパント誘電体膜を層間誘電体として所定位置に残すことができ、それにより、更なる誘電体除去／堆積／パターニングステップを排除できる。

好ましい実施形態の詳細な説明

[0012]ここで、本発明の好ましい実施形態について詳しく言及する。これらの実施形態の例は添付図面に示されている。好ましい実施形態と併せて本発明を説明するが、本発明をこれらの実施形態に限定しようとするものではないことは言うまでもない。それどころか、本発明は、添付の請求項によって規定される本発明の思想及び範囲内に含まれ得る代替的手段、変形、等価物を網羅しようとするものである。また、以下の開示では、本発明の完全な理解を与えるために多数の特定の内容が与えられている。しかしながら、当業者であれば分かるように、本発明は、これらの特定の内容を伴うことなく実施されてもよい。他の場合には、本発明の態様を不必要に曖昧にすることを避けるため、周知の方法、手順、部品、回路を詳しく説明しなかった。

[0013]便宜上、また、簡単のため、用語「に対して結合される」、「に対して接続される」及び「と連通する」（及びその変形）は、文脈が他のことを明確に示していない場合には、直接的又は間接的な結合、接続又は連通を意味している。これらの用語は一般にここでは交換可能に使用され、また、そのような用語がどこで使用されようとも、それは、文脈が他のことを明確に示していなければ、他の用語をも包含する。本開示において、用語「堆積する」（及びその文法的変形）は、ブランケット堆積、コーティング、印刷を含む全ての形態の堆積を包含しようとするものである。また、特定の材料に関して、「から本質的に成る」という言い回しは、ドーパントが加えられる材料（或いは、そのような材料から形成される要素又は構造）に対して特定の所望の（場合によっては、全く異なる）物理的特性及び／又は電気的特性を与えることが可能な付加ドーパントを意図的に排除しない。用語「（ポリ）シラン」とは、（１）シリコン及び／又はゲルマニウムと、（２）水素とから本質的に成り且つ少なくとも１５個のシリコン原子及び／又はゲルマニウム原子を有する種を主に含む化合物又は化合物の混合物のことである。そのような種は１つ以上の環状リングを含んでいてもよい。用語「（シクロ）シラン」とは、（１）シリコン及び／又はゲルマニウムと、（２）水素とから本質的に成り且つ１つ以上の環状リング及び１５個未満のシリコン原子及び／又はゲルマニウム原子を含みうる化合物又は化合物の混合物のことである。好ましい実施形態において、シランは化学式ＳｉｘＨｙを有している。この場合、ｘは３〜約２００であり、ｙはｘ〜（２ｘ＋２）である。ここで、ｘはシランの平均的な数の分子量から得られてもよい。用語「ヘテロ（シクロ）シラン」とは、（１）シリコン及び／又はゲルマニウムと、（２）水素と、（３）従来の炭化水素、シラン又はゲルマニウム置換基によって置き換えられてもよいＢ，Ｐ，Ａｓ又はＳｂなどのドーパント原子とから本質的に成り且つ１つ以上の環状リングを含みうる化合物又は化合物の混合物のことである。また、基板又は形態の「主面」は、少なくとも一部が構造又は形態の最も大きい軸によって規定される面である（例えば、構造体が丸く且つその厚さよりも大きい半径を有している場合には、径方向の面が構造体の主面である；しかしながら、構造体が正方形、長方形又は楕円の場合、構造体の主面は、一般に、２つの最も大きい軸、一般的には長さ及び幅によって規定される面である）。

[0014]本発明は、「全印刷」プロセス流れにおいて、印刷されたシリコン、ケイ化物又は耐熱金属ゲートに対して特に適用できる。高濃度にドープされたポリシリコン、金属ケイ化物（例えば、Ｎｉ−，Ｐｔ−，Ｐｄ，Ｃｏ−，Ｔｉ，Ｗ，Ｍｏ−ケイ化物など）及び／又はＰｄ，Ｗ又はＭｏなどの耐熱金属が適している。また、この更なる態様により、インクジェットされたドーパント誘電体を自己整合流れにおいてドーパント源として使用できる。ＧＨｚ周波数で動作できる本発明のＴＦＴは、（１）狭いチャンネル幅、（２）ゲートに対して自己整合されるソース・ドレイン端子（随意的には、これらの端子間の重なり合いの量が小さい）、（３）高いキャリア移動度を必要とし及び／又はこれらによって利益を得てもよい。本発明に係るデバイスを形成するのに適した処理流れの典型的な説明は以下の通りである。

一部印刷又は全印刷ＴＦＴにおける典型的なプロセス
[0015]図１〜図７を参照すると、典型的なプロセスの流れが示されている。図１は、その上に積層体及び／又は誘電体層２０，２５を有する基板１０を示している。基板１０は、一般に、電気的に不活性又は活性であってもよく且つ１つ以上の有利な及び／又は望ましい電気的特性及び／又は光学的特性を更に含みうる従来の機械的な支持構造を備えている。電気的に不活性な或いは非能動的な適した基板は、ガラス、セラミック、誘電体及び／又はプラスチックから成るプレート、ディスク、及び／又は、シートを備えていてもよい。或いは、導電性の適した基板は、半導体（例えばシリコン）及び／又は金属から成るウエハ、ディスク、シート、及び／又は、箔を備えていてもよい。基板が金属シート及び／又は箔を備えている場合、デバイスはインダクタ及び／又はキャパシタを更に備えていてもよく、また、方法は、金属基板からインダクタ及び／又はキャパシタを形成することを更に含んでいてもよい。しかしながら、任意のそのような導電性基板は、絶縁体上の構造体及び／又はデバイスから金属基板中に形成された構造体へと電気的接触が成されるべき場所を除き、当該導電性基板とその上に位置する電気的に活性な任意の層又は構造体との間に絶縁層（例えば、層２０）を有していなければならない（例えば、ＥＡＳ又はＲＦＩＤタグのためのインターポーザ、インダクタ、及び／又は、キャパシタから成る１つ以上の金属パッド；例えば、２００４年７月６日、２００５年４月１１日、２００５年１０月３日にそれぞれ出願された米国特許出願第１０／８８５，２８３号、第１１／１０４，３７５号及び第１１／２４３，４６０号［代理人整理番号 ＩＤＲ０１２１号、ＩＤＲ０３１２号、ＩＤＲ０２７２号］参照）。基板は、シリコンウエハ、ガラスプレート、セラミックプレート又はディスク、プラスチックシート又はディスク、金属箔、金属シート又はディスク、及び、これらの積み重ねられた或いは層状の組み合わせから成るグループから選択される部材を備えていることが好ましく、それらの部材のうちの導電性部材は、一般に、その上にバリア層（例えばＴｉＮ）及び／又は絶縁層（例えば、対応する酸化物から成る層）を有している。特定の実施形態において、絶縁層は、約１μｍの厚さを有するスピンオンガラスバリア層を備えていてもよい。同様に、ガラス基板及びプラスチック基板は、その上に位置され且つ基板の表面粗さを減少させるための平坦化層、その上に位置され且つ密着性を向上させ及び／又はその上に印刷又は堆積されるその後の材料（例えばインク）の拡散を制御する材料から成る表面エネルギ改質層（２００７年３月２０日に出願された米国仮出願第６０／９１９，２９０号［代理人整理番号 ＩＤＲ１０９１号］参照）、及び／又は、その上に位置されるバリア層を更に含んでいてもよい。

[0016]図２において、物理的に孤立された半導体アイランド３０は一般にラミネート／誘電体層２０上に形成されている。一実施形態において、半導体アイランド３０は、分子系及び／又はナノ粒子系の半導体インクを印刷又はコーティングした後に、それをアモルファス水素化シリコン又はポリシリコン薄膜へ変換することにより（例えば、加熱及び／又は硬化することにより；例えば、米国特許第６，８７８，１８４号及び／又は２００３年７月８日、２００４年２月２７日、２００４年９月２４日、２００４年９月２４日、２００４年１０月１日、２００５年１０月６日、２００５年１０月１１日にそれぞれ出願された米国特許出願第１０／６１６，１４７号、第１０／７８９，２７４号、第１０／９５０，３７３号、第１０／９４９，０１３号、第１０／９５６，７１４号、１１／２４６，０１４号及び第１１／２４９，１６７号［それぞれ、代理人整理番号 ＫＯＶ−００４号、ＩＤＲ００８０号、ＩＤＲ０３０１号、ＩＤＲ０３０２号、ＩＤＲ０３０３号、ＩＤＲ０４２２号、ＩＤＲ０４２３号］、及び／又は、２００６年１０月６日及び２００７年３月５日にそれぞれ出願された米国仮特許出願第６０／８５０，０９４号及び第６０／９０５，４０３号［それぞれ、代理人整理番号 ＩＤＲ０８８１号及びＩＤＲ０８８３号］参照）形成される。或いは、従来と同様に、半導体膜を堆積させ（例えば、元素ターゲットのＰＥＣＶＤ、ＬＰＣＶＤ、スパッタリング等により）、この半導体膜をフォトリソグラフィによってパターニングしてもよい。また、堆積された（例えば、印刷された、コーティングされた、或いは、従来のように堆積された）半導体膜（例えば、半導体膜がＩＶＡ族元素を備え或いはＩＶＡ族元素から本質的に成る場合）は、随意的にＡｕ，Ｎｉ，Ａｌ等の結晶化促進剤の存在下で、（ＵＶ）レーザ露光、炉アニール又はＲＴＡアニールにより部分的に或いはほぼ完全に結晶化されてもよい。半導体膜がレーザアニーリングによって結晶化されると、既知の技術に係る選択エッチングにより、照射されていない堆積された膜のアモルファス部分を簡単に除去できる。

[0017]半導体薄膜層３０の形成は、半導体前駆インクをラミネート／誘電体層２０上に印刷して所定のパターンを形成し、インクを乾燥させ、インクを硬化させ（一般的には、シラン又はＩＶＡ族元素前駆物質を架橋結合し、オリゴマー化し、及び／又は、重合させるのに十分な時間、及び／又は、組成体の平均分子量を増大させ、粘性を増大させ、及び／又は、不安定性を減少させるのに十分な時間にわたって、乾燥されたインクを加熱し及び／又はアニールすることにより）、その後、半導体膜パターンを部分的に或いはほぼ完全に結晶化させて多結晶（例えばポリシリコン）膜を形成することを含んでいてもよい。基板（又は基板の表面膜）上に直接に液体半導体前駆インクを局所印刷してアイランド３０などの半導体層を形成するための技術は、２００４年９月２４日及び２００５年８月１１日に出願された同時係属の米国特許出願第１０／９４９，０１３号及び第１１／２０３，５６３号（代理人整理番号 ＩＤＲ０３０２及びＩＤＲ０２１３号）に記載されている。ＭＯＳ ＴＥＴ構造を形成するこの後者のやり方は、（i）半導体前駆材料の効率的な使用、及び、（ii）半導体堆積及びパターニングの１つの印刷ステップへの組み合わせに起因して、費用効率が高くなり得る。

[0018]好ましい実施形態において、本発明での使用に適した半導体インクは液相（ポリ）シラン及び／又は（シクロ）シランを含む。一般に、必ずしも常にそうではないが、液相半導体インクは、半導体ナノ粒子（例えば不動態化されたＳｉ，Ｇｅ又はＳｉＧｅナノ粒子）及び／又は溶媒、好ましくはシクロアルカンを更に含む。そのようなナノ粒子（又はナノ結晶）は、従来のように不動態化されてもよく（例えば、アルキル、アラルキル、アルコール、アルコキシ、メルカプタン、アルキルチオ、カルボン酸及び／又はカルボキシレート基などの１つ以上の界面活性剤又は表面配位子を用いて）或いは不動態化されなくてもよい。したがって、ＩＶＡ族元素源（例えば、Ｓｉ又はドープＳｉへのシラン系及び／又はナノ粒子系前駆物質など）を備える或いはＩＶＡ族元素源から本質的に成るインクを使用すると、半導体層３０の形成は、液相前駆インクを堆積後に乾燥させることを更に含んでいてもよい。これについては、２００３年７月８日、２００４年２月２７日、２００４年２月２７日、２００５年１０月６日、２００５年１０月１１日にそれぞれ出願された同時係属の米国出願第１０／６１６，１４７号、第１０／７８９，３１７号、第１０／７８９，２７４号、第１１／２４６，０１４号、第１１／２４９，１６７号（それぞれ代理人整理番号 ＫＯＶ−００４号、ＩＤＲ００２０号、ＩＤＲ００８０号、ＩＤＲ０４２２号、ＩＤＲ０４２３号）を参照されたい。

[0019]化学式（ＡＨｚ）ｋ（ＡはＳｉ、ｚは１又は２（好ましくは２）、ｋは３〜１２（好ましくは４〜８））の代表的なシクロシラン化合物及びそれらの典型的な生成方法は、２００４年２月２７日に出願された同時係属出願第１０／７８９，３１７号（代理人整理番号 ＩＤＲ００２０号）に更に詳しく記載されている。代表的なヘテロ（シクロ）シラン化合物、ドープシラン中間体、それらの典型的な生成方法、並びに、前駆インク及び活性膜中のドーパントレベルを決定する及び／又は制御するための技術は、２００４年９月２４日、２００４年９月２４日、２００４年１０月１日にそれぞれ出願された同時係属出願第１０／９５０，３７３号、第１０／９４９，０１３号、第１０／９５６，７１４号（代理人整理番号 ＩＤＲ０３０１号、ＩＤＲ０３０２号、ＩＤＲ０３０３号）に更に詳しく記載されている。代表的なオリゴ化合物及びポリシラン化合物は、２００５年１０月６日及び２００５年１０月１１日にそれぞれ出願された米国出願第１１／２４６，０１４号及び第１１／２４９，１６７号（それぞれ代理人整理番号 ＩＤＲ０４２２号及びＩＤＲ０４２３号）、並びに、２００６年１０月６日及び２００７年３月５日にそれぞれ出願された米国仮出願第６０／８５０，０９４号及び第６０／９０５，４０３号（代理人整理番号 ＩＤＲ０８８１号及びＩＤＲ０８８３号）に開示されている。

[0020]堆積（及び、一般的には、少なくとも何らかの乾燥）後、半導体層は、一般に、アモルファス水素化（ドープ）シリコン（ａ−Ｓｉ：Ｈ）層を形成するために、同時係属の米国特許出願第１０／７８９，２７４号及び第１０／９４９，０１３号（２００４年２月２７日及び２００４年９月２４日にそれぞれ出願された代理人整理番号 ＩＤＲ００８０号及びＩＤＲ０３０２号）において先に記載されたように加熱によって硬化される。半導体層が（ポリ）シラン、（シクロ）シラン、及び／又は、ヘテロ（シクロ）シランから生じ或いは形成される場合、硬化／加熱ステップは、望ましくない前駆物質／インク化合物又は揮発性炭素含有種などの副生成物を除去する場合、或いは、ａ−Ｓｉ：Ｈ層の水素含有量を減少させる場合がある（これは、特に、半導体膜形成後にレーザ結晶化が使用されるべき場合に有益である）。半導体層がヘテロ（シクロ）シランから生じ或いは形成される場合、硬化／加熱ステップは、ヘテロ（シクロ）シラン中のドーパントの一部を活性化させる場合もあるが、多くの実施形態において、ドーパント活性化は、（例えばレーザ照射及び／又は熱アニールによって）その後の結晶化ステップ中に生じる可能性が高いかもしれない。

[0021]様々な実施形態において、例えば１つ以上のＩＶＡ族元素（例えばシリコン及び／又はゲルマニウム）、いわゆる「III-V」材料（例えばＧａＡｓ）、II-VI材料（又はカルコゲニド）半導体などの低濃度にドープされた無機半導体材料を備え或いは当該無機半導体材料から本質的に成っている。更に半導体層３０は、〜１０^１６から〜５×１０^１８ａｔｏｍｓ／ｃｍ^３までの濃度でドーパント（例えば、Ｂ，Ｐ，Ａｓ又はＳｂ）を含んでいてもよい。好ましい実施形態において、半導体薄膜層３０は、一般に、１つ以上のＩＶＡ族元素、好ましくはシリコン又はシリコン−ゲルマニウムを備え或いは当該ＩＶＡ族元素から本質的に成る。

[0022]一実施形態では、半導体（トランジスタチャンネル）層３０が低濃度にドープされてもよい（例えば、約１０^１６〜約１０^１８ａｔｏｍｓ／ｃｍ^３のドーパント濃度を有している）。典型的な低濃度ドープ半導体膜及び当該半導体膜を形成する方法は、２００４年９月２４日、２００４年９月２４日、２００４年１０月１日、２００５年１０月６日、２００５年１０月１１日にそれぞれ出願された同時係属の米国出願第１０／９５０，３７３号、第１０／９４９，０１３号、第１０／９５６，７１４号、第１１／２４６，０１４号、第１１／２４９，１６７号（代理人整理番号 ＩＤＲ０３０１号、ＩＤＲ０３０２号、ＩＤＲ０３０号、ＩＤＲ０４２２号、ＩＤＲ０４２３号）に開示されている。低濃度ドープ半導体層３０は、１つ以上の（ドープされた）分子系及び／又はナノ粒子系シリコン前駆物質を含むインクから形成される場合、半導体層の厚さのほぼ全体にわたってほぼ均一なアモルファス状態の濃度プロファイル（例えば、半導体層の厚さに応じたドーパント濃度）を有する場合がある。

[0023]半導体層３０における一般的な厚さは約１０，２５，５０又は１００ｎｍ〜約２００，５００又は１０００ｎｍ或いはそれらのうちの任意の範囲の値であってもよい。膜厚は、トランジスタの電気的特性を最適化するように選択されてもよい。また、半導体層３０は、少なくとも１，５，８又は１０μｍ、最大で２０，５０又は１００μｍ以上、或いは、それらのうちの任意の範囲の値の幅（例えば、図２の断面で示される最も長い寸法）を有していてもよい。チャンネル層２０は、少なくとも１，５，１０又は２０μｍ、最大で５０，１００又は２００μｍ以上、或いは、それらのうちの任意の範囲の値の長さ（例えば、図２の頁の面に対して垂直な寸法）を有していてもよい。或いは、シリコンアイランド３０が複数の層を備えている場合、これらの層は、同じ或いは異なるドーピングタイプ及び／又は濃度を有することができるとともに、様々なタイプのダイオード（例えば、ｐ−ｎダイオード又はｐ−ｉ−ｎダイオード、ショットキーダイオードなど）を形成することができる。

[0024]或いは、半導体アイランド３０は、従来のブランケット堆積及び（低分解能）リソグラフィックパターニングによって形成することができる。ブランケット堆積は、技術的に知られているように、例えば蒸発、物理蒸着、スパッタリング又は化学蒸着を含んでいてもよい。或いは、ブランケット堆積は、例えば（ポリ）シラン及び／又は（シクロ）シラン及び／又は半導体ナノ粒子（不動態化されてもよい）及び溶媒を含むインクをスピンコーティングすること、及び、インクを硬化すること（例えば、２００３年１２月３１日に出願された米国特許出願第６，８７８，１８４号及び米国特許第１０／７４９，８７６号参照）を含んでいてもよい。

[0025]図３を参照すると、低圧プラズマ化学蒸着、常圧プラズマ化学蒸着、高圧プラズマ化学蒸着、酸化雰囲気及び／又は窒化雰囲気での熱酸化、シリコン及び／又は金属酸化物（例えば二酸化ケイ素）の化学浴析出法、ゲート誘電体前駆物質（例えば、ＳｉＯ_２前駆物質）の液相析出（例えば、印刷又はコーティング）及びその誘電体膜への変換、原子層成長法、及び／又は、これらの組み合わせにより、半導体（例えば、ポリシリコン）膜３０上にゲート誘電体４０が形成されてもよい。したがって、様々な実施形態において、ゲート誘電体層４０の形成は、ゲート誘電体層のプラズマ化学蒸着又は低圧化学蒸着、半導体アイランド３０の表面の熱酸化、ゲート誘電体前駆物質の液相析出又は化学浴析出を含んでいてもよい。他の実施形態において、ゲート誘電体は、キャパシタにおける誘電体膜として機能することができる。

[0026]適切な誘電体前駆物質を印刷又はコーティング（例えば、テトラアルキルシロキサン又はテトラアルコキシシランなどのＳｉＯ_２前駆物質の液相析出、或いは、ホウ酸の存在下でのケイ酸［Ｈ_２ＳｉＦ_６］の制御された加水分解によるシリコン酸化物及び／又は金属酸化物［例えば、シリコン酸化物］の化学浴析出）した後は、一般に、それが誘電体膜へと変換される（例えば、アニーリングによって）。そのような変換の前又は後に、印刷又は従来のコーティング（例えば、スピンコーティング、スプレーコーティング、スリットコーティング、押出コーティング、メニスカスコーティング、ペンコーティングなど）、ＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ又はスパッタ堆積による他の金属酸化物（例えば、ＴｉＯ_２，ＺｒＯ_２，ＨｆＯ_２等）の堆積が行われてもよく、或いは、シリコン酸化物及び／又は窒化物層のそのような従来の堆積が行われてもよい。したがって、本方法の様々な実施形態において、ゲート誘電体層４０は、複数の層を備えていてもよく、及び／又は、複数の全ての半導体アイランド３０上に形成されてもよい。しかしながら、もう１つの方法として、本発明の好ましい実施形態は、複数の半導体アイランド３０から成る少なくともサブセット上に或いは当該サブセットよりも上側にゲート誘電体層４０を形成することを含む。

[0027]或いは、半導体アイランド３０がＩＶＡ族元素（特にシリコン）を備え且つ基板１０が熱的に十分に安定し或いは耐性がある場合、シリコン含有膜の酸化は、約６００℃よりも高い温度まで膜を適切な雰囲気（空気、Ｏ_２、オゾン、Ｎ_２Ｏ又は蒸気、或いは、これらの組み合わせ）中で加熱することによって行うことができる。基板及び／又は膜或いはその上に位置する構造体に対する熱的ダメージ（それがあるとすれば）を減少させ、抑制し、或いは、防止するため、最大温度は、約１０００−１１００℃であってもよく、より好ましくは約９００℃であってもよい。しかしながら、基板が一般にそのような温度で処理できない材料（例えば、アルミニウム及び多くのプラスチック）を備える場合、他の酸化物形成方法（例えば、印刷又は蒸着）が好ましい。

[0028]ゲート誘電体膜４０は、２０Å〜１０００Åの厚さ、或いは、それらのうちの任意の範囲の値（例えば、３０〜４００Å又は５０〜２００Åなど）の厚さを有していてもよい。或いは、更に厚いゲート誘電体層４０（例えば、５００〜２０００Åの範囲、１つの実施においては約１５００Å程度）を、二酸化ケイ素又はアルミニウム酸化物よりも誘電率が高い材料とともに使用することもできる。しかしながら、高速トランジスタの場合、一般に、薄いゲート誘電体膜が好ましい。

[0029]図４に示されるように、本方法は、複数の半導体アイランド３０のうちの一部又は全ての半導体アイランド上或いはそれよりも上側のゲート誘電体層４０上にゲート５０を形成することを更に含んでいてもよい。ゲート金属は、適切なゲート金属前駆物質（例えば、金属ナノ粒子又は有機金属化合物、ドープされた分子系及び／又はナノ粒子系シリコンインク、ケイ化物前駆インクなど）を印刷した後にそれをゲート金属へ変換することにより形成されてもよい。ドープシリコンインクの使用は、多結晶シリコンを形成するため及び／又はドーパントを活性化させて十分な導電率を得るために、高温アニール又はレーザ照射を更に必要としてもよく、及び／又は、高温アニール又はレーザ照射によって利益を得てもよい。或いは、シード層のための前駆物質がゲート誘電体層４０上に印刷されてもよく、また、ゲート金属（例えば、Ａｇ，Ａｕ，Ｃｕ，Ｐｄ，Ｐｔなど）がシード層上に電気メッキされ或いは化学メッキされてもよい。シード層は、メッキ処理の前に活性化ステップを必要としてもよく及び／又は活性化ステップによって利益を得てもよい。したがって、ゲートの形成は、ゲート誘電体層４０上にシード層を印刷した後にシード層上にゲート材料を電気メッキし或いは化学メッキすることを含んでいてもよい。

[0030]一実施形態において、ゲート５０は、ニッケルケイ化物、コバルトケイ化物、パラジウムケイ化物、プラチナケイ化物、チタンケイ化物、タングステンケイ化物、モリブデンケイ化物から成るグループから選択される金属ケイ化物を備えている。他の実施形態において、ゲート５０は、パラジウム、タングステン及びモリブデンから成るグループから選択される耐熱金属を備えている。更なる他の実施形態では、ゲート５０がアルミニウムを備えている。

[0031]金属インクはコーティング又は印刷によって堆積されてもよい。幾つかの実施形態において、金属は、金属含有材料を含むインクをスピンコーティングするとともに、金属、有機金属前駆物質、及び／又は、金属ナノ粒子を硬化又はアニールする（随意的に、レーザパターニング又は低分解能フォトリソグラフィステップの前に）ことによりブランケット堆積されてもよい。

[0032]ゲート金属前駆物質及び／又はシード層の印刷は任意の様々な印刷技術（例えば、インクジェット印刷、グラビア印刷、オフセット印刷など，そのうちのどれでも半導体アイランド３０を形成するために使用できる）を含んでいてもよい。また、ゲート金属５０のパターニングは、ゲート金属前駆物質をコーティング又は印刷してそれをレーザ放射線に局所的に晒すことにより放射された部分が露光領域でその溶解特性を変えるようにすることを含んでもよい。露光領域又は未露光領域（前駆物質がパターニング可能なポジ材料又はネガ材料であるかどうかに応じて）を洗い流すと、照射されたゲート金属前駆物質が残留し、随意的に更なる硬化ステップ又はアニーリングステップの後に、ゲート金属が形成される。この実施形態は、印刷染色法（例えば２００５年８月１１日に出願された同時係属の米国特許出願第１１／２０３，５６３号［代理人整理番号 ＩＤＲ０２１３］参照）を用いては直接に達成できないかもしれない高分解能金属ゲートのパターニングにおいて利点を与える場合がある。

[0033]金属含有インクは、金属前駆材料及び溶媒を備え或いはこれらから本質的に成っていてもよい。例えば、金属インクは、インクの１〜５０重量％（又は、それらのうちの任意の範囲の値）の量の金属含有材料と、金属含有材料が溶解できる溶媒とを含んでいてもよい。一般に印刷又は（選択）メッキに適合する金属前駆物質は、アルミニウム、チタン、バナジウム、銅、銀、クロム、モリブデン、タングステン、コバルト、ニッケル、銀、金、パラジウム、プラチナ、亜鉛、鉄などの金属、好ましくは、クロム、モリブデン、タングステン、ニッケル、パラジウム、プラチナ、それらの従来の金属合金、例えばアルミニウム−銅合金、アルミニウム−シリコン合金、アルミニウム−銅−シリコン合金、アルミニウム−チタン合金などの高温処理に耐えることができる金属、好ましくは、チタン−タングステン合金、Ｍｏ−Ｗ合金などの高温処理に耐えることができる金属合金、及び、元素金属の窒化物及びケイ化物（例えば、チタン窒化物、チタンケイ化物、タンタル窒化物、コバルトケイ化物、モリブデンケイ化物、タングステンケイ化物、タングステン窒化物、タングステンシリコン窒化物、プラチナケイ化物など）などの導電性金属化合物から成る有機金属化合物又はナノ粒子（例えばナノ結晶）を含んでいてもよい。例えば、元素アルミニウムの適した前駆物質はアルミニウムナノ粒子及びアルミニウム水素化物を含んでいる。また、ゲート材料のためのインク前駆物質は、シリコンのナノ粒子及び／又は分子化合物、オリゴマー化合物及び／又はポリマー化合物、ケイ化物形成金属（例えば、Ｎｉ，Ｃｏ，Ｐｄ，Ｐｔ，Ｔｉ，Ｗ，Ｍｏなど）、耐熱金属（例えば、Ｐｄ，Ｍｏ，Ｗなど）、又は、これらの組み合わせを含んでいてもよい。そのようなナノ粒子（又はナノ結晶）は、前述したように、従来と同様に不動態化されてもよく或いは不動態化されなくてもよい。金属インクは、２つ以上の金属前駆物質の混合物として、又は、１つ以上の金属前駆物質と1つ以上の半導体前駆物質との混合物として印刷されてもよく、また、２つ以上の金属インクがラミネート層として連続的に印刷されて乾燥されてもよい。そのような混合物及び／又はラミネートは、プリント金属ゲートを形成するために、そのような層の形成中又は形成後に更に加熱され或いは反応されてもよい。金属インクは、Ｐｂ，Ｐｔ，Ｎｉ，Ｃｏ，Ｍｏ，Ｗ，Ｔｉなどのケイ化物形成金属の化合物又はナノ粒子など、低抵抗接点の形成を容易にするようになっている１つ以上の添加物を更に含んでいてもよい。したがって、ゲート前駆インクは、（i）シリコン前駆物質（例えば、［ポリ］シラン及び／又は［シクロ］シラン、及び／又は、半導体ナノ粒子）、（ii）金属ナノ粒子及び／又は有機金属化合物、（iii）シラン及び金属ナノ粒子及び／又は有機金属化合物が溶解できる溶媒を含んでいてもよい。

[0034]金属含有インクは、従来の及び／又は周知の手順によって乾燥されてもよい。例えば、その上にプリント金属前駆インクを含む基板を、溶媒及び／又はバインダを除去するのに有効な時間にわたって且つ温度で加熱することにより、金属前駆インクが乾燥されてもよい。プリントインクから溶媒を除去するのに適した温度は、約８０℃〜約１５０℃の範囲、或いは、それらのうちの任意の範囲の温度（例えば、約１１０℃〜約１２０℃）であってもよい。そのような温度でプリントインクから溶媒を除去するのに適する時間は、約１秒〜約１０分の範囲、１０秒〜約５分の範囲、又は、それらのうちの任意の範囲の時間（例えば、約３０秒〜約５分、或いは、約１分〜３分など）であってもよい。そのような加熱は、従来のホットプレート上で或いは従来の加熱炉又はオーブン内で、随意的には（前述したように）不活性雰囲気中で行われてもよい。

[0035]インクからの乾燥された金属含有材料は、その電気的特性及び／又は物理的特性（例えば、導電率、形態、エレクトロマイグレーション及び／又はエッチング抵抗、応力及び／又は表面歪みなど）及び／又は下側に位置するゲート酸化物３０に対するその密着性を向上させるのに十分な時間にわたって且つ温度で更にアニールされてもよい。金属含有インクが全体的に（ブランケット）堆積され或いは印刷される場合には、一般にアニーリングが行われて金属膜が形成される。一実施形態では、その後の（レーザ）パターニングのために、アニールされた金属膜上にレジストが堆積される。また、金属前駆インクのレーザ直接書き込みによりパターニングされた金属及び／又は金属前駆物質が得られる場合には、一般に、特性（例えば、導電率、密着性など）が向上された金属層を形成するためにアニーリングが行われる。そのようなアニーリングは、既に溶融された金属ナノ粒子をアニールすること、又は、パターニングされた金属前駆物質層をパターニングされた金属へと変換することを含んでいてもよい。適した温度は、一般に、約１００℃〜約３００℃の範囲、又は、それらのうちの任意の範囲の温度（例えば、約１５０℃〜約２５０℃）である。アニーリングに適した時間は、約１分〜約２時間の範囲、好ましくは約１０分〜約1時間の範囲、又は、それらのうちの任意の範囲の時間（例えば、約１０〜約３０分）であってもよい。アニーリングは、従来の加熱炉又はオーブン内で、随意的には（前述したように）不活性雰囲気中又は還元性雰囲気中で行われてもよい。したがって、本方法は、レーザパターニングされた金属ゲートをその電気的特性、物理的特性及び／又は密着特性を向上させるために十分にアニールするステップを更に含んでいてもよい。

[0036]メッキは、１つの例では、金属のナノ粒子又は有機金属化合物を使用して金属（例えばＰｄ）のシード層を（レーザ）印刷した後に（レーザ）印刷された金属シード層上にバルク導体（例えば、Ｃｏ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，Ｐｄ，Ｐｔなど）を選択的に堆積させる（例えば、化学メッキ又は電気メッキにより）ことを含んでいてもよい。シード層においては、コバルト、ニッケル、プラチナ又はパラジウム（特にパラジウム）を含む金属ナノ粒子又は化合物が好ましい。

[0037]特定の実施形態において、レーザ書き込み又はレーザパターニングは、ブランケット堆積された金属含有層上にレジスト材料を堆積させるサブステップと、（i）所定の幅及び／又は（ii）レジストによって（レジスト中の吸収性色素によって）吸収される所定の波長又は波長帯域を有するレーザからの光ビームを用いてレジスト材料の一部を選択的に照射するサブステップと、選択的に照射されたレジストを現像液で現像して、形成される構造体（この場合、ゲート金属２０；なお、これらのステップはポジレジスト及びネガレジストの両方に適用される）に対応するパターンを残すサブステップと、所望の或いは所定のパターンに対応しないブランケット堆積された材料の部分を（一般的には、ドライエッチング又はウェットエッチングによって）除去するサブステップと、残ったレジスト材料を除去するサブステップとを含んでいてもよい。好ましくは、光は赤外線（ＩＲ）帯域の波長を有しており（スペクトルの紫外線（ＵＶ）帯域及び／又は可視帯域の波長又は波長帯域を含むこともできるが）、レジスト（又は色素）は、光のその波長又は帯域を吸収し及び／又はその波長又は帯域に対して感度が良く、また、光ビームは、レジストの所望の部分又は所定の部分で合焦され或いは方向付けられる。

[0038]レーザ書き込みの１つの他の手段においては、熱レジストが有利に使用されてゲート金属がパターニングされてもよい。レーザからの比較的狭いレーザビームを用いた（例えば、２−５μｍ幅、又は、そのような幅の構造体を形成するように構成されたマスクに多くの拡散光を通過させることによる）熱レジストの照射は、レジストを加熱するとともに、レジストがポジで作用するか或いはネガで作用するかどうかに応じてレジストの照射された（書き込まれた）部分又は照射されていない（書き込まれていない）部分を除去するために使用される従来の現像液中でのレジストの溶解特性を変化させる。そのようなレジストは、一般に、カナダのブリティッシュコロンビア州のバーナビーにあるＣｒｅｏ社から市販されている。好ましい熱レジストとしては、Ｇｒａｖｉｔｉ Ｔｈｅｒｍａｌ Ｒｅｓｉｓｔ （Ｃｒｅｏ）やＡｍｅｒｉｃａｎ Ｄｙｅ Ｓｏｕｒｃｅｓ Ｔｈｅｒｍｏｌａｋシリーズが挙げられる。レジストは、赤外（ＩＲ）光吸収色素を内部に有する従来の（フォト）レジスト材料を含んでいてもよい。好ましい（フォト）レジストとしてはＡＺ１５１８ （ＡＺ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ）及びＳＰＲ２２０ （Ｓｈｉｐｌｅｙ）が挙げられ、また、好ましい赤外（ＩＲ）光吸収色素としては、Ａｍｅｒｉｃａｎ Ｄｙｅ Ｓｏｕｒｃｅ ８１５ＥＩ， ８３０ＡＴ， ８３０ＷＳ， ８３２ＷＳ、Ａｖｅｃｉａ Ｐｒｏｊｅｔ ８３０ＮＰ， ８３０ＬＤＩ、Ｅｐｏｌｉｎ Ｅｐｏｌｉｇｈｔ ４１４８， ２１８４， ４１２１， ４１１３， ３０６３， ４１４９、ＨＷ Ｓａｎｄｓ ＳＤＡ５３０３， ＳＤＡ４５５４が挙げられる。現像後、（所定の）ゲートパターンの外側の金属（又は金属前駆物質）材料がウェットエッチング又はドライエッチングによって除去されてもよい。ウェットエッチングは、ドライエッチングを使用して見込まれるよりもかなり狭いゲート及び／又はトランジスタチャンネル幅を与えるようにレジストを有利にアンダーカットしてもよい。

[0039]様々な実施形態において、ゲートは、ドープポリシリコン、金属ケイ化物又は耐熱金属を含む。ポリシリコンの場合、シリコン前駆インクは、（シクロ）シラン及び／又はシリコンナノ結晶（それぞれは、例えばインクの１〜５０重量％の量で存在していてもよい）、及び、シラン及び／又はシリコンナノ結晶が溶解できる溶媒を含んでいてもよい。シリコンナノ結晶は、光に基づく処理を可能にするために不動態化され及び／又は官能基化されてもよい（例えば、レーザ書き込み；２００３年７月８日、２００３年１２月３１日、２００４年２月２７日、２００４年３月１８日、２００５年８月１１日にそれぞれ出願された米国特許出願第１０／６１６，１４７号、第１０／７４９，８７６号、第１０／７８９，３１７号、第１１／０８４，４４８号、第１１／２０３，５６３号［代理人整理番号 ＫＯＶ−００４号、ＫＯＶ−０１２号、ＩＤＲ００２０号、ＩＤＲ０２１１号、及び／又は、ＩＤＲ０２１３号］参照）。好ましくは、シランインク化合物（随意的に、Ｇｅ原子を含んでいる）は、随意的に、２００４年９月２４日、２００４年９月２４日、２００４年１０月１日、２００５年１０月１１日にそれぞれ出願された米国特許出願第１０／９４９，０１３号、第１０／９５０，３７３号、第１０／９５６，７１４号、第１１／２４９，１６７号［代理人整理番号 ＩＤＲ０３０１号、ＩＤＲ０３０２号、ＩＤＲ０３０３号、及び／又は、ＩＤＲ０４２３号］に開示されるようにドープされてもよい。印刷後、印刷されたシランインクが硬化されて、（随意的にドープされた）アモルファスシリコン膜が形成される。そのような膜を従来の方法（例えば、レーザ、加熱炉又は金属誘起結晶化）を使用して更に結晶化させることにより、（随意的にドープされた）多結晶シリコンを形成することができる。ドープされていないポリ−Ｓｉゲートパターンの場合、ドーピングは、注入により、或いは、より好ましくはプリント導電ゲート５０を形成するために印刷されたドープ酸化物（本明細書本文参照）からドープすることにより達成されてもよい。そのようなシリコンインク及び当該シリコンインクを形成して使用するプロセスは半導体アイランド３０の形成にも適用できる（逆もまた同様）。

[0040]金属ケイ化物ゲート５０の場合、前駆インクは、シリコン及びケイ化物形成金属（例えば、Ｎｉ，Ｃｏ，Ｐｄ，Ｐｔ，Ｔｉ，Ｗ，Ｍｏなど）のナノ粒子、及び／又は、分子化合物、オリゴマー化合物及び／又はポリマー化合物を含んでいてもよい。ケイ化物前駆インク中の金属／シリコン比率は１０／１〜１／１０の範囲であってもよい。インクは、前述したようなシリコン水素化物（例えば［ポリ］シラン）化合物及びケイ化物形成金属のナノ粒子及び／又は有機金属化合物（例えば、Ｎｉ（ＰＰＨ_３）_４，Ｎｉ（ＣＯＤ）_２，Ｎｉ（ＰＦ_３）_４など）を含んでいることが好ましい。ケイ化物前駆インクを印刷した後、印刷された膜は、意図されたケイ化物相の形成を容易にする状態（雰囲気、温度及び時間）下で硬化されてアニールされる。

[0041]耐熱（金属）ゲートの場合、前駆インクは、耐熱金属（例えば、Ｐｄ，Ｍｏ，Ｗなど）のナノ粒子及び／又は分子化合物又はオリゴマー化合物を含んでいてもよい。分子化合物又はオリゴマー化合物における例としては、そのような金属のカルボン酸塩、アセチルアセトン、アリル、ホスフィン、カルボニル、及び／又は、他の化合物が挙げられる。耐熱金属前駆インクを印刷した後、印刷された膜は、意図された耐熱金属相の形成を容易にする状態（雰囲気、温度及び時間）下で硬化されてアニールされる。

[0042]様々な実施形態において、ゲート５０は、少なくとも０．１ミクロン、０．５ミクロン、１ミクロン、又は、２ミクロンの長さを有している。１つの実施において、最小ゲート長は約５ミクロンである。ゲート５０は、約１μｍ〜約１０００μｍの幅又はそれらのうちの任意の範囲の値（例えば、約２μｍ〜約２００μｍ、又は、約５μｍ〜約１００μｍなど）の幅と、約５０μｍ〜約１００００μｍの厚さ又はそれらのうちの任意の範囲の値（例えば、約１００μｍ〜約５０００μｍ、又は、約２００μｍ〜約２０００μｍなど）の厚さとを有していてもよい。

[0043]一実施形態では、第１及び第２の誘電体層（図５参照）を印刷する前であるがゲート５０，５５を形成した後、ゲート誘電体層４０の露光部が除去されて、エッチングゲート誘電体層４２，４４が形成される。ゲート誘電体層４０の露光部がウェットエッチングにより除去される場合、エッチングゲート誘電体膜４２，４４は、一般に、（一般的には、ゲート誘電体層４０の厚さの約２倍だけ）ゲート金属層の対応する寸法よりも僅かに小さい幅及び長さを有するが、ゲート誘電体膜４０がドライエッチングされる場合、エッチングゲート誘電体膜４２，４４は対応するゲート５０，５５と略同じ幅及び長さを有する。或いは、印刷されたゲート誘電体層は本質的に任意の幅及び長さを有することができ、また、（例えば、対応するゲート５０，５５の長さの２倍を越える大きさだけ、或いは、おそらく、ゲート５０の側壁から半導体アイランド３０の対応する側壁までの距離の約半分だけ）ゲート誘電体が対応するゲート５０，５５よりも僅かに大きい幅を有する場合には、下側に位置する半導体アイランドをドープするためのその後のアニーリングにより、一種の低濃度ドープソース−ドレイン拡張（「ＬＤＤ」）効果が得られてもよい。

[0044]図５を参照すると、一実施形態において、第１のドープ誘電体層６０及び第２のドープ誘電体層６５は、それぞれの第１のゲート５０上及び第２のゲート５５上、並びに、基板表面層２０及び半導体アイランド３０の露光部分上に印刷されてもよい。一般に、第１のドープ誘電体層６０中のドーパント及び第２のドープ誘電体層６５中のドーパントは異なるタイプのものである（例えば、一方はＮ型であり、他方はＰ型である）。したがって、本方法において、（例えば第１の誘電体層中の）第１のドーパントはリンを含んでいてもよく、（例えば第２の誘電体層中の）第２のドーパントはホウ素を含んでいてもよい。その後、アニーリングによってドーパントを下側に位置する半導体アイランド３０中へと拡散して、第１のチャンネル３１、当該第１のチャンネルに隣接する第１のソース／ドレイン端子３２−３３、第２のチャンネル３５、当該第２のチャンネルに隣接する第２のソース／ドレイン端子３６、３７を形成してもよい。図５には示されていないが、第１及び第２のドープ誘電体層６０，６５のそれぞれは、（例えば、互いに隣り合う同じドーパント型のＴＦＴを形成するために）複数の隣接する半導体アイランド３０を独立に覆ってもよく、及び／又は、第１及び第２のドープ誘電体層６０，６５が重なり合ってもよい。

[0045]他の実施形態（図示せず）では、ゲート誘電体層４０（図４参照）が半導体アイランド３０の表面全体にわたって残存しており、また、第１及び第２のドープ誘電体膜６０−６５がゲート誘電体層４０の露出部及びゲート上にある。その後、ドーパントがゲート誘電体層４０を通じて下側の半導体アイランド３０中へ拡散されることにより、第１のチャンネル３１、第１のソース／ドレイン端子３２、３３、第２のチャンネル３５、第２のソース／ドレイン端子３６、３７が形成されてもよい。この実施形態では、ゲート誘電体層４０により、低濃度及び／又は密度のドーパントがゲート５０，５５のエッジの下側で（ある場合には、更に浅い深さまで）拡散し、それにより、低濃度ドープソース／ドレイン拡張に類似する効果が得られてもよい（例えば、ＬＬＤの効果；「Ｇｒａｄｅｄ Ｇａｔｅ Ｆｉｅｌｄ」と題され且つ２００７年５月２３日に出願された米国特許出願第１１／８０５，６２０号［代理人整理番号 ＩＤＲ０７１２号］及び２００７年５月２３日に出願された米国仮特許出願第６０／８０２，９６８号［代理人整理番号 ＩＤＲ０７１１号］参照）。

[0046]一実施形態では、図６に示されるように、第１の誘電体層６０及び第２の誘電体層６５を印刷した後、当該層中にコンタクトホール７０，７２，７４が形成され、それにより、（i）ゲート５０（このゲートは図示のように半導体アイランド３０の上側にあるが、好ましい実施形態では、ゲート５０へのコンタクトホールは、半導体アイランド３０の上側にはなく、したがって、図面に示されていない）の上面の少なくとも一部、及び、（ii）ゲート５０，５５の両側にある半導体チャンネル３１，３５に隣接するソース／ドレイン端子３２−３３，３６−３７のそれぞれの一部が露出される。特に、ドープ誘電体６０−６５を印刷するパターンがコンタクトホールを含んでいない場合、コンタクトホール７０−７４の形成は、第１の誘電体層６０及び第２の誘電体層６５の一部を除去することを含んでいてもよい（例えば、２００７年６月１２日に出願された米国特許出願第１１／８１８，０７８号［代理人整理番号 ＩＤＲ０８１３号］に記載されるように）。図示の実施では、半導体アイランド３０（例えば、図４参照）間の空間の少なくとも一部における第１及び第２のドープ誘電体層６０，６５の幅全体が除去される。（図示しない）他の実施においては、第１及び第２のドープ誘電体層６０，６５の少なくとも一部が半導体アイランド３０間の空間内に残存し、それにより、ソース／ドレイン端子３３，３６のドーピング及び／又はその後に形成される隣り合うソース／ドレイン端子３３，３６に対する相互接続部の電気的な絶縁が少なくとも部分的に簡略化される。

[0047]或いは、第１の誘電体層６０及び第２の誘電体層６５の印刷は、これらの誘電体層中にコンタクトホール７０−７４を形成して、ゲート５０，５５の両側にある半導体チャンネル３１，３５に隣接するソース／ドレイン端子３２−３３，３６−３７の一部及びゲート５０，５５の上面を露出させることを更に含んでいてもよい。すなわち、ドープ誘電体６０−６５が印刷されるパターンはそのような場所でのコンタクトホールを含む。したがって、この代替的な実施形態において、ドープ誘電体６０−６５は、半導体アイランド３０上にわたってゲート５０，５５を覆うがソース／ドレイン端子３２、３３、３６，３７及びゲート５０，５５の少なくとも一部を露出させるパターンで印刷される。図５に示される実施形態において、ドープ誘電体６０−６５は、ゲート５０，５５及び半導体アイランド３０の全体を覆うパターンで印刷される。いずれの場合にも、第１及び第２の誘電体層６０−６５は、コンタクトホール７０−７４を広げるように十分に更にエッチングされてもよい。更なる他の実施形態では、印刷されたドープ誘電体６０−６５が層の残りの部分から接触領域で十分な厚さ変化を有しており、それにより、時限エッチングは、残りの領域における誘電体領域を部分的にのみ除去しつつ、ゲート５０，５５上及びソース／ドレイン領域３２−３３，３６−３７上にわたってコンタクトホールを開放することができる。

[0048]第１及び第２の誘電体層６０−６５の誘電的に有効な厚さはエッチング後に残ることが好ましい。したがって、本デバイスの好ましい実施形態は、第１及び第２の誘電体膜６０−６５のサブセットの少なくとも１つに、下側に位置するゲート５０，５５の上面の少なくとも一部並びにソース／ドレイン端子３２−３３及び３６−３７に対応する各ゲート５０又は５５の両側の各半導体アイランド３０−３５の一部を露出させるコンタクトホール７０−７４を備えている。

[0049]図６を参照すると、ｎドープ領域及びｐドープ領域に対応する半導体アイランド３０上にわたってドープ誘電体６０，６５を印刷した後（好ましくはコンタクトホール７０，７２，７４を開放する前）、一般に７５０〜１１００℃の範囲の温度で（しかし、好ましくは、１つの実施では、?８００℃の温度で）、炉アニーリング又は急速熱活性化を使用してドーパント打ち込み及び活性化が行われる（一般にアニーリングによって）。そのような実施において、ゲート材料は、この温度に耐えることができるように選択される。好ましい実施形態では、誘電体層６０−６５からシリコンアイランド３０へのドーパントの打ち込み／活性化中にポリシリコンゲート５０を自動的にドープすることができ、それにより、ｎ＋ ｐｏｌｙ−ｔｏ−ｎＭＯＳデバイス及びｐ＋ ｐｏｌｙ−ｔｏ−ｐＭＯＳデバイスが得られる。或いは、ドーパントは、ドーパントを誘電体から半導体へと拡散させ及び／又はドーパントを半導体中で１回活性化させるのに十分な光パワー及び／又は光の波長を使用して、ＵＶランプフラッシュアニーリング又はレーザ照射により半導体アイランド３０（例えばシリコン）中へ打ち込まれてもよい。

[0050]したがって、本デバイスの様々な実施形態において、ソース・ドレイン端子は、（i）ＩＶＡ族元素、ＧａＡｓなどのIII-V化合物半導体、又は、ＺｎＯ又はＺｎＳなどのII-VI（又はカルコゲニド化合物）半導体と、（ii）ドーパント元素とを備えていてもよい。好ましくは、半導体は、ＩＶ族元素（例えば、Ｓｉ及び／又はＧｅ）と、Ｂ，Ｐ，Ａｓ，Ｓｂから成るグループから選択されるドーパントとを備えている。

[0051]好ましい実施形態では、インクジェットを使用してＮドーパント及びＰドーパント（ドープ誘電体層６０，６５の形態を成す）が印刷される。Ｎドーパント及びＰドーパントは、同じプリンタに装着されたインクジェットヘッド（それぞれのタイプのドーパントのための１つ以上のインクジェットヘッド）の２つの組（Ｎドーパント、Ｐドーパントにそれぞれ取り付けられる組）から回路の異なる領域へと同時にインクジェットされることが最も好ましい。或いは、Ｎドーパント及びＰドーパントは、２つの交互の或いは別個の手順及び／又は機械で印刷されてもよい。この後者の実施形態においては、インクジェット以外の他の印刷技術又は堆積技術、例えばフレキソ印刷、オフセット印刷、グラビア印刷、スクリーン印刷及びステンシル印刷、スリット及び／又は押出コーティングなどが利用されてもよい。相補的なドーパント材料の同時印刷又は連続印刷（随意的には、ゲートレイアウトのための配列型構造と組み合わせて）により、インクジェット又は他の印刷工程に関連付けられた分解能・液滴配置精度問題を克服することができ、それにより、比較的高価なマスキング層の代わりに印刷を用いることができるとともに、フォトリソグラフィに関連する他の処理ステップが排除される。

[0052]誘電体ドーパントは、酸化雰囲気中で印刷後に硬化されてもよいドープシリコンインク（米国特許出願第１０／９４９，０１３号、第１０／９５０，３７３号、第１０／９５６，７１４号、第１１／２４９，１６７号に開示されるように）、又は、基板、アイランド、ゲート上に対して直接にインクジェットされるドープガラスインク（２００７年４月２４日に出願された米国仮出願第６０／９２６，１２５号［代理人整理番号 ＩＤＲ１３２１号］に開示されるように）を含むことができる。或いは、ドープ誘電体インクは、従来のスピンオンドーパント（後述する非揮発性のドーパントのリストも参照）及び酸化シラン（例えば、シクロＳｉ_５Ｏ_５Ｈ_１０又はシクロ［ＳｉＨ（ＯＨ）］_５）を含んでいてもよい。

[0053]ドープ誘電体６０−６５が印刷される１つ以上の材料の表面は、湿潤性を向上させて密着性や流量等を最適化するように改質されてもよく、また、ドープ誘電体インク形成体は、ゲート上にわたって共形性を向上させるように最適化されてもよい。ドープガラスのための前駆物質の例としては、従来のスピンオンドーパント（ＳＯＤ）形成体及び粘性が高い特注バージョン（例えば、従来の形成体における溶媒を粘性が更に高い類似の或いは適合する溶媒と置き換えることによる或いは希釈することによる「特注のもの」）、堆積後に低温（例えば?４００℃）で酸化できるドープ分子シリコンインク形成体（例えば、シクロＳｉ_５Ｈ_９ＰＲ_２（Ｒは、低［Ｃ_１−Ｃ_４］アルキル基、フェニル基、又は、Ｃ_１−Ｃ_４アルキル置換フェニル、又は、形成体におけるドーパント前駆物質［例えば、ｔｅｒｔ-ブチルホスフィン］）など、１つ以上のドーパント置換基を含んでいてもよい環状、直線状又は分岐したシランオリゴマー又はポリマー）、酸化ドープ分子シリコンインク形成体（例えば、形成体中にドーパント前駆物質（例えば、モノ−、ジ−、又は、トリ−ｔｅｒｔ-ブチルホスフィン又はその酸化類似物）を有し或いはその上にドーパント置換基を有する環状、直線状又は分岐したシランオリゴマー又はポリマー（例えばシクロＳｉ_５Ｏ_５Ｈ_１０）の酸化されたバージョン）、リン化合物又はホウ素化合物（例えば、ジ−ｎ−ブチルリン酸塩などの有機リン酸エステル又はトリ−ｔ−ブチルホウ酸塩などの有機ホウ酸塩）を含むガラス成形形成体（例えば、いわゆるゾル−ゲル形成体）が挙げられる。

[0054]或いは、ドーパントを含む誘電体は、打ち込み／アニーリング後に除去することができる（例えば、エッチングにより）。そのような実施形態における適した誘電体は、前述した誘電体、及び、印刷後に本質的に（例えば、固体前駆物質を含む溶液を印刷することにより）或いは液相前駆物質の変換（例えば、酸化、加水分解、熱分解、照射など）によって半導体及び／又はゲートの表面上に薄い非揮発性の膜（例えば酸化物）を形成する誘電体を含む。そのような実施形態で想定し得る誘電体としては、リン及び酸素（シリコン、炭素、水素及び／又は窒素を更に含んでいてもよい）、ホウ素（シリコン、炭素、水素、酸素及び／又は窒素を更に含んでいてもよい）、ヒ素及び／又はアンチモン（いずれも、シリコン、炭素、水素及び／又は酸素を更に含んでいてもよい）などを含む化合物及び／又はポリマーが挙げられる。典型的なリン含有誘電体としては、以下が挙げられる。
・無機オキソリン化合物及び酸（例えば、Ｐ_２Ｏ_３，Ｐ_２Ｏ_５，ＰＯＣｌ_３など）；
・リンケイ酸塩；
・単量体、二量体及び／又はオリゴマーリン酸塩（例えば、メタポリリン酸塩及び／又はポリリン酸塩）；
・ホスホン酸塩、ホスフィン酸塩及びホスフィン；
・有機オキソリン化合物及び酸（例えば、アルキル（アリール）リン酸塩、ホスホン酸塩、ホスフィン酸塩及びそれらの縮合生成物）；
・アルキル−及び／又はアリールホスホン酸及び／又はホスフィン酸

[0055]典型的なホウ素含有誘電体としては、以下が挙げられる。
・無機ホウ素化合物及び酸（例えば、ホウ酸、Ｂ_２Ｏ_３）；
・ホウケイ酸塩、ボラゾール及びそのポリマー；
・ホウ素ハロゲン化物（例えば、ＢＢｒ_３）；
・ボラン（例えば、Ｂ_１０Ｈ_１０）及びシラ−及び／又はアザボラン；
・有機ホウ素化合物及び酸（例えば、アルキル／アリールホウ酸、ホウ酸塩、ボロキシン、ボラゾール、ボラン付加錯体など）

[0056]典型的なヒ素及び／又はアンチモン含有誘電体としては、以下が挙げられる。
・上記化合物のオキソ−及び／又はアザ類似物、例えばＡｓ_２Ｏ_３やＳｂ_２Ｏ_３；
・シクロ−Ａｓ_５（ＳｉＨ_３）_５などのアルシノシラン

[0057]ドープガラスパターン及びゲート誘電体のエッチングは、ＨＦ系ウェットエッチャント（例えば、緩衝酸化物エッチング［ＢＯＥ］、自然酸化物エッチング［ＮＯＥ］、ａｑ．ピリジン：ＨＦなど）、ＨＦ系又はＨＦ生成蒸気又はガス、プラズマエッチングなどを含むがこれらに限定されない１つ以上の適当なエッチャントに晒すことにより達成される。半導体層３０及びゲート金属５０を殆ど除去することなく（所望量及び／又は所定量の）ドープガラスをほぼ完全に除去できるように、エッチャントは、ゲート誘電体４０及びドープガラス層６０及び／又は６５のエッチング速度が半導体層３０（例えばシリコン）及びゲート金属層５０のエッチング速度よりも十分に大きくなるように選択されてもよい。

[0058]エッチング及び随意の洗浄ステップの後、図７に示されるように、露出されたソース／ドレイン部分３２−３３，３６−３７のそれぞれ及び各ゲート５０，５５の上面（図示せず）と接触した状態で金属層（例えば、金属線８０−８６を備える）が形成される。好ましくは、金属層８０−８６は、ソース／ドレイン端子３２−３３，３６−３７の露出面上、ゲート５０，５５の露出面（図示せず）上、適用できる場合には第１の誘電体層６０及び（随意的に）第２の誘電体層６５上に金属インクを印刷することを含んでいる。金属層は、露出されたゲートの上面及び半導体アイランドの露出部分と接触していることが好ましい。金属層８０−８６は、アルミニウム、銀、金、銅、パラジウム又はプラチナを含んでいることが好ましい。また、金属層８０−８６は、印刷された金属／導電シード層上に電気メッキ又は無電解メッキにより形成されてもよい（例えば、２００７年７月１７日に出願され且つ“Ｐｒｉｎｔｉｎｇ ｏｆ Ｃｏｎｔａｃｔ ａｎｄ Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｍｅｔａｌ”と題された米国仮出願第６０／９５９，９７７号［代理人整理番号 ＩＤＲ１０５１］参照）。

[0059]好ましい実施形態においては、図７に示されるように、露出されたソース／ドレイン接点上に相互接続金属８０−８６が印刷される。また、この相互接続金属は、ゲート金属（図示せず）と接触してダイオード接続トランジスタを形成してもよい。印刷された相互接続金属は、同じ層内でトランジスタを接続するため及び／又は低抵抗（又は浅い）接点領域をビア構造に設けるために使用される。相互接続金属の抵抗は１０Ｏｈｍ／ｓｑｕａｒｅよりも低いことが好ましい。したがって、回路は、開放したビアホール７０−７４内でそれぞれの接点領域を接続する相互接続金属を印刷することによって完成されてもよい。ゲート５０に関して前述した同じ技術及び材料は、金属相互接続部を印刷するために利用できる（２００４年７月６日、２００５年４月１１日及び２００５年１０月３日のそれぞれに出願された米国特許出願第１０／８８５，２８３号、第１１／１０４，３７５号、第１１／２４３，４６０号［代理人整理番号 ＩＤＲ０１２１号、ＩＤＲ０３１２号及びＩＤＲ０２７２号］）が、シリコン層の印刷に関する実施形態は、一般に、その後の金属ケイ化物の形成のためのシード層の形成に適用できる。

[0060]相互接続金属の印刷及び／又は形成は、適切な相互接続金属前駆物質（例えば、前述したように、金属ナノ粒子又は有機金属化合物、ケイ化物前駆インクなど）を印刷して、それを相互接続金属へ変換することを含んでいてもよい。或いは、前述したようにシード層のための前駆物質が接点領域上に印刷されてもよく、また、相互接続金属（例えば、Ａｇ，Ａｕ，Ｃｕ，Ｐｄ，Ｐｔなど）をシード層上に電気メッキ又は化学メッキすることができる。或いは、相互接続金属のパターニングは、相互接続金属前駆物質をコーティング又は印刷するとともに、上記前駆物質が露出領域でその溶解特性を変えるように上記前駆物質をレーザ放射線に対して局所的に晒すことを含んでいてもよい。望ましくない領域を洗い流すと、相互接続金属前駆物質が残留し、それにより、一般的には更なる硬化ステップ又はアニーリングステップの後に相互接続金属が形成される。この実施形態は、印刷染色法を用いて直接に達成できないかもしれない比較的高い分解能の金属相互接続部のパターニングにおいて利点を与え得る。

[0061]良好な接触を確保するために、構造体が更にアニールされ、それにより、シリコンの界面に或いは相互接続金属とシリコンとの間の接点領域の膜厚全体にわたってケイ化物が形成されてもよい。適したケイ化物形成金属としては、Ａｌ，Ｎｉ，Ｐｄ，Ｐｔ，Ｍｏ，Ｗ，Ｔｉ，Ｃｏなどが挙げられるがこれらに限定されない。相互接続金属がそのようなケイ化物形成金属から選択されてもよい。或いは、相互接続金属前駆インクは、ケイ化物を形成する添加物を含んでいてもよい。例えば、Ｎｉ有機金属化合物がドープされた銀インクは、銀相互接続部とドープシリコンソース／ドレイン接点との間の接触抵抗を下げることが分かってきた。分析により、そのようなインク中のＮｉがシリコン界面に対して分離し、それにより、おそらくケイ化物が形成されることも明らかになった。

[0062]ソース／ドレイン端子又はゲート端子のうちの１つと通じる導体が、導体のうちの他の１つに結合され或いは当該他の１つと連続していてもよい。例えば、ダイオード構成トランジスタにおいては、１つの導体が１つのソース／ドレイン端子及びゲートと電気的に通じていてもよい。キャパシタ構成トランジスタにおいては、１つの導体が両方のソース／ドレイン端子と電気的に通じていてもよい。或いは、ソース／ドレイン端子上にわたって薄い誘電体層が形成されてもよく、また、下側のソース／ドレイン端子に容量結合された１つの導体がその上に形成されてもよい。

[0063]相互接続金属を印刷した後、ドープ誘電体が除去される場合には、任意の露出された活性領域（例えば、ゲート及びソース／ドレイン領域）を覆うが適切な領域にビアホールを残すように層間誘電体（図示せず）が印刷されてもよい。層間誘電体前駆物質は、ガラス成形形成体（例えば、［有機］−ケイ酸塩又は−シロキサンなどのスピンオンガラス形成体）、有機誘電体（例えば、ポリイミド、ＢＣＢなど）、酸化シリコン前駆物質（例えば、Ｓｉ_５Ｏ_５Ｈ_１０などの酸化シラン）、又は、分子系及び／又はナノ粒子系シリコン形成体（印刷後に酸化させられる）を備えていてもよい。

[0064]１つの態様において、本発明は、２つの異なる誘電体ドーパント（例えば、相補的なドーパント型を内部に有する液相スピンオンドーパント）の同時インクジェットを使用する。また、本発明は、比較的緩やかなデザインルールを可能にするために、また、現在のインクジェット能力（例えば、約５０μｍの十分なアライメントマージンを伴う最小分解能）を用いて、図８に示されるような「ゲートアレー」型構造（後述する）を有利に使用してもよい。ここで説明した技術は、ＲＦＩＤタグ（例えば、相補的なドーパント含有誘電体が印刷される場合）及びディスプレイ装置（例えば、１種のドープ誘電体のみを用いてディスプレイの部品が印刷される場合があるフラットパネルディスプレイ及び／又はプラズマディスプレイの場合）を含む様々な製品を製造するのに役立つ。

[0065]以下の表によって示されるように、本方法は、以下の有利な改善点を有する。すなわち、最も目立ったものとしては、最低でも、６つまでの処理ステップを、関連する洗浄及び／又は前処理ステップとともに減らすことができる。

従来技術 本発明
１．Ｎ＋マスキング インクジェットＮ＋，Ｐ＋ドーパント
２．Ｎ＋注入 −−
３．アッシュ／ストリッピング −−
４．Ｐ＋マスキング −−
５．Ｐ＋注入 −−
６．アッシュ／ストリッピング −−
７．活性化 炉活性化
８．ＩＬＤ堆積 −−

[0066]本発明にしたがって薄膜トランジスタを形成するための典型的な工程の流れは、以下のステップを含む。
・低濃度にドープされた或いはドープされないシランを堆積させて、アモルファスＳｉ薄膜アイランドを形成する。
・（随意）アモルファスＳｉの脱水素化を行う。
・低濃度にドープされた或いはドープされないアモルファスＳｉを結晶化する（例えば、エキシマレーザ処理又は炉内処理により）
・ゲート酸化物を堆積させ、成長させ、形成する。
・ゲート金属を堆積させる。
・（随意）ゲート酸化物の露出領域をエッチングする。
・ドープガラスを堆積させることによりソース・ドレイン領域を印刷し或いはパターニングする。
・ドーパントを活性化させ及び／又はソース・ドレイン領域中へ拡散させる（例えば、熱処理により）。
・コンタクトホールを開ける。
・金属間接続部を印刷する。
・従来のアニーリング。
・水素化（随意）
・検査（随意）

[0067]一般に、半導体層３０上に印刷されたドープ誘電体膜６０−６５を所定位置に層間誘電体（ＩＬＤ）として残してもよい（一般的には残す）。上記比較によって示されるように、本発明は、複数の工具及び複数の処理ステップを排除でき、欠陥及びサイクル時間（例えば、処理のために使用されるエンジニア時間及び／又は技術者時間）を減少させることができるとともに、在庫を排除し或いは減らすことができる。本発明は、本質的に、８個の作業を２個まで減縮する。

[0068]一実施形態では、半導体アイランド又は層が基板上に印刷される。この場合、第１の誘電体層が半導体アイランド又は層の第１のサブセット上に少なくとも部分的に印刷されるとともに、第２の誘電体層が半導体アイランド又は層の第２のサブセット上に少なくとも部分的に印刷される。方法は、一般的に、半導体アイランド又は層の第１のサブセット中へ第１のドーパントを拡散させ且つ半導体アイランド又は層の第２のサブセット中へ第２のドーパントを拡散させるように十分に誘電体層及び半導体アイランド又は層をアニールすることを更に含む。また、方法は、特に第１の誘電体層及び第２の誘電体層の一部を除去することによってコンタクトホール７０が形成されるときにコンタクトホール７０内にシリコン含有及び／又は金属含有インクを印刷することを更に含む。好ましい実施形態では、基板上に対する半導体アイランドの印刷がトランジスタゲートを形成する前に行われる。一実施形態では、第１のドーパントがＮ型ドーパントを備え、好ましくは第１のドーパントがリンを備えている。結果として、一般に第２のドーパントがホウ素を備える。

[0069]本発明はインクジェット印刷の長所をうまく利用する。一実施形態では、Ｎ＋−Ｐ＋空間（すなわち、半導体アイランド３０間の複数の最小空間；図８参照）だけオフセットされたインクジェットヘッドの２つの組（それぞれの組には１つ以上のヘッドがある）が同時処理のために使用され、それにより、アライメント問題が最小化されるとともに、作業デバイスを製造するための工具の数が減少される。したがって、様々な実施形態において、半導体インクは、半導体アイランドの配列（例えば、行及び列がｘ×ｙの配列（ｘ及びｙは少なくとも２，３，４，８又はそれ以上の独立の整数））を形成するパターンで印刷されてもよく、また、第１及び第２の誘電体層は、隣り合う半導体アイランドの第１及び第２のグループ（例えば、ブロック、行及び／又は列）上又はそれよりも上側に印刷されてもよい（図８参照）。図８に示されるように、「同居」Ｎ−Ｎ及びＰ−Ｐドープ誘電体ストリップ１６０−１６５は比較的幅広いインクジェット印刷区画を可能にする。ドープ誘電体ストリップ１６０−１６５の印刷は、複雑な形状及び湿潤性の問題を最小にする。Ｎ＋−Ｐ＋空間１６８内の異なるドープ誘電体が互いに重なり合うことが有益であるが、一般的にそれは必要ではない。ドープ誘電体１６０−１６５が重なり合う場合には、Ｎ＋−Ｐ＋空間１６８内で金属経路指定を行うことができる。したがって、１５μｍまでの幅を有するＮ＋−Ｐ＋空間１６８は、複数の商業用途においてデバイス性能に著しい悪影響を与えない。

[0070]図８に示されるように、シリコンアイランド１３１ａ−ｂ及び１３５ａ−ｂはその上に或いはそれよりも上側にゲート（例えば１５０及び１５５）を有している。ゲート１５０及び／又は１５５のうちの１つ以上は、上側に位置する信号線１８８及び／又は１８９に対して電気的に結合されてもよい。ゲートと信号線との間（例えば、ゲート１５０と信号線１８９との間、又は、ゲート１５５と信号線１８８との間）にコンタクトホール（図示せず）が存在し或いは形成される場合、コンタクトホールは一般に対応するシリコンアイランド（例えば１３５ａ）上にわたって形成されない。一実施形態では、ドープ誘電体ストリップ１６０がＮ型ドーパントを含み、ドープ誘電体ストリップ１６５がＰ型ドーパントを含むとともに、信号線１８８が第１の供給電力（例えば、Ｖｄｄ又はＶｃｃ）を伝え、信号線１８９が第２の供給電力（例えば、グランド又はＶｓｓ）を伝える。

[0071]本方法の１つの態様は、ドーパントを半導体アイランド又は層のサブセット中へ拡散させるように十分に誘電体層及び半導体アイランド又は層をアニールすることを含む。好ましいデバイスは、第１及び第２の複数の半導体アイランドと第１及び第２の誘電体膜とを備えており、第１のドーパントがｎ型ドーパントを構成し、第２のドーパントがｐ型ドーパントを構成する。好ましくは、第１のドーパントがリンを含み、第２のドーパントがホウ素を含む。

結論／要約
[0072]本発明は、信頼できる商業的に許容できる電気的特性（例えば、ＯＮ／ＯＦＦ速度及び比率、キャリア移動度Ｖｔなど）を有するドープ誘電体膜を使用するＭＯＳ又は薄膜集積回路の製造におけるソース／ドレイン（Ｓ／Ｄ）層への印刷アプローチのための低コストな方法を有利に提供する。印刷された及び／又は放射線形成された半導体構造（及び、随意的には、印刷された及び／又は放射線形成された導体構造）は、より従来的なアプローチで形成される構造に類似する結果を、従来のプロセス技術よりもかなり低コストで且つかなり高い生産性（数週間〜数ヶ月ではなく、数時間〜数日程度で）で与えることができるとともに、作業装置を製造するために使用される処理工具の数を減らすことができる。

[0073]本発明の特定の実施形態の以上の説明は、例示目的及び説明目的のために与えられたものである。これらは、包括的となるように意図されたものではなく、或いは、開示された正にその形態に本発明を限定しようとするものではなく、上記教示内容に照らして多くの改良や変形が可能であることは言うまでもない。本発明の原理及びその実用的な用途を最もうまく説明し、それにより、他の当業者が考慮される特定の用途に適するように本発明及び様々な改良を伴う様々な実施形態を最もうまく利用できるようにするために、実施形態が選択されて記載されている。本発明の範囲は、添付の請求項及びそれらの等価物によって規定されるものである。

ゲート誘電体で覆われたシリコンアイランド上に印刷ゲートを有するとともに別個のＭＯＳデバイス上に或いはそれよりも上側に第１及び第２の印刷ドープ誘電体を有する本発明のＣＭＯＳデバイスの典型的な実施形態の断面図を典型的なプロセス流れの１つの段階で示している。 ゲート誘電体で覆われたシリコンアイランド上に印刷ゲートを有するとともに別個のＭＯＳデバイス上に或いはそれよりも上側に第１及び第２の印刷ドープ誘電体を有する本発明のＣＭＯＳデバイスの典型的な実施形態の断面図を典型的なプロセス流れの１つの段階で示している。 ゲート誘電体で覆われたシリコンアイランド上に印刷ゲートを有するとともに別個のＭＯＳデバイス上に或いはそれよりも上側に第１及び第２の印刷ドープ誘電体を有する本発明のＣＭＯＳデバイスの典型的な実施形態の断面図を典型的なプロセス流れの１つの段階で示している。 ゲート誘電体で覆われたシリコンアイランド上に印刷ゲートを有するとともに別個のＭＯＳデバイス上に或いはそれよりも上側に第１及び第２の印刷ドープ誘電体を有する本発明のＣＭＯＳデバイスの典型的な実施形態の断面図を典型的なプロセス流れの１つの段階で示している。 ゲート誘電体で覆われたシリコンアイランド上に印刷ゲートを有するとともに別個のＭＯＳデバイス上に或いはそれよりも上側に第１及び第２の印刷ドープ誘電体を有する本発明のＣＭＯＳデバイスの典型的な実施形態の断面図を典型的なプロセス流れの１つの段階で示している。 ゲート誘電体で覆われたシリコンアイランド上に印刷ゲートを有するとともに別個のＭＯＳデバイス上に或いはそれよりも上側に第１及び第２の印刷ドープ誘電体を有する本発明のＣＭＯＳデバイスの典型的な実施形態の断面図を典型的なプロセス流れの１つの段階で示している。 ゲート誘電体で覆われたシリコンアイランド上に印刷ゲートを有するとともに別個のＭＯＳデバイス上に或いはそれよりも上側に第１及び第２の印刷ドープ誘電体を有する本発明のＣＭＯＳデバイスの典型的な実施形態の断面図を典型的なプロセス流れの１つの段階で示している。 複数の本発明の印刷ＭＯＳデバイスを含むゲートアレー構造の典型的な実施形態の平面図を示している。

符号の説明

１０…基板、２０，２５…誘電体層、３０…半導体アイランド。

Claims (18)

1. ＭＯＳトランジスタを形成する方法であって、
   ａ）電気的に機能する基板上に複数の半導体アイランドを形成するステップと、
   ｂ）前記半導体アイランドの第１のサブセット上に或いはそれよりも上側に第１の誘電体層を印刷するとともに、前記半導体アイランドの第２のサブセット上に或いはそれよりも上側に第２の誘電体層を印刷し、前記第１の誘電体層が第１のドーパントを含み、前記第２の誘電体層が前記第１のドーパントとは異なる第２のドーパントを含むステップと、
   ｃ）前記第１のドーパントを半導体アイランドの前記第１のサブセット中へ拡散させ且つ前記第２のドーパントを半導体アイランドの前記第２のサブセット中へ拡散させるように十分に前記誘電体層、前記半導体アイランド及び前記基板をアニールするステップと、
   を備える方法。
2. 前記複数の半導体アイランドを形成する前記ステップが、半導体インクを印刷するステップを備える、請求項１に記載の方法。
3. 前記半導体インクが、前記インクの１〜５０重量％の量のシランと、前記シランが溶解できる溶媒とを含む、請求項２に記載の方法。
4. 前記半導体インクが前記半導体アイランドの配列を形成するパターンで印刷され、前記第１の誘電体層が隣接する半導体アイランドの第１のグループ上に或いはそれよりも上側に印刷され、前記第２の誘電体層が隣接する半導体アイランドの第２のグループ上に或いはそれよりも上側に印刷される、請求項２に記載の方法。
5. 前記複数の半導体アイランドの少なくとも１つのサブセット上に或いはそれよりも上側にゲート誘電体層を形成するステップを更に備える、請求項１に記載の方法。
6. 前記各ゲート誘電体層上にゲート前駆インクを印刷するとともに、前記ゲート前駆物質からゲートを形成するステップを更に備える、請求項５に記載の方法。
7. 前記アニールが、ソース／ドレイン端子を形成するのに十分な時間にわたって且つ温度で行われる、請求項１に記載の方法。
8. 前記第１の誘電体層及び前記第２の誘電体層を印刷した後、前記第１の誘電体層中及び前記第２の誘電体層中にコンタクトホールを形成して、（i）ゲートの上面の少なくとも一部と、（ii）少なくとも部分的に露出されたゲートの両側にある半導体アイランドの一部とを露出させるステップを更に備える、請求項１に記載の方法。
9. 前記第１及び第２の誘電体層上並びにゲート及び半導体アイランドの露出面上に金属インクを印刷し、印刷された金属インクから金属層を形成するステップを更に備える、請求項８に記載の方法。
10. ＭＯＳトランジスタを形成する方法であって、
    ａ）基板上に或いはそれよりも上側に複数のトランジスタゲートを形成するステップと、
    ｂ）前記トランジスタゲートの第１のサブセット上に或いはそれよりも上側に第１の誘電体層を印刷するとともに、前記トランジスタゲートの第２のサブセット上に或いはそれよりも上側に第２の誘電体層を印刷し、前記第１の誘電体層が第１のドーパントを含み、前記第２の誘電体層が前記第１のドーパントとは異なる第２のドーパントを含むステップと、
    ｃ）前記第１及び第２の誘電体層のそれぞれにコンタクトホールを形成して、前記各トランジスタゲートの上面を露出させるステップと、
    ｄ）前記コンタクトホールを広げるために十分に前記第１及び第２の誘電体層をエッチングするステップと、
    を備える方法。
11. コンタクトホールを形成する前記ステップが、前記第１の誘電体層及び前記第２の誘電体層の一部を除去するステップを備える、請求項１０に記載の方法。
12. 前記第１及び第２の誘電体層を印刷する前記ステップが、前記コンタクトホールを形成するステップを更に備える、請求項１０に記載の方法。
13. ａ）基板と、
    ｂ）前記基板上に設けられ、第１の拡散性ドーパントを含む複数の第１の半導体アイランドと、
    ｃ）前記基板上に設けられ、前記第１の拡散性ドーパントとは異なる第２の拡散性ドーパントを含む複数の第２の半導体アイランドと、
    ｄ）前記半導体アイランドの前記第１のサブセット上に設けられ、前記第１の拡散性ドーパントを含む第１の誘電体膜と、
    ｅ）前記第２の半導体アイランド上に設けられ、前記第２の拡散性ドーパントを含む第２の誘電体膜と、
    ｆ）前記第１及び第２の半導体アイランドと電気的に接触する金属層と、
    を備える電子デバイス。
14. 前記各半導体アイランドがＩＶＡ族元素を含む、請求項１３に記載の電子デバイス。
15. 前記ＩＶＡ族元素がシリコンを含む、請求項１４に記載の電子デバイス。
16. 前記第１及び第２の複数の半導体アイランドのそれぞれの少なくとも１つのサブセット上上に或いはそれよりも上側に設けられたゲート誘電体層と、前記ゲート誘電体層上に設けられたゲートとを更に備えている、請求項１３に記載の電子デバイス。
17. 前記第１及び第２の誘電体層が重なり合う、請求項１３に記載の電子デバイス。
18. 前記第１及び第２の誘電体膜の少なくとも１つのサブセット上に設けられ、下側に位置するゲートの上面の少なくとも一部と少なくとも部分的に露出された各ゲートの両側の各半導体アイランドの一部とを露出させるコンタクトホールを更に備え、前記金属層が、露出されたゲートの前記上面と前記半導体アイランドの露出部分とに接触している、請求項１３に記載の電子デバイス。