JP2008199220A - Ａｄ変換処理回路及び復調装置 - Google Patents

Abstract

【課題】複数入力に対して１つのＡ／Ｄ変換器を共用化可能とすることにより、回路規模及び消費電力の増大を抑制する。
【解決手段】 選択した系統の入力が多入力である場合には、該多入力の帯域幅に応じて各入力を順次切換え選択し、選択した系統の入力が１入力である場合には、該１入力を固定的に選択するスイッチと、スイッチの出力をデジタル信号に変換するものであって、必要な信号帯域幅に応じたサンプリング周波数でサンプリングを行ってデジタル信号を得るＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力に含まれる信号を分離する分離手段と、分離手段からの各信号に対してＡ／Ｄ変換器におけるサンプリングタイミングのずれに応じた補間処理を行って、多入力を同一サンプリングタイミングでデジタル変換した場合の信号を得る補間手段と、Ａ／Ｄ変換器にスイッチから１入力の信号が入力された場合には、Ａ／Ｄ変換器の出力をそのまま出力する出力手段と、を具備する。
【選択図】図１

Description

本発明は、受信装置に使用するＡＤ変換処理回路及び復調装置に関する。

従来、データ伝送の分野においては、伝送情報量の増大に対処するために、帯域幅を広げることなく多くのデータの伝送を可能とする高能率変復調方式として、直交多値振幅変調（ＱＡＭ）に代表される多値直交変調が採用されることがある。

ＱＡＭは、ＩＱ平面上の格子状の各座標点にシンボルを配置し、各シンボルに所定ビット数のディジタル符号を割り当てることにより作成される。ＱＡＭ変調器においては、ディジタルデータを所定のビット数毎にパラレルに変換し、変換したパラレルデータをＩＱ平面上の各シンボルに割り当てる。シンボルのＩ，Ｑ軸の値（Ｉ信号及びＱ信号）を直交変調して、伝送するＱＡＭ被変調波が作成される。

一方、ＱＡＭ復調器は、受信信号のキャリア周波数を用いた直交検波によってＩ，Ｑ信号を求める。そして、ＱＡＭ復調器においては、Ｉ，Ｑ信号からＩＱ平面上のシンボル位置を求めて、元のデータを得る。特許文献１には、この種のデジタル復調回路の技術が開示されている。特許文献１の提案では、直交検波回路からのアナログＩ，Ｑ信号を、２つのＡ／Ｄ変換器によって夫々デジタル信号に変換した後、シンボルを検出するようになっている。

ところで、近年、テレビジョン受像機等においては、チューナから復調ＩＣ（集積回路）への信号の伝送に、コンポジット信号を用いるだけでなく、コンポーネントな信号であるＩ，Ｑ信号を用いることがある。即ち、チューナが、復調ＩＣに対して中間周波数（ＩＦ）信号をそのまま出力するか、又はチューナが直交検波回路を有してその出力のＩ，Ｑ信号を復調ＩＣに出力するのである。

この場合、復調ＩＣ入力段のＡ／Ｄ変換器としては、ＩＦ信号に対応した高速動作用のＡ／Ｄ変換器と、Ｉ，Ｑ信号に対応した低速動作用の２つのＡ／Ｄ変換器の計３つのＡ／Ｄ変換器が必要である。しかし、これらの２系統の入力信号の一方しか採用されない場合も考えられ、この場合には復調ＩＣ内に使用されないＡ／Ｄ変換器が設けられてしまうことになる。また、３つのＡ／Ｄ変換器によって比較的大きな消費電力が消費されてしまうという問題があった。

なお、入力信号の種類に拘わらず、３入力以上の入力信号をデジタル信号に変換する場合、例えば、ダイバーシチ受信において各受信信号をデジタル変換する場合等にも、上記と同種の問題がある。
特開平６−１２０９９７号公報 特開平８−１８１６１４号公報

本発明は、複数入力に対して１つのＡ／Ｄ変換器を共用化可能とすることにより、回路規模及び消費電力の増大を抑制することができるＡ／Ｄ変換処理回路及び復調装置を提供することを目的とする。

本発明の一態様のＡ／Ｄ変換処理回路は、複数の系統の入力から各系統の入力を選択するスイッチであって、選択した系統の入力が多入力である場合には、該多入力の各入力を順次切換え選択し、選択した系統の入力が１入力である場合には、該１入力を固定的に選択するスイッチと、前記スイッチの出力をデジタル信号に変換するものであって、必要な信号帯域幅に応じたサンプリング周波数でサンプリングを行ってデジタル信号を得るＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力に含まれる信号を分離する分離手段と、前記分離手段からの各信号に対して前記Ａ／Ｄ変換器におけるサンプリングタイミングのずれに応じた補間処理を行って、前記多入力を同一サンプリングタイミングでデジタル変換した場合の信号を得る補間手段と、前記Ａ／Ｄ変換器に前記スイッチから１入力の信号が入力された場合には、前記Ａ／Ｄ変換器の出力をそのまま出力する出力手段と、を具備したことを特徴とする。

本発明によれば、複数入力に対して１つのＡ／Ｄ変換器を共用化可能とすることにより、回路規模及び消費電力の増大を抑制することができるという効果を有する。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

（第１の実施の形態）
図１は本発明の第１の実施の形態に係るＡ／Ｄ変換処理回路が組込まれた復調装置を示すブロック図である。

図１において、Ａ／Ｄ変換処理回路１５は、入力段にスイッチ１４を有する。スイッチ１４の３つの端子ａ〜ｃは、３つの入力端子Ｔ１〜Ｔ３に夫々接続される。図１の例は入力端子Ｔ１，Ｔ２にＩ，Ｑ信号が供給され、入力端子Ｔ３にＩＦ信号が供給される例を示している。

チューナ１０は、図示しないアンテナからの放送信号が与えられ、所定のチャンネルを選局して中間周波（ＩＦ）信号を発生する。チューナ１０は直交検波回路１３を有しており、ＩＦ信号は直交検波回路１３に入力される。直交検波回路１３は、ＩＦ信号を直交検波してＩ，Ｑ信号を生成し、生成したＩ，Ｑ信号を出力することができる。また、チューナ１０は、ＩＦ信号をそのまま出力することもできるようになっている。

チューナ１０からのＩ，Ｑ信号は入力端子Ｔ１，Ｔ２を介してスイッチ１４の端子ａ，ｂに夫々供給され、チューナ１０からのＩＦ信号は入力端子Ｔ３を介してスイッチ１４の端子ｃに供給される。

なお、図１の例は、チューナ１０として、Ｉ，Ｑ信号及びＩＦ信号の２系統の信号を出力可能なものを採用した例を示したが、Ｉ，Ｑ信号のみを出力可能なチューナ及びＩＦ信号のみを出力可能なチューナの各出力を入力端子Ｔ１〜Ｔ３に夫々供給するようにしてもよい。また、Ｉ，Ｑ信号のみを出力可能なチューナ又はＩＦ信号のみを出力可能なチューナのいずれか一方の出力のみが入力端子Ｔ１，Ｔ２又は入力端子Ｔ３に供給される構成であってもよい。

スイッチ１４は後述する制御回路２０に制御されて、端子ａ〜ｃに入力された信号を選択的にＡ／Ｄ変換器１６に出力する。本実施の形態においては、チューナ１０からのＩ，Ｑ信号を処理する場合には、スイッチ１４は、端子ａ，ｂを比較的低速に切換えて、Ｉ，Ｑ信号を選択的にＡ／Ｄ変換器１６に供給する。また、チューナ１０からのＩＦ信号を処理する場合には、スイッチ１４は、端子ｃを固定的に選択して、ＩＦ信号をＡ／Ｄ変換器１６に供給する。

Ａ／Ｄ変換器１６は、入力されたアナログ信号をデジタル信号に変換して出力する。即ち、Ａ／Ｄ変換器１６は、制御回路２０からサンプリングクロックが供給され、入力された信号をサンプリングクロックのタイミングでサンプリングすると共にサンプル値を出力としてＳ／Ｐ変換回路１７に出力する。Ｓ／Ｐ変換回路１７は、制御回路２０に制御されて、入力されたシリアル信号をパラレル信号に変換する。

即ち、スイッチ１４は、端子ａ，ｂに供給された２つのアナログ信号をシリアル信号に変換し、Ｓ／Ｐ変換回路１７は、デジタル変換後にパラレル信号に戻す。即ち、スイッチ１４及びＳ／Ｐ変換回路１７を用いることで、端子ａ，ｂに入力された２つの信号を１つのＡ／Ｄ変換器１６によって時分割にＡ／Ｄ変換処理可能にしている。

特許文献１の提案では、上述したように、直交検波回路からのアナログＩ，Ｑ信号を、２つのＡ／Ｄ変換器によって夫々デジタル信号に変換した後、シンボルを検出するようになっている。しかしながら、この場合には、Ｉ，Ｑ軸用の２つのＡ／Ｄ変換器の特性の相違によって、Ｉ，Ｑ信号に対するゲインやサンプリングタイミングが相互に異なることがある。Ｉ，Ｑ軸でＡ／Ｄ変換器のゲインやサンプリングタイミングが異なる場合には、コンスタレーションの拡がりが変化し、いずれの場合にも、復調性能の劣化に繋がる。

そこで、本実施の形態においては、スイッチ１４の端子ａ，ｂに入力される２つの入力信号（Ｉ，Ｑ信号）を１個のＡ／Ｄ変換器１６を時分割で用いてＡ／Ｄ変換する。これにより、Ｉ，Ｑ信号に対してサンプリングタイミングのずれが発生すること及びゲインのずれが生じることを防止している。

制御回路２０はスイッチ１４、Ａ／Ｄ変換器１６及びＳ／Ｐ変換回路１７を、Ａ／Ｄ変換処理のサンプリングタイミングに応じて連動して制御する。制御回路２０は、Ａ／Ｄ変換後の出力であるＩ'信号及びＱ'信号のサンプリング周波数の２倍の周波数のサンプリングクロックを発生する。例えば、Ａ／Ｄ変換後のＩ'信号及びＱ'信号のサンプリング周波数がｆｓｌ（Ｈｚ）であるものとすると、サンプリングクロックとして周波数が２ｆｓｌ（Ｈｚ）のクロックを用いる。なおサンプリング周波数ｆｓｌはサンプリング定理を満たすため、２つの入力信号各々の帯域幅の２倍以上の周波数とする。

この場合には、スイッチ１４は、端子ａ，ｂを１／（２ｆｓｌ）（Ｈｚ）の周期で切換え、Ａ／Ｄ変換器１６は、端子ａ，ｂからの２入力を周波数が２ｆｓｌ（Ｈｚ）のサンプリングクロックを用いてデジタル信号に変換する。即ち、端子ａ，ｂからの２入力は、サンプリングクロックに応じて時分割に処理されるので、これらの２入力の各サンプリングタイミングは、相互に１／（２ｆｓｌ）だけ相違する。一方の入力に対するサンプリングタイミングを基準にすると、他方の入力は１／（２ｆｓｌ（Ｈｚ））だけずれたタイミングでサンプリングされることになる。

そこで、本実施の形態においては、補間回路１９によって、他方の入力に対するＡ／Ｄ変換器の出力を用いた補間処理によって、他方の入力についても基準となるサンプリングタイミングにおけるサンプル値を求めるようになっている。補間回路１９は求めたサンプル値（補間信号）を出力する。遅延調整回路１８は、補間回路１９による補間処理に必要な時間だけ、一方の入力に対するサンプル値を遅延させて出力する。例えば、図１のように、遅延調整回路１８はＩ軸の出力であるＩ'信号を出力し、補間回路１９はＱ軸の出力であるＱ'信号を出力する。

図２は図１中の補間回路１９の具体的な構成の一例を示す回路図である。

補間回路１９としては、例えば、トランスバーサルフィルタを採用することができる。トランスバーサルフィルタは、図２に示すように、複数の単位遅延素子３１、複数の係数器３２及び加算器３３並びに図示しない係数メモリによって構成されている。

入力信号は、縦続接続された複数の単位遅延素子３１に供給される。各単位遅延素子３１は夫々入力された信号を単位遅延させて次段の単位遅延素子３１に出力する。各単位遅延素子３１の入力信号及び最終段の単位遅延素子３１の出力信号は各係数器３２に与えられる。

各係数器３２は係数メモリからの係数を入力信号に乗算する。各係数器３２の出力は加算器３３に供給され、加算器３３は各係数器３２の出力を加算することで、補間信号を得る。なお、図２は８サンプルの入力信号を用いる例を示している。また、図２の例では、各係数器３２の係数ａ〜ｆとして、−４／２５６，１５／２５６，−４２／２５６，１５９／２５６，１５９／２５６，−４２／２５６，１５／２５６，−４／２５６を設定しており、８サンプルの中央のサンプリングタイミングにおける補間信号を生成する例を示している。

また、本実施の形態のＡ／Ｄ変換処理回路１５は、Ａ／Ｄ変換器１６の出力を直交検波回路２１にも出力可能である。制御回路２０は、スイッチ１４を制御して、端子ｃに入力されたＩＦ信号を固定的にＡ／Ｄ変換器１６に供給する場合には、ＩＦ信号の帯域幅の２倍以上の周波数ｆｓｈ（Ｈｚ）のサンプリングクロックをＡ／Ｄ変換器１６に与える。この場合には、Ａ／Ｄ変換器１６は、入力されたＩＦ信号を周波数ｆｓｈ（Ｈｚ）のサンプリングクロックを用いてデジタル信号に変換する。この場合のＡ／Ｄ変換回路１６の出力は直交検波回路２１に供給される。

なお、周波数ｆｓｌとしては、例えば１０ＭＨｚを採用することができ、また、周波数ｆｓｈとしては、例えば２０ＭＨｚを採用することができる。即ち、Ａ／Ｄ変換器１６として、比較的高い周波数ｆｓｈのサンプリング周波数で動作する高速処理用の１つのＡ／Ｄ変換器を採用することにより、ＩＦ信号入力時に高いサンプリング周波数ｆｓｈで動作させるだけでなく、Ｉ，Ｑ信号入力時においても、高いサンプリング周波数２ｆｓｌ（≒ｆｓｈ）で動作させることが可能となる。こうして、ＩＦ信号に対応した１個のＡ／Ｄ変換器１６によって、Ｉ信号，Ｑ信号を夫々周波数ｆｓｌでサンプリングすることが可能となる。

直交検波回路２１は入力されたデジタルＩＦ信号を直交変換してＩ，Ｑ信号を生成し、ダウンサンプリング回路２２に出力する。ダウンサンプリング回路２２は、入力されたサンプリング周波数ｆｓｈの信号をサンプリング周波数ｆｓｌにダウンサンプリングすることで、Ｉ'信号及びＱ'信号を得る。

Ａ／Ｄ変換処理回路１５からのＩ'信号及びＱ'信号と、ダウンサンプリング回路２２からのＩ'信号及びＱ'信号とは、スイッチ２３を介して復調回路２４に供給される。スイッチ２３は、Ａ／Ｄ変換器１６に端子ａ，ｂからのＩ，Ｑ信号が与えられる場合には、端子ｓ１を選択して、Ａ／Ｄ変換処理回路１５からのＩ'信号及びＱ'信号を復調回路２４に与える。また、スイッチ２３は、Ａ／Ｄ変換器１６に端子ｃからのＩＦ信号が与えられる場合には、端子ｓ２を選択して、ダウンサンプリング回路２２からのＩ'信号及びＱ'信号を復調回路２４に与える。復調回路２４は入力された信号に対する復調処理を行う。

次に、このように構成された実施の形態の動作について図３の説明図を参照して説明する。図３（ａ），（ｂ）は夫々入力端子Ｔ１，Ｔ２から入力されるＩ信号，Ｑ信号の波形を示し、図３（ｃ）はサンプリング周波数２ｆｓｌのサンプリングタイミングを示し、図３（ｄ）はサンプリング周波数ｆｓｌのサンプリングタイミングを示している。

いま、チューナ１０からＩ，Ｑ信号がＡ／Ｄ変換処理回路１５に供給されるものとする。図３（ａ），（ｂ）に示すＩ，Ｑ信号は、スイッチ１４によって１／（２ｆｓｌ）の周期で切換えられて、シリアル信号としてＡ／Ｄ変換器１６に供給される。Ａ／Ｄ変換器１６は、図３（ｃ）に示す周波数２ｆｓｌのサンプリングクロックのサンプリングタイミングで、サンプリングを行う。図３（ａ），（ｂ）の白丸は、Ａ／Ｄ変換器１６によるサンプリングタイミングを示している。Ａ／Ｄ変換器１６は白丸位置のサンプル値を出力する。

Ｓ／Ｐ変換回路１７は２ｆｓｌの周期で、Ａ／Ｄ変換器１６の出力を分離することで、Ｉ信号の白丸で示すサンプル値とＱ信号の白丸で示すサンプル値とをパラレルに出力する。Ｑ信号のサンプル値は補間回路１９に供給される。

Ｓ／Ｐ変換回路１７からのＩ信号，Ｑ信号については、図３から明らかなように、夫々サンプリング周波数ｆｓｌの信号となっている。しかし、Ｉ信号に対するサンプリングタイミングを基準サンプリングタイミングとすると、Ｑ信号はサンプリングタイミングが周期１／（２ｆｓｌ）だけ基準サンプリングタイミングからずれている。補間回路１９は、Ｑ信号について、基準サンプリングタイミングにおけるサンプル値を、補間処理によって求める。即ち、補間回路１９はＱ信号の基準サンプリングタイミング前後の複数のサンプル値を用いて、基準サンプリングタイミングのサンプル値（黒丸）を求める。補間回路１９は補間処理によって求めたサンプル値をＱ'信号として出力する。

一方、遅延調整回路１８は、補間回路１９の補間処理に要する時間だけＩ信号のサンプル値を遅延させることで、Ｑ'信号と同一基準サンプリングタイミングのＩ'信号をＱ'信号と同時に出力する。

こうして、Ａ／Ｄ変換処理回路１５は、Ｉ'，Ｑ'信号のサンプリング周波数として必要なサンプリング周波数ｆｓｌを維持しつつ、１個のＡ／Ｄ変換器１６によって、Ｉ，Ｑ信号をデジタル変換することができる。

Ａ／Ｄ変換処理回路１５からのＩ'，Ｑ'信号は、スイッチ２３を介して復調回路２４に供給され、復調回路２４によって所定の復調処理が施される。

次に、チューナ１０からＩＦ信号がＡ／Ｄ変換処理回路１５に供給されるものとする。この場合には、制御回路２０は、スイッチ１４に端子ｃを固定的に選択させ、Ａ／Ｄ変換器１６には、周波数がｆｓｈのサンプリングクロックを供給する。サンプリング周波数ｆｓｈは、周波数２ｆｓｌと同様の周波数であり、Ａ／Ｄ変換器１６は、このサンプリングクロックを用いて、ＩＦ信号をデジタル変換する。

Ａ／Ｄ変換器１６によってデジタル変換されたＩＦ信号は、直交検波回路２１に供給される。直交検波回路２１は入力されたＩＦ信号からＩ，Ｑ信号を発生させる。このＩ，Ｑ信号はダウンサンプリング回路２２によってダウンサンプリングされてＩ'，Ｑ'信号が得られる。このＩ'，Ｑ'信号はスイッチ２３を介して復調回路２４に供給され、所定の復調処理が施される。

このように、本実施の形態においては、比較的広帯域の１信号と比較的狭帯域の２信号との一方をデジタル信号に変換する場合において、スイッチによってこれらの２系統（３つの信号）の信号入力を切換えると共に、これらの２系統の信号帯域幅に応じてＡ／Ｄ変換器のサンプリングクロックを制御することによって、１個のＡ／Ｄ変換器を共用化したＡ／Ｄ変換処理を可能にする。２系統の入力に対して１個のＡ／Ｄ変換器のみを設ければよく、２系統の一方の入力しか入力されない場合でも、構成が無駄になることはない。また、１個のＡ／Ｄ変換器のみを動作させればよく、消費電力の増大を抑制することができる。

なお、特許文献２においては、２入力を１個のＡ／Ｄ変換器に与え、このＡ／Ｄ変換器を時分割で用いると共に時分割による処理タイミングのずれ分だけ補間処理を行うことで、２入力に対応したデジタル出力を得るＡ／Ｄ変換器が開示されている。

しかしながら、特許文献２においては、信号帯域幅については考慮されておらず、出力されるデータのサンプリング周波数がＡ／Ｄ変換器のサンプリングクロックの周波数の１／２となってしまうため、入力信号の帯域幅の２倍を下回る場合にはサンプリング定理が満たせなくなる。また、信号帯域幅が異なる入力信号が入力された場合及び３入力以上の場合について、Ａ／Ｄ変換器のサンプリングクロックの周波数をどのように規定すればよいかについては何らの開示もない。従って、特許文献２の技術を利用したとしても、Ｉ，Ｑ信号とＩＦ信号とが入力可能なシステムにおいては、高速処理用の２つのＡ／Ｄ変換器が必要になるものと考えられる。

（第２の実施の形態）
図４は本発明の第２の実施の形態に係るＡ／Ｄ変換処理回路を示すブロック図である。

第１の実施の形態においては、２系統の入力として一方が１入力で他方が２入力の例を説明したが、他方の入力としては、３入力以上の多入力であってもよい。図４はこの場合におけるＡ／Ｄ変換処理回路の具体的な構成を示すブロック図である。

図４において、入力段のスイッチ４４は、入力端子Ｔ１〜Ｔ５に夫々接続された５つの端子ａ〜ｅを有する。入力端子Ｔ５には、帯域幅が比較的広い１入力の信号ＩＮ５が入力される。一方、入力端子Ｔ１〜Ｔ４には、４入力の信号ＩＮ１〜ＩＮ４が入力される。

スイッチ４４は制御回路４０に制御されて、端子ａ〜ｅに入力された信号を選択的にＡ／Ｄ変換器４６に出力する。本実施の形態においては、スイッチ４４は、４入力の信号ＩＮ１〜ＩＮ４を処理する場合には、端子ａ〜ｄを比較的低速に切換えて、信号ＩＮ１〜ＩＮ４を選択的にＡ／Ｄ変換器４６に供給する。また、スイッチ４４は、１入力の信号ＩＮ５を処理する場合には、端子ｅを固定的に選択して、信号ＩＮ５をＡ／Ｄ変換器４６に供給する。

Ａ／Ｄ変換器４６は、入力されたアナログ信号をデジタル信号に変換して出力する。即ち、Ａ／Ｄ変換器４６は、制御回路４０からサンプリングクロックが供給され、入力された信号をサンプリングクロックのタイミングでサンプリングすると共にサンプル値を出力としてＳ／Ｐ変換回路４７に出力する。Ｓ／Ｐ変換回路４７は、制御回路４０に制御されて、入力されたシリアル信号をパラレル信号に変換する。

即ち、スイッチ４４は、端子ａ〜ｄに供給された４つのアナログ信号をシリアル信号に変換し、Ｓ／Ｐ変換回路４７は、デジタル変換後にパラレル信号に戻す。スイッチ４４及びＳ／Ｐ変換回路４７を用いることで、端子ａ〜ｄに入力された４つの信号を１つのＡ／Ｄ変換器４６によって時分割にＡ／Ｄ変換処理可能にしている。

制御回路４０はスイッチ４４、Ａ／Ｄ変換器４６及びＳ／Ｐ変換回路４７を、Ａ／Ｄ変換処理のサンプリングタイミングに応じて連動して制御する。制御回路４０は、Ａ／Ｄ変換後の出力である信号Ｏ１〜Ｏ４のサンプリング周波数の合計以上の周波数のサンプリングクロックを発生する。例えば、Ａ／Ｄ変換後の信号Ｏ１〜Ｏ４のサンプリング周波数がｆｓｌ（Ｈｚ）であるものとすると、サンプリングクロックとして周波数が４ｆｓｌ（Ｈｚ）のクロックを用いる。

この場合には、スイッチ４４は、端子ａ〜ｄを１／（４ｆｓｌ）（Ｈｚ）の周期で切換え、Ａ／Ｄ変換器４６は、端子ａ〜ｄからの４入力を周波数が４ｆｓｌ（Ｈｚ）のサンプリングクロックを用いてデジタル信号に変換する。即ち、端子ａ〜ｄからの４入力は、サンプリングクロックに応じて時分割に処理されるので、これらの４入力の各サンプリングタイミングは、相互に１／（４ｆｓｌ）だけ相違する。１入力に対するサンプリングタイミングを基準サンプリングタイミングとすると、他の各入力は夫々１／（４ｆｓｌ（Ｈｚ））ずつずれたタイミングでサンプリングされることになる。

そこで、本実施の形態においては、補間回路４９ａ〜４９ｃによって、他の入力に対するＡ／Ｄ変換器の出力を用いた補間処理によって、他の入力についても基準サンプリングタイミングにおけるサンプル値を求めるようになっている。補間回路４９ａ〜４９ｃは求めたサンプル値（補間信号）を出力する。遅延調整回路４８は、補間回路４９ａ〜４９ｃによる補間処理に必要な時間だけ、１入力に対するサンプル値を遅延させて出力する。

また、本実施の形態のＡ／Ｄ変換処理回路４５は、Ａ／Ｄ変換器４６の出力をそのまま出力可能である。制御回路４０は、スイッチ４４を制御して、端子ｅに入力された信号ＩＮ５を固定的にＡ／Ｄ変換器４６に供給する場合には、信号ＩＮ５の帯域幅の倍以上の周波数ｆｓｈ（Ｈｚ）のサンプリングクロックをＡ／Ｄ変換器４６に与える。この場合には、Ａ／Ｄ変換器４６は、入力された信号ＩＮ５を周波数ｆｓｈ（Ｈｚ）のサンプリングクロックを用いてデジタル信号に変換して、信号Ｏ５として出力する。

次に、このように構成された実施の形態の動作について図５の説明図を参照して説明する。図５（ａ）〜（ｄ）は夫々入力端子Ｔ１〜Ｔ４から入力される信号ＩＮ１〜ＩＮ４のサンプリングタイミングを示し、図５（ｅ）は周波数が４ｆｓｌのサンプリングクロックのサンプリングタイミングを示し、図５（ｆ）は周波数がｆｓｌのサンプリングクロックのサンプリングタイミングを示している。

いま、Ａ／Ｄ変換処理回路４５において４入力の信号ＩＮ１〜ＩＮ４を処理するものとする。信号ＩＮ１〜ＩＮ４は、スイッチ４４によって１／（４ｆｓｌ）の周期で切換えられて、シリアル信号としてＡ／Ｄ変換器４６に供給される。Ａ／Ｄ変換器４６は、図５（ｅ）に示す周波数４ｆｓｌのサンプリングクロックのサンプリングタイミングで、サンプリングを行う。図５（ａ）〜（ｄ）の白丸は、Ａ／Ｄ変換器４６によるサンプリングタイミングを示している。Ａ／Ｄ変換器４６は白丸位置のサンプル値を出力する。

Ｓ／Ｐ変換回路４７は４ｆｓｌの周期で、Ａ／Ｄ変換器４６の出力を分離することで、白丸で示す信号ＩＮ１〜ＩＮ４のサンプル値をパラレルに出力する。信号ＩＮ２〜ＩＮ４のサンプル値は補間回路４９ａ〜４９ｃに供給される。

Ｓ／Ｐ変換回路４７からの信号ＩＮ１〜ＩＮ４については、夫々サンプリング周波数ｆｓｌの信号となっている。しかし、図５に示すように、信号ＩＮ１に対するサンプリングタイミングを基準サンプリングタイミングとすると、他の信号ＩＮ２〜ＩＮ４はサンプリングタイミングが周期１／（４ｆｓｌ）ずつ相互にずれている。補間回路４９ａ〜４９ｃは、各信号ＩＮ２〜ＩＮ４について、基準サンプリングタイミングにおけるサンプル値を、補間処理によって求める。即ち、補間回路４９ａは信号ＩＮ２の基準サンプリングタイミング前後の複数のサンプル値を用いて、基準サンプリングタイミングのサンプル値（黒丸）を求める。同様に、補間回路４９ｂ，４９ｃは夫々信号ＩＮ３，ＩＮ４の基準サンプリングタイミング前後の複数のサンプル値を用いて、基準サンプリングタイミングのサンプル値（黒丸）を求める。補間回路４９ａ〜４９ｃは補間処理によって求めたサンプル値を信号Ｏ２〜Ｏ４として出力する。

一方、遅延調整回路４８は、補間回路４９ａ〜４９ｃの補間処理に要する時間だけ信号ＩＮ１のサンプル値を遅延させることで、信号ＩＮ２〜ＩＮ４と同一基準サンプリングタイミングの信号ＩＮ１を各信号Ｏ２〜Ｏ４と同時に信号Ｏ１として出力する。

こうして、Ａ／Ｄ変換処理回路４５は、信号Ｏ1 〜Ｏ４のサンプリング周波数として必要なサンプリング周波数ｆｓｌを維持しつつ、１個のＡ／Ｄ変換器４６によって、信号ＩＮ１〜ＩＮ４をデジタル変換することができる。

次に、Ａ／Ｄ変換処理回路４５が信号ＩＮ５に対する処理を行うものとする。この場合には、制御回路４０は、スイッチ４４に端子ｅを固定的に選択させ、Ａ／Ｄ変換器４６には、周波数がｆｓｈのサンプリングクロックを供給する。サンプリング周波数ｆｓｈは、例えば周波数４ｆｓｌと同様の周波数であり、Ａ／Ｄ変換器４６は、このサンプリングクロックを用いて、信号ＩＮ５をデジタル変換する。Ａ／Ｄ変換器４６によってデジタル変換された信号ＩＮ５は、信号Ｏ５としてそのまま出力される。

このように、本実施の形態においては、比較的広帯域の１信号と比較的狭帯域の４信号との一方をデジタル信号に変換する場合において、スイッチによってこれらの２系統（５つの信号）の信号入力を切換えると共に、これらの２系統の信号帯域幅に応じてサンプリング定理を満たすようにＡ／Ｄ変換器のサンプリングクロックを制御することによって、１個のＡ／Ｄ変換器を共用化したＡ／Ｄ変換処理を可能にする。２系統の入力に対して１個のＡ／Ｄ変換器のみを設ければよく、２系統の一方の入力しか入力されない場合でも、構成が無駄になることはない。また、１個のＡ／Ｄ変換器のみを動作させればよく、消費電力の増大を抑制することができる。

なお、上記実施の形態においては、２系統の一方が１入力で、他方が多入力の例を示したが、２系統の入力の両方とも多入力の例にも適用可能である。即ち、一方の系統のサンプリング周波数の和と他方の系統のサンプリング周波数の和とが、Ａ／Ｄ変換処理回路において設定可能なサンプリング周波数以内であればよい。更に、多入力の各信号のサンプリング周波数が相互に異なる場合にも、適用可能である。

（第３の実施の形態）
図６は本発明の第３の実施の形態に係るＡ／Ｄ変換処理回路を示すブロック図である。

本実施の形態は多入力の各信号の帯域幅が相互に異なる場合の例である。例えば、このような入力として、輝度信号Ｙ及び色差信号Ｃｒ，Ｃｂからなるコンポーネント信号が入力される場合について説明する。

図６において、入力段のスイッチ５４は、入力端子Ｔ１〜Ｔ５に夫々接続された５つの端子ａ〜ｅを有する。入力端子Ｔ５には、帯域幅が比較的広い１入力の信号ＩＮが入力される。一方、入力端子Ｔ１〜Ｔ４には、３入力の輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒが入力される。

スイッチ５４は制御回路５０に制御されて、端子ａ〜ｅに入力された信号を選択的にＡ／Ｄ変換器５６に出力する。本実施の形態においては、スイッチ５４は、３入力の輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒを処理する場合には、端子ａ〜ｄを比較的低速に切換えて、輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒを選択的にＡ／Ｄ変換器５６に供給する。また、スイッチ５４は、１入力の信号ＩＮを処理する場合には、端子ｅを固定的に選択して、信号ＩＮをＡ／Ｄ変換器５６に供給する。

輝度信号Ｙの帯域幅は例えば４ＭＨｚであり、各色差信号Ｃｂ，Ｃｒの帯域幅は夫々２ＭＨｚであるので、それぞれ輝度信号Ｙのサンプリング周波数は８ＭＨｚ、各色差信号Ｃｂ，Ｃｒのサンプリング周波数は４ＭＨｚであればよい。従って、輝度信号Ｙを２回サンプリングする間に、各色差信号Ｃｂ，Ｃｒを１回ずつサンプリングすればよい。図６では説明を分かりやすくするために、輝度信号Ｙを２つの入力端子Ｔ１，Ｔ３に供給し、色差信号Ｃｂ，Ｃｒを夫々入力端子Ｔ２，Ｔ４に供給して、スイッチ５４によって入力端子Ｔ１〜Ｔ４を順番に選択するようにしている。

なお、選択の仕方を変更することで、スイッチ５４を３入力に対応した３端子で構成することも可能である
Ａ／Ｄ変換器５６は、入力されたアナログ信号をデジタル信号に変換して出力する。即ち、Ａ／Ｄ変換器５６は、制御回路５０からサンプリングクロックが供給され、入力された信号をサンプリングクロックのタイミングでサンプリングすると共にサンプル値を出力としてＳ／Ｐ変換回路５７に出力する。Ｓ／Ｐ変換回路５７は、制御回路５０に制御されて、入力されたシリアル信号をパラレル信号に変換する。

即ち、スイッチ５４は、端子ａ〜ｄに供給された３つのアナログ信号をシリアル信号に変換し、Ｓ／Ｐ変換回路５７は、デジタル変換後にパラレル信号に戻す。スイッチ５４及びＳ／Ｐ変換回路５７を用いることで、端子ａ〜ｄに入力された３つの信号を１つのＡ／Ｄ変換器５６によって時分割にＡ／Ｄ変換処理可能にしている。制御回路５０はスイッチ５４、Ａ／Ｄ変換器５６及びＳ／Ｐ変換回路５７を、Ａ／Ｄ変換処理のサンプリングタイミングに応じて連動して制御する。

制御回路５０は、Ａ／Ｄ変換後の出力である輝度信号Ｙ'のサンプリング周波数を８ＭＨｚ、色差信号Ｃｂ，Ｃｒのサンプリング周波数を夫々４ＭＨｚとするために、Ａ／Ｄ変換器５６に供給するサンプリングクロックの周波数を例えば１６ＭＨｚとする。

本実施の形態において必要なサンプリングクロックを一般化して示す。いま、３つの信号のサンプリング周波数が夫々ａ・ｎ（Ｈｚ）、ｂ・ｎ（Ｈｚ）及びｃ・ｎ（Ｈｚ）であるものとする（ｎは任意の実数）。この場合において、ａ，ｂ，ｃがいづれも整数で、且つａ，ｂ，ｃが（ａ＋ｂ＋ｃ）の約数である場合には、Ａ／Ｄ変換器５６に設定するサンプリングクロックは、（ａ＋ｂ＋ｃ）・ｎ（Ｈｚ）で与えられる。

スイッチ５４は、端子ａ〜ｄを１／（１６（ＭＨｚ））の周期で切換え、Ａ／Ｄ変換器５６は、端子ａ〜ｄからの３入力を周波数が１６（ＭＨｚ）のサンプリングクロックを用いてデジタル信号に変換する。即ち、端子ａ〜ｄからの３入力は、サンプリングクロックに応じて時分割に処理されるので、これらの３入力の各サンプリングタイミングは、相互に１／（１６（ＭＨｚ））だけ相違する。１入力に対するサンプリングタイミングを基準サンプリングタイミングとすると、他の各入力は夫々１／（１６（ＭＨｚ））ずつずれたタイミングでサンプリングされることになる。

補間回路５９ａ，５９ｂは、他の入力に対するＡ／Ｄ変換器の出力を用いた補間処理によって、他の入力についても基準サンプリングタイミングにおけるサンプル値を求める。補間回路５９ａ，５９ｂは求めたサンプル値（補間信号）を出力する。遅延調整回路５８は、補間回路５９ａ，５９ｂによる補間処理に必要な時間だけ、１入力に対するサンプル値を遅延させて出力する。

また、本実施の形態のＡ／Ｄ変換処理回路５５は、Ａ／Ｄ変換器５６の出力をそのまま出力可能である。制御回路５０は、スイッチ５４を制御して、端子ｅに入力された信号ＩＮを固定的にＡ／Ｄ変換器５６に供給する場合には、信号ＩＮの帯域幅の２倍以上の周波数ｆｓｈ（Ｈｚ）のサンプリングクロックをＡ／Ｄ変換器５６に与える。この場合には、Ａ／Ｄ変換器５６は、入力された信号ＩＮを周波数ｆｓｈ（Ｈｚ）のサンプリングクロックを用いてデジタル信号に変換して、信号Ｏとして出力する。

次に、このように構成された実施の形態の動作について図７の説明図を参照して説明する。図７（ａ）は入力端子Ｔ１，Ｔ３から入力される輝度信号Ｙのサンプリングタイミングを示し、図７（ｂ），（ｃ）は夫々色差信号Ｃｂ，Ｃｒのサンプリングタイミングを示し、図７（ｄ）は周波数が１６ＭＨｚのサンプリングクロックのサンプリングタイミングを示し、図７（ｅ）は周波数が４ＭＨｚのサンプリングクロックのサンプリングタイミングを示している。

いま、Ａ／Ｄ変換処理回路５５において３入力の輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒを処理するものとする。輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒは、スイッチ５４によって１／（１６（ＭＨｚ））の周期で切換えられて、シリアル信号としてＡ／Ｄ変換器５６に供給される。Ａ／Ｄ変換器５６は、図７（ｄ）に示す周波数８ＭＨｚのサンプリングクロックのサンプリングタイミングで、サンプリングを行う。図７（ａ）〜（ｃ）の白丸は、Ａ／Ｄ変換器５６によるサンプリングタイミングを示している。Ａ／Ｄ変換器５６は白丸位置のサンプル値を出力する。

Ｓ／Ｐ変換回路５７は１６ＭＨｚの周期で、Ａ／Ｄ変換器５６の出力を分離することで、白丸で示す輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒのサンプル値をパラレルに出力する。色差信号Ｃｂ，Ｃｒのサンプル値は夫々補間回路５９ａ，５９ｂに供給される。

Ｓ／Ｐ変換回路５７からの輝度信号Ｙのサンプリング周波数は８ＭＨｚ、色差信号Ｃｂ，Ｃｒのサンプリング周波数は４ＭＨｚとなっている。しかし、図７に示すように、輝度信号Ｙに対するサンプリングタイミングを基準サンプリングタイミングとすると、色差信号Ｃｂ，Ｃｒはサンプリングタイミングが周期１／（１６（ＭＨｚ））だけずれている。補間回路５９ａ，５９ｂは、各色差信号Ｃｂ，Ｃｒについて、基準サンプリングタイミングにおけるサンプル値を、補間処理によって求める。即ち、補間回路４９ａは色差信号Ｃｂの基準サンプリングタイミング前後の複数のサンプル値を用いて、基準サンプリングタイミングのサンプル値（黒丸）を求める。同様に、補間回路５９ｂは色差信号Ｃｒの基準サンプリングタイミング前後の複数のサンプル値を用いて、基準サンプリングタイミングのサンプル値（黒丸）を求める。補間回路５９ａ，５９ｂは補間処理によって求めたサンプル値を色差信号Ｃｂ'，Ｃｒ'として出力する。

一方、遅延調整回路５８は、補間回路５９ａ，５９ｂの補間処理に要する時間だけ輝度信号Ｙのサンプル値を遅延させることで、色差信号Ｃｂ，Ｃｒと同一基準サンプリングタイミングの輝度信号Ｙを各色差信号Ｃｂ'，Ｃｒ'と同時に輝度信号Ｙ'として出力する。

こうして、Ａ／Ｄ変換処理回路５５は、輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒの帯域幅として必要なサンプリング周波数を維持しつつ、１個のＡ／Ｄ変換器５６によって、輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒをデジタル変換することができる。

次に、Ａ／Ｄ変換処理回路５５が信号ＩＮに対する処理を行うものとする。この場合には、制御回路５０は、スイッチ５４に端子ｅを固定的に選択させ、Ａ／Ｄ変換器５６には、周波数がｆｓｈのサンプリングクロックを供給する。サンプリング周波数ｆｓｈは、例えば周波数１６ＭＨｚと同様の周波数であり、Ａ／Ｄ変換器５６は、このサンプリングクロックを用いて、信号ＩＮをデジタル変換する。Ａ／Ｄ変換器５６によってデジタル変換された信号ＩＮは、信号Ｏとしてそのまま出力される。

このように、本実施の形態においては、比較的広帯域の１信号と比較的狭帯域で帯域幅が異なる３信号との一方をデジタル信号に変換する場合において、スイッチによってこれらの２系統（４つの信号）の信号入力を切換えると共に、これらの２系統の信号帯域幅に応じてＡ／Ｄ変換器のサンプリングクロックを制御することによって、１個のＡ／Ｄ変換器を共用化したＡ／Ｄ変換処理を可能にする。２系統の入力に対して１個のＡ／Ｄ変換器のみを設ければよく、２系統の一方の入力しか入力されない場合でも、構成が無駄になることはない。また、１個のＡ／Ｄ変換器のみを動作させればよく、消費電力の増大を抑制することができる。

また、ｍ種類の信号を出力する時にＡ／Ｄ変換器に与える最適なサンプリングクロックの周波数は次のようになる。

ｉ番目の信号のサンプリング周波数をｘｉ・ｎ（Ｈｚ）、ｍ種類の信号のサンプリング周波数の合計をΣｘｉと表すことにする（ｉは１以上ｍ以下の整数、ｎは任意の実数）
ｘｉが任意の整数かつΣｘｉ の約数で表せる場合には、Ａ／Ｄ変換器５６に設定するサンプリングクロックの周波数は、Σｘｉ・ｎ（Ｈｚ）で与えられる。

各信号のサンプリング周波数は、各々の入力信号の帯域幅に基づいてサンプリング定理を満たすように決めればよいので、要するに入力信号の帯域幅の和に基づいてＡ／Ｄ変換器のサンプリング周波数を決定することで本発明が実施可能である。

また、Ａ／Ｄ変換器の出力信号を周波数変換処理により各々の信号のサンプリング周波数を揃えて信号を扱いやすくしたり、Ａ／Ｄ変換器の出力の全てを使用しなくても本発明は実現可能であり、本発明の効果を得ることが出来る。

なお、上記各実施の形態においては、多入力の２系統の入力がある場合の例を説明したが、３系統以上の入力がある場合でも、同様に適用可能である。また、Ａ／Ｄ変換処理回路はソフトウェア処理によっても実現可能である。

本発明の第１の実施の形態に係るＡ／Ｄ変換処理回路を示すブロック図。 図１中の補間回路１９の具体的な構成の一例を示す回路図。 第1の実施の形態の動作を説明するための説明図。 本発明の第２の実施の形態に係るＡ／Ｄ変換処理回路を示すブロック図。 第２の実施の形態の動作を説明するための説明図。 本発明の第３の実施の形態に係るＡ／Ｄ変換処理回路を示すブロック図。 第３の実施の形態の動作を説明するための説明図。

符号の説明

１０…チューナ、１３，２１…直交検波回路、１４…スイッチ、１５…Ａ／Ｄ変換処理回路、１６…Ａ／Ｄ変換器、１７…Ｓ／Ｐ変換回路、１８…遅延調整回路、１９…補間回路、２０…制御回路。

Claims (5)

1. 複数の系統の入力から各系統の入力を選択するスイッチであって、選択した系統の入力が多入力である場合には、該多入力の各入力を順次切換え選択し、選択した系統の入力が１入力である場合には、該１入力を固定的に選択するスイッチと、
   前記スイッチの出力をデジタル信号に変換するものであって、必要な信号帯域幅に応じたサンプリング周波数でサンプリングを行ってデジタル信号を得るＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器の出力に含まれる信号を分離する分離手段と、
   前記分離手段からの各信号に対して前記Ａ／Ｄ変換器におけるサンプリングタイミングのずれに応じた補間処理を行って、前記多入力を同一サンプリングタイミングでデジタル変換した場合の信号を得る補間手段と、
   前記Ａ／Ｄ変換器に前記スイッチから１入力の信号が入力された場合には、前記Ａ／Ｄ変換器の出力をそのまま出力する出力手段と、
   を具備したことを特徴とするＡ／Ｄ変換処理回路。
2. 前記補間手段は、前記分離手段からの各信号の１つの信号以外の信号に対する補間処理を行うと共に、
   前記１つの信号を前記補間処理に要する時間だけ遅延させる遅延手段を具備したことを特徴とする請求項１に記載のＡ／Ｄ変換処理回路。
3. 前記Ａ／Ｄ変換器は、前記スイッチから多入力の信号がシリアルに入力された場合には、前記多入力の信号の帯域幅の和に基づいて、前記サンプリング周波数を決定することを特徴とする請求項１に記載のＡ／Ｄ変換処理回路。
4. 前記多入力の信号は、直交変換によって得られるＩ，Ｑ信号であり、
   前記１入力の信号は、中間周波信号であることを特徴とする請求項１に記載のＡ／Ｄ変換処理回路。
5. 請求項１に記載のＡ／Ｄ変換処理回路と、
   前記出力手段の出力を直交検波する直交検波回路と、
   前記補間手段の出力と前記直交検波回路の出力との一方を選択的に出力する切換手段と、
   を具備したことを特徴とする復調装置。

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