JP2003198648A - 位相偏移変調方式の変調器 - Google Patents
位相偏移変調方式の変調器Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
-
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2032—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner
- H04L27/2053—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases
- H04L27/206—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers
- H04L27/2067—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states
- H04L27/2089—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states with unbalanced quadrature channels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 内部で発生するＩ／Ｑチャネル間の位相誤整
合を補償し得る位相偏移変調方式の変調器を提供する。 【解決手段】 Ｉ／Ｑチャネル間の位相差を利用して、
データ変調を行う位相偏移変調方式の変調器において、
前記Ｉ／Ｑチャネルの入力端にＩ／Ｑチャネルデジタル
データの遅延を調節するためのデータシフティング手段
４０Ａ、４０Ｂ、４１を備える。
合を補償し得る位相偏移変調方式の変調器を提供する。 【解決手段】 Ｉ／Ｑチャネル間の位相差を利用して、
データ変調を行う位相偏移変調方式の変調器において、
前記Ｉ／Ｑチャネルの入力端にＩ／Ｑチャネルデジタル
データの遅延を調節するためのデータシフティング手段
４０Ａ、４０Ｂ、４１を備える。
Description
【０００１】
【本発明が属する技術分野】本発明は、デジタル通信分
野、特に信号変調技術に関し、さらに詳細には、位相偏
移変調（ＰＳＫ；ｐｈａｓｅ ｓｈｉｆｔ ｋｅｙｉｎ
ｇ）方式の変調器に関する。
野、特に信号変調技術に関し、さらに詳細には、位相偏
移変調（ＰＳＫ；ｐｈａｓｅ ｓｈｉｆｔ ｋｅｙｉｎ
ｇ）方式の変調器に関する。
【０００２】
【従来の技術】デジタル通信システムに用いられる変調
方式には、振幅変調（ａｍｐｌｉｔｕｄｅ ｍｏｄｕｌ
ａｔｉｏｎ）、周波数変調（ｆｒｅｑｕｅｎｃｙ ｍｏ
ｄｕｌａｔｉｏｎ）、位相変調（ｐｈａｓｅ ｍｏｄｕ
ｌａｔｉｏｎ）などがある。この中で位相変調方式、す
なわち、位相偏移変調（ＰＳＫ）方式は現在大部分の移
動通信システムで採用している信号変調技術である。
方式には、振幅変調（ａｍｐｌｉｔｕｄｅ ｍｏｄｕｌ
ａｔｉｏｎ）、周波数変調（ｆｒｅｑｕｅｎｃｙ ｍｏ
ｄｕｌａｔｉｏｎ）、位相変調（ｐｈａｓｅ ｍｏｄｕ
ｌａｔｉｏｎ）などがある。この中で位相変調方式、す
なわち、位相偏移変調（ＰＳＫ）方式は現在大部分の移
動通信システムで採用している信号変調技術である。
【０００３】図１は、従来の技術にかかるＰＳＫ方式の
Ｉ／Ｑ変調器のブロック図である。図１を参照すると、
従来の技術にかかるＰＳＫ方式のＩ／Ｑ変調器は、Ｉチ
ャネルとＱチャネルに対して対称的に構成されている。
まず、Ｉチャネル側には、第１クロックＣＬＫ１により
制御されて、入力されたＮビットのＩチャネルデジタル
データをアナログ信号に変換するためのデジタル／アナ
ログ変換機ＤＡＣ１１と、デジタル／アナログ変換機Ｄ
ＡＣ１１の出力信号Ａをフィルタリングするための低域
通過フィルタＬＰＦ１３が備えられる。また、Ｑチャネ
ル側には、第２クロックＣＬＫ２により制御されて入力
されたＮビットのＱチャネルデジタルデータをアナログ
信号に変換するためのデジタル／アナログ変換機ＤＡＣ
１２と、デジタル／アナログ変換機ＤＡＣ１２の出力信
号Ｂをフィルタリングするための低域通過フィルタＬＰ
Ｆ１４が備えられる。
Ｉ／Ｑ変調器のブロック図である。図１を参照すると、
従来の技術にかかるＰＳＫ方式のＩ／Ｑ変調器は、Ｉチ
ャネルとＱチャネルに対して対称的に構成されている。
まず、Ｉチャネル側には、第１クロックＣＬＫ１により
制御されて、入力されたＮビットのＩチャネルデジタル
データをアナログ信号に変換するためのデジタル／アナ
ログ変換機ＤＡＣ１１と、デジタル／アナログ変換機Ｄ
ＡＣ１１の出力信号Ａをフィルタリングするための低域
通過フィルタＬＰＦ１３が備えられる。また、Ｑチャネ
ル側には、第２クロックＣＬＫ２により制御されて入力
されたＮビットのＱチャネルデジタルデータをアナログ
信号に変換するためのデジタル／アナログ変換機ＤＡＣ
１２と、デジタル／アナログ変換機ＤＡＣ１２の出力信
号Ｂをフィルタリングするための低域通過フィルタＬＰ
Ｆ１４が備えられる。
【０００４】また、ＰＳＫ方式のＩ／Ｑ変調器は、Ｉチ
ャネル及びＱチャネルデータをそれぞれのキャリアに載
せて、チャネルに伝送するための混合部１０を備える。
混合部１０は、所定の周波数を有したサイン関数キャリ
アｓｉｎ（ωｃｔ）を生成するための発振器１９と、発
振器１９から出力されたサイン関数キャリアｓｉｎ（ω
ｃｔ）の位相を９０度シフトさせて、コサイン関数キャ
リアｃｏｓ（ωｃｔ）を生成するためのπ／２位相シフ
タ１５と、低域通過フィルタＬＰＦ１３から出力された
ＩチャネルデータＣとコサイン関数キャリアｃｏｓ（ω
ｃｔ）とをミキシングするための乗算器１６と、低域通
過フィルタＬＰＦ１４から出力されたＱチャネルデータ
Ｄとサイン関数キャリアｓｉｎ（ωｃｔ）とをミキシン
グするための乗算器１７と、前記二つの乗算器１６、１
７の出力信号Ｅ、Ｆを足して、一つの信号にするための
加算器１８とから構成される。
ャネル及びＱチャネルデータをそれぞれのキャリアに載
せて、チャネルに伝送するための混合部１０を備える。
混合部１０は、所定の周波数を有したサイン関数キャリ
アｓｉｎ（ωｃｔ）を生成するための発振器１９と、発
振器１９から出力されたサイン関数キャリアｓｉｎ（ω
ｃｔ）の位相を９０度シフトさせて、コサイン関数キャ
リアｃｏｓ（ωｃｔ）を生成するためのπ／２位相シフ
タ１５と、低域通過フィルタＬＰＦ１３から出力された
ＩチャネルデータＣとコサイン関数キャリアｃｏｓ（ω
ｃｔ）とをミキシングするための乗算器１６と、低域通
過フィルタＬＰＦ１４から出力されたＱチャネルデータ
Ｄとサイン関数キャリアｓｉｎ（ωｃｔ）とをミキシン
グするための乗算器１７と、前記二つの乗算器１６、１
７の出力信号Ｅ、Ｆを足して、一つの信号にするための
加算器１８とから構成される。
【０００５】上記のように構成された従来の技術による
ＰＳＫ方式のＩ／Ｑ変調器において、Ｉチャネル側には
コサイン値を有するデータが入力され、Ｑチャネル側に
はサイン値を有するデータが入力される。勿論、これら
は互いに変えて入力されることができる。ある特定周波
数を有する信号をデジタルデータとしてデジタル／アナ
ログ変換機ＤＡＣ１１、１２に入力すれば、デジタル化
されたサイン波が出力される。これらの信号が低域通過
フィルタＬＰＦ１３、１４を経て混合器１０でキャリア
とミックスされた後、一つの信号に合わせてチャネルに
伝送されるのである。
ＰＳＫ方式のＩ／Ｑ変調器において、Ｉチャネル側には
コサイン値を有するデータが入力され、Ｑチャネル側に
はサイン値を有するデータが入力される。勿論、これら
は互いに変えて入力されることができる。ある特定周波
数を有する信号をデジタルデータとしてデジタル／アナ
ログ変換機ＤＡＣ１１、１２に入力すれば、デジタル化
されたサイン波が出力される。これらの信号が低域通過
フィルタＬＰＦ１３、１４を経て混合器１０でキャリア
とミックスされた後、一つの信号に合わせてチャネルに
伝送されるのである。
【０００６】図２は、図１の混合器１０の動作を説明す
るための波形図である。図２を参照すると、コサイン値
を有するＩチャネルデータにコサイン関数キャリアｃｏ
ｓ（ωｃｔ）を乗算すれば、下位サイドバンドＬＳＢ
（Ｌｏｗｅｒ ｓｉｄｅｂａｎｄ）及び上位バンドサイ
ドＵＳＢ（Ｕｐｐｅｒ ｓｉｄｅｂａｎｄ）に（ａ）の
ような波形が具現され、サイン値を有するＱチャネルデ
ータにサイン関数キャリアｓｉｎ（ωｃｔ）を乗算すれ
ば、（ｂ）のような波形が具現される。したがって、上
記（ａ）と（ｂ）の波形とを足せば、（ｃ）のように、
下位バンドサイドＬＳＢでは相殺が発生し、上位バンド
サイドＵＳＢのみに２倍の振幅を有する波形が具現され
る。送信機では、上記のような原理により信号を変調し
てチャネルに送信し、受信機では、積分によって信号を
復調して元来の信号を復元することになる。
るための波形図である。図２を参照すると、コサイン値
を有するＩチャネルデータにコサイン関数キャリアｃｏ
ｓ（ωｃｔ）を乗算すれば、下位サイドバンドＬＳＢ
（Ｌｏｗｅｒ ｓｉｄｅｂａｎｄ）及び上位バンドサイ
ドＵＳＢ（Ｕｐｐｅｒ ｓｉｄｅｂａｎｄ）に（ａ）の
ような波形が具現され、サイン値を有するＱチャネルデ
ータにサイン関数キャリアｓｉｎ（ωｃｔ）を乗算すれ
ば、（ｂ）のような波形が具現される。したがって、上
記（ａ）と（ｂ）の波形とを足せば、（ｃ）のように、
下位バンドサイドＬＳＢでは相殺が発生し、上位バンド
サイドＵＳＢのみに２倍の振幅を有する波形が具現され
る。送信機では、上記のような原理により信号を変調し
てチャネルに送信し、受信機では、積分によって信号を
復調して元来の信号を復元することになる。
【０００７】また、完璧なＩ／Ｑ変調のためには、位相
の側面で２つが要求される。第一に、低域通過フィルタ
ＬＰＦ１３、１４の出力信号Ｃ、Ｄは、正確にπ／２の
位相差を有するべきである。すなわち、入力される通常
のデジタルデータの場合、ＩチャネルがＱチャネルより
π／２ほど位相が速いため、Ｉチャネルにはコサイン値
が、Ｑチャネルにはサイン値が与えられることになる。
第二に、コサイン関数キャリアｃｏｓ（ωｃｔ）とサイ
ン関数キャリアｓｉｎ（ωｃｔ）とが正確にπ／２の位
相差を有するべきである。
の側面で２つが要求される。第一に、低域通過フィルタ
ＬＰＦ１３、１４の出力信号Ｃ、Ｄは、正確にπ／２の
位相差を有するべきである。すなわち、入力される通常
のデジタルデータの場合、ＩチャネルがＱチャネルより
π／２ほど位相が速いため、Ｉチャネルにはコサイン値
が、Ｑチャネルにはサイン値が与えられることになる。
第二に、コサイン関数キャリアｃｏｓ（ωｃｔ）とサイ
ン関数キャリアｓｉｎ（ωｃｔ）とが正確にπ／２の位
相差を有するべきである。
【０００８】しかし、素子内部の遅延時間の差、または
実際チップで発生する誤整合などの影響によって、所望
の位相差を正確に具現し難いという問題点がある。この
ように、所望の位相差を正確に具現し得ない場合、Ｉ／
Ｑ変調自体が正確になされないため、受信端で元来の信
号を復元することは難しくなる。
実際チップで発生する誤整合などの影響によって、所望
の位相差を正確に具現し難いという問題点がある。この
ように、所望の位相差を正確に具現し得ない場合、Ｉ／
Ｑ変調自体が正確になされないため、受信端で元来の信
号を復元することは難しくなる。
【０００９】図３は、理想的なＩ／Ｑチャネルの信号波
形図であって、図４は、誤差が発生した実際のＩ／Ｑチ
ャネルの信号波形図である。図３の（ａ）及び（ｂ）を
参照すれば、Ｉチャネルのコサイン値とＱチャネルのサ
イン値が正確にπ／２の位相差を有する。これは理想的
なケースであって、実際には図４に示すように、誤差が
発生することになる。図４の（ｂ）には、図４の（ａ）
に示すＩチャネルのコサイン値と比較して、Ｑチャネル
のサイン値がＴ１ほど速い位相を有する場合を示してお
り、図４の（ｃ）には、Ｑチャネルのサイン値がＩチャ
ネルのコサイン値に比べて、Ｔ２ほど遅い場合を示して
いる。
形図であって、図４は、誤差が発生した実際のＩ／Ｑチ
ャネルの信号波形図である。図３の（ａ）及び（ｂ）を
参照すれば、Ｉチャネルのコサイン値とＱチャネルのサ
イン値が正確にπ／２の位相差を有する。これは理想的
なケースであって、実際には図４に示すように、誤差が
発生することになる。図４の（ｂ）には、図４の（ａ）
に示すＩチャネルのコサイン値と比較して、Ｑチャネル
のサイン値がＴ１ほど速い位相を有する場合を示してお
り、図４の（ｃ）には、Ｑチャネルのサイン値がＩチャ
ネルのコサイン値に比べて、Ｔ２ほど遅い場合を示して
いる。
【００１０】
【発明が解決しようとする課題】そこで、本発明は上記
従来の位相偏移変調方式の変調器における問題点に鑑み
てなされたものであって、本発明の目的は、内部で発生
するＩ／Ｑチャネル間の位相誤整合を補償し得る位相偏
移変調方式の変調器を提供することにある。
従来の位相偏移変調方式の変調器における問題点に鑑み
てなされたものであって、本発明の目的は、内部で発生
するＩ／Ｑチャネル間の位相誤整合を補償し得る位相偏
移変調方式の変調器を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
になされた本発明による位相偏移変調方式の変調器は、
Ｉ／Ｑチャネル間の位相差を利用して、データ変調を行
う位相偏移変調方式の変調器において、前記Ｉ／Ｑチャ
ネルの入力端にＩ／Ｑチャネルデジタルデータの遅延を
調節するためのデータシフティング手段を備えることを
特徴とする。
になされた本発明による位相偏移変調方式の変調器は、
Ｉ／Ｑチャネル間の位相差を利用して、データ変調を行
う位相偏移変調方式の変調器において、前記Ｉ／Ｑチャ
ネルの入力端にＩ／Ｑチャネルデジタルデータの遅延を
調節するためのデータシフティング手段を備えることを
特徴とする。
【００１２】また、上記目的を達成するためになされた
本発明による位相偏移変調方式の変調器は、チャネル間
の位相差を利用して、データ変調を行う位相偏移変調方
式の変調器において、Ｉチャネルデジタルデータの遅延
を調節するための第１データシフティング手段と、Ｑチ
ャネルデジタルデータの遅延を調節するための第２デー
タシフティング手段と、前記第１及び第２データシフテ
ィング手段の出力を各々入力し、アナログ信号に変換す
るための第１及び第２デジタル／アナログ変換手段と、
前記第１及び第２デジタル／アナログ変換手段の出力を
各々フィルタリングするための第１及び第２フィルタリ
ング手段と、前記第１及び第２フィルタリング手段の出
力を各々所定の位相差を有する第１及び第２キャリア信
号に載せて一つの信号にするための混合手段と、前記第
１及び第２フィルタリング手段の出力間の位相誤整合量
と前記第１及び第２キャリア信号の位相誤整合量を検出
し、それに対応する前記第１及び第２データシフティン
グ手段の遅延量を制御するための遅延制御手段とを備え
ることを特徴とする。
本発明による位相偏移変調方式の変調器は、チャネル間
の位相差を利用して、データ変調を行う位相偏移変調方
式の変調器において、Ｉチャネルデジタルデータの遅延
を調節するための第１データシフティング手段と、Ｑチ
ャネルデジタルデータの遅延を調節するための第２デー
タシフティング手段と、前記第１及び第２データシフテ
ィング手段の出力を各々入力し、アナログ信号に変換す
るための第１及び第２デジタル／アナログ変換手段と、
前記第１及び第２デジタル／アナログ変換手段の出力を
各々フィルタリングするための第１及び第２フィルタリ
ング手段と、前記第１及び第２フィルタリング手段の出
力を各々所定の位相差を有する第１及び第２キャリア信
号に載せて一つの信号にするための混合手段と、前記第
１及び第２フィルタリング手段の出力間の位相誤整合量
と前記第１及び第２キャリア信号の位相誤整合量を検出
し、それに対応する前記第１及び第２データシフティン
グ手段の遅延量を制御するための遅延制御手段とを備え
ることを特徴とする。
【００１３】
【発明の実施の形態】次に、本発明にかかる位相偏移変
調方式（ＰＳＫ方式）の変調器の実施の形態の具体例を
図面を参照しながら説明する。
調方式（ＰＳＫ方式）の変調器の実施の形態の具体例を
図面を参照しながら説明する。
【００１４】図５は、本発明の一実施例にかかるＰＳＫ
方式のＩ／Ｑ変調器のブロック図である。図５を参照す
ると、本実施例にかかるＰＳＫ方式のＩ／Ｑ変調器も図
１に示す従来の技術にかかる変調器と同様に、Ｉチャネ
ルとＱチャネルに対して対称的に構成されている。すな
わち、Ｉチャネル側には、デジタル／アナログ変換機Ｄ
ＡＣ３１と低域通過フィルタＬＰＦ３３とが備えられ、
Ｑチャネル側には、デジタル／アナログ変換機ＤＡＣ３
２と低域通過フィルタＬＰＦ３４とが備えられる。
方式のＩ／Ｑ変調器のブロック図である。図５を参照す
ると、本実施例にかかるＰＳＫ方式のＩ／Ｑ変調器も図
１に示す従来の技術にかかる変調器と同様に、Ｉチャネ
ルとＱチャネルに対して対称的に構成されている。すな
わち、Ｉチャネル側には、デジタル／アナログ変換機Ｄ
ＡＣ３１と低域通過フィルタＬＰＦ３３とが備えられ、
Ｑチャネル側には、デジタル／アナログ変換機ＤＡＣ３
２と低域通過フィルタＬＰＦ３４とが備えられる。
【００１５】本実施例のＰＳＫ方式のＩ／Ｑ変調器もＩ
チャネル及びＱチャネルデータをそれぞれのキャリアに
載せてチャネルに伝送するための混合部３０を備える。
混合部３０は、所定の周波数を有するサイン関数キャリ
アｓｉｎ（ωｃｔ）を生成するための発振器３９と、発
振器３９から出力されたサイン関数キャリアｓｉｎ（ω
ｃｔ）の位相を９０度シフトさせて、コサイン関数キャ
リアｃｏｓ（ωｃｔ）を生成するためのπ／２位相シフ
タ３５と、低域通過フィルタＬＰＦ３３から出力された
ＩチャネルデータＣとコサイン関数キャリアｃｏｓ（ω
ｃｔ）とをミキシングするための乗算器３６と、低域通
過フィルタＬＰＦ３４から出力されたＱチャネルデータ
Ｄとサイン関数キャリアｓｉｎ（ωｃｔ）とをミキシン
グするための乗算器３７と、上記二つの乗算器３６、３
７の出力信号Ｅ、Ｆを足して、一つの信号にするための
加算器３８とから構成される。
チャネル及びＱチャネルデータをそれぞれのキャリアに
載せてチャネルに伝送するための混合部３０を備える。
混合部３０は、所定の周波数を有するサイン関数キャリ
アｓｉｎ（ωｃｔ）を生成するための発振器３９と、発
振器３９から出力されたサイン関数キャリアｓｉｎ（ω
ｃｔ）の位相を９０度シフトさせて、コサイン関数キャ
リアｃｏｓ（ωｃｔ）を生成するためのπ／２位相シフ
タ３５と、低域通過フィルタＬＰＦ３３から出力された
ＩチャネルデータＣとコサイン関数キャリアｃｏｓ（ω
ｃｔ）とをミキシングするための乗算器３６と、低域通
過フィルタＬＰＦ３４から出力されたＱチャネルデータ
Ｄとサイン関数キャリアｓｉｎ（ωｃｔ）とをミキシン
グするための乗算器３７と、上記二つの乗算器３６、３
７の出力信号Ｅ、Ｆを足して、一つの信号にするための
加算器３８とから構成される。
【００１６】すなわち、上述した構成は、図１に示した
従来の技術にかかるＩ／Ｑ変調器と大きい差はない。但
し、本実施例では、Ｉチャネルのデジタル／アナログ変
換機ＤＡＣ３１の前端には第１クロックＣＬＫ１により
制御されるデータシフタ４０Ａを、Ｑチャネルのデジタ
ル／アナログ変換機ＤＡＣ３２の前端には第２クロック
ＣＬＫ２により制御されるデータシフタ４０Ｂを挿入
し、これらのデータシフタ４０Ａ、４０Ｂの遅延量を制
御するための遅延制御部４１をさらに備えた。
従来の技術にかかるＩ／Ｑ変調器と大きい差はない。但
し、本実施例では、Ｉチャネルのデジタル／アナログ変
換機ＤＡＣ３１の前端には第１クロックＣＬＫ１により
制御されるデータシフタ４０Ａを、Ｑチャネルのデジタ
ル／アナログ変換機ＤＡＣ３２の前端には第２クロック
ＣＬＫ２により制御されるデータシフタ４０Ｂを挿入
し、これらのデータシフタ４０Ａ、４０Ｂの遅延量を制
御するための遅延制御部４１をさらに備えた。
【００１７】図６は、図５のデータシフタの回路例示図
である。図６を参照すると、データシフタ４０は、クロ
ックＣＬＫにより制御され、直列に連結された複数のシ
フトレジスタと、シフトレジスタ各々の出力端に接続さ
れてシフトレジスタ出力の中、いずれか一つを選択的に
出力するためのスイッチＳ１、Ｓ２、・・・、Ｓｎ、Ｓ
ｎ＋１を備える。
である。図６を参照すると、データシフタ４０は、クロ
ックＣＬＫにより制御され、直列に連結された複数のシ
フトレジスタと、シフトレジスタ各々の出力端に接続さ
れてシフトレジスタ出力の中、いずれか一つを選択的に
出力するためのスイッチＳ１、Ｓ２、・・・、Ｓｎ、Ｓ
ｎ＋１を備える。
【００１８】図７は、図６のデータシフタのタイミング
図であって、以下、これら図５〜７を参照しながら実施
例によるＰＳＫ方式のＩ／Ｑ変調器の動作を説明する。
まず、Ｉチャネル側には、ＮビットのＩチャネルデジタ
ルデータが入力され、Ｑチャネル側には、ＮビットのＱ
チャネルデジタルデータが入力される。この場合、Ｎビ
ットのＩチャネルデジタルデータは、コサイン値を有
し、ＮビットのＱチャネルデジタルデータは、サイン値
を有する。Ｎビットのデジタルデータがデータシフタ４
０（図６）に入力されれば、クロックＣＬＫに同期され
てデータがシフトされる。すなわち、シフトレジスタを
一つずつ経る時ごとに、クロックＣＬＫの一周期ほどデ
ータが遅延される。例えば、図６及び図７の（ａ）、
（ｂ）、（ｃ）、（ｄ）を経ていくことが、このような
データシフト動作を表している。
図であって、以下、これら図５〜７を参照しながら実施
例によるＰＳＫ方式のＩ／Ｑ変調器の動作を説明する。
まず、Ｉチャネル側には、ＮビットのＩチャネルデジタ
ルデータが入力され、Ｑチャネル側には、ＮビットのＱ
チャネルデジタルデータが入力される。この場合、Ｎビ
ットのＩチャネルデジタルデータは、コサイン値を有
し、ＮビットのＱチャネルデジタルデータは、サイン値
を有する。Ｎビットのデジタルデータがデータシフタ４
０（図６）に入力されれば、クロックＣＬＫに同期され
てデータがシフトされる。すなわち、シフトレジスタを
一つずつ経る時ごとに、クロックＣＬＫの一周期ほどデ
ータが遅延される。例えば、図６及び図７の（ａ）、
（ｂ）、（ｃ）、（ｄ）を経ていくことが、このような
データシフト動作を表している。
【００１９】データシフタ４０でのデータ遅延量は、ス
イッチＳ１、Ｓ２、・・・、Ｓｎ＋１の制御により調節
されるが、遅延制御部４１で各スイッチＳ１、Ｓ２、・
・・、Ｓｎ＋１を制御することになる。すなわち、遅延
制御部４１は、Ｃ、Ｄ信号とコサイン関数キャリアｃｏ
ｓ（ωｃｔ）、サイン関数キャリアｓｉｎ（ωｃｔ）を
入力されて、ＣとＤ信号との間の位相差とコサイン関数
キャリアｃｏｓ（ωｃｔ）及びサイン関数キャリアｓｉ
ｎ（ωｃｔ）との間の位相差を各々検出（Ｃ、Ｄ信号間
の位相差がπ／２を基準にする場合、どんな状態である
のか、そして、Ｅ、Ｆ信号間の位相差がπ／２を基準に
する場合、どんな状態であるのか）し、前記二つの要素
による位相誤整合を総合して、位相誤整合を補償するた
めの遅延量に対応する一つのスイッチをターンオンさせ
る。
イッチＳ１、Ｓ２、・・・、Ｓｎ＋１の制御により調節
されるが、遅延制御部４１で各スイッチＳ１、Ｓ２、・
・・、Ｓｎ＋１を制御することになる。すなわち、遅延
制御部４１は、Ｃ、Ｄ信号とコサイン関数キャリアｃｏ
ｓ（ωｃｔ）、サイン関数キャリアｓｉｎ（ωｃｔ）を
入力されて、ＣとＤ信号との間の位相差とコサイン関数
キャリアｃｏｓ（ωｃｔ）及びサイン関数キャリアｓｉ
ｎ（ωｃｔ）との間の位相差を各々検出（Ｃ、Ｄ信号間
の位相差がπ／２を基準にする場合、どんな状態である
のか、そして、Ｅ、Ｆ信号間の位相差がπ／２を基準に
する場合、どんな状態であるのか）し、前記二つの要素
による位相誤整合を総合して、位相誤整合を補償するた
めの遅延量に対応する一つのスイッチをターンオンさせ
る。
【００２０】図８及び図９は、データシフタを用いた位
相誤整合の補償動作を説明するためのデータシフタのタ
イミング図及びＩ／Ｑチャネルの信号波形図である。図
８において、ケース１は、Ｉチャネル信号とＱチャネル
信号とが正確にπ／２の位相差を表す場合であり、ケー
ス２は、Ｉチャネル信号に比べてＱチャネル信号がπ／
２より小さい位相差を表す場合であり、ケース３は、Ｉ
チャネル信号に比べてＱチャネル信号がπ／２より大き
い位相差を表す場合を示すものである。
相誤整合の補償動作を説明するためのデータシフタのタ
イミング図及びＩ／Ｑチャネルの信号波形図である。図
８において、ケース１は、Ｉチャネル信号とＱチャネル
信号とが正確にπ／２の位相差を表す場合であり、ケー
ス２は、Ｉチャネル信号に比べてＱチャネル信号がπ／
２より小さい位相差を表す場合であり、ケース３は、Ｉ
チャネル信号に比べてＱチャネル信号がπ／２より大き
い位相差を表す場合を示すものである。
【００２１】図９を参照すると、先ず、ケース１では、
Ｉチャネルがコサイン値を有する場合、ＱチャネルはＩ
チャネルに比べてπ／２ほど遅い位相を有するので、Ｑ
チャネルは正確なサイン値を表している。したがって、
この場合にはデータシフタ４０Ａ、４０Ｂをイネーブル
させる必要がない。次いで、ケース２では、Ｑチャネル
がＩチャネルに比べてπ／２より小さい位相差を有す
る。すなわち、サイン波がＴ１ほど速く現れる。したが
って、この場合には、Ｑチャネル側のデータシフタ４０
Ｂをイネーブルさせて、入力されるＮビットのＱチャネ
ルデジタルデータをＴ１に該当するクロック周期（図８
では２周期）ほど遅延させることのできるスイッチＳ２
をターンオンさせれば、位相誤整合を補償することがで
きる。そして、ケース３では、ＱチャネルがＩチャネル
に比べてπ／２より大きい位相差を有する。すなわち、
サイン波がＴ２ほど遅く現れる。したがって、この場合
には、Ｉチャネル側のデータシフタ４０Ａをイネーブル
させて、入力されるＮビットのＩチャネルデジタルデー
タをＴ２に該当するクロック周期（図８では２周期）ほ
ど遅延させることのできるスイッチＳ２をターンオンさ
せれば、位相誤整合を補償することができる。
Ｉチャネルがコサイン値を有する場合、ＱチャネルはＩ
チャネルに比べてπ／２ほど遅い位相を有するので、Ｑ
チャネルは正確なサイン値を表している。したがって、
この場合にはデータシフタ４０Ａ、４０Ｂをイネーブル
させる必要がない。次いで、ケース２では、Ｑチャネル
がＩチャネルに比べてπ／２より小さい位相差を有す
る。すなわち、サイン波がＴ１ほど速く現れる。したが
って、この場合には、Ｑチャネル側のデータシフタ４０
Ｂをイネーブルさせて、入力されるＮビットのＱチャネ
ルデジタルデータをＴ１に該当するクロック周期（図８
では２周期）ほど遅延させることのできるスイッチＳ２
をターンオンさせれば、位相誤整合を補償することがで
きる。そして、ケース３では、ＱチャネルがＩチャネル
に比べてπ／２より大きい位相差を有する。すなわち、
サイン波がＴ２ほど遅く現れる。したがって、この場合
には、Ｉチャネル側のデータシフタ４０Ａをイネーブル
させて、入力されるＮビットのＩチャネルデジタルデー
タをＴ２に該当するクロック周期（図８では２周期）ほ
ど遅延させることのできるスイッチＳ２をターンオンさ
せれば、位相誤整合を補償することができる。
【００２２】さらに、本実施例で用いられたデータシフ
タは、比較的簡単なデジタルロジックであって、回路が
複雑でないため容易に具現でき、その処理結果の正確性
を保障することができる。
タは、比較的簡単なデジタルロジックであって、回路が
複雑でないため容易に具現でき、その処理結果の正確性
を保障することができる。
【００２３】尚、本発明は、上述の実施例に限られるも
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
【００２４】
【発明の効果】上述したようになされた本発明による位
相偏移変調方式の変調器によれば、位相偏移変調方式に
よりデータを伝送するシステムで多く発生するＩ／Ｑチ
ャネル間の位相誤整合を予め補償することによって、正
確なデータ伝送を行うことのできる効果が得られる。
相偏移変調方式の変調器によれば、位相偏移変調方式に
よりデータを伝送するシステムで多く発生するＩ／Ｑチ
ャネル間の位相誤整合を予め補償することによって、正
確なデータ伝送を行うことのできる効果が得られる。
【図面の簡単な説明】
【図１】従来の技術にかかる位相偏移変調方式のＩ／Ｑ
変調器のブロック図である。
変調器のブロック図である。
【図２】図１の混合器の動作を説明するための波形図で
ある。
ある。
【図３】理想的なＩ／Ｑチャネルの信号波形図である。
【図４】誤差が発生した実際のＩ／Ｑチャネルの信号波
形図である。
形図である。
【図５】本発明の一実施例にかかる位相偏移変調方式の
Ｉ／Ｑ変調器のブロック図である。
Ｉ／Ｑ変調器のブロック図である。
【図６】図５のデータシフタの回路例示図である。
【図７】図６のデータシフタのタイミング図である。
【図８】データシフタを利用した位相誤整合の補償動作
を説明するためのデータシフタのタイミング図である。
を説明するためのデータシフタのタイミング図である。
【図９】データシフタを利用した位相誤整合の補償動作
を説明するためのＩ／Ｑチャネルの信号波形図である。
を説明するためのＩ／Ｑチャネルの信号波形図である。
３０ 混合器
３１、３２ デジタル／アナログ変換機
３３、３４ 低域通過フィルタ
３５ π／２位相シフタ
３６、３７ 乗算器
３８ 加算器
３９ 発振器
４０、４０Ａ、４０Ｂ データシフタ
Claims (10)
- 【請求項１】 Ｉ／Ｑチャネル間の位相差を利用して、
データ変調を行う位相偏移変調方式の変調器において、 前記Ｉ／Ｑチャネルの入力端にＩ／Ｑチャネルデジタル
データの遅延を調節するためのデータシフティング手段
を備えることを特徴とする位相偏移変調方式の変調器。 - 【請求項２】 前記Ｉ／Ｑチャネル間の位相誤整合量を
検出し、それに対応する前記データシフティング手段の
遅延量を制御するための遅延制御手段をさらに備えるこ
とを特徴とする請求項１に記載の位相偏移変調方式の変
調器。 - 【請求項３】 前記データシフティング手段は、クロッ
ク信号により制御される直列接続された複数のシフトレ
ジスタと、 前記シフトレジスタのそれぞれの出力端に接続されて前
記シフトレジスタの出力を選択的に出力するための複数
のスイッチとを備えることを特徴とする請求項１または
２に記載の位相偏移変調方式の変調器。 - 【請求項４】 チャネル間の位相差を利用して、データ
変調を行う位相偏移変調方式の変調器において、 Ｉチャネルデジタルデータの遅延を調節するための第１
データシフティング手段と、 Ｑチャネルデジタルデータの遅延を調節するための第２
データシフティング手段と、 前記第１及び第２データシフティング手段の出力を各々
入力し、アナログ信号に変換するための第１及び第２デ
ジタル／アナログ変換手段と、 前記第１及び第２デジタル／アナログ変換手段の出力を
各々フィルタリングするための第１及び第２フィルタリ
ング手段と、 前記第１及び第２フィルタリング手段の出力を各々所定
の位相差を有する第１及び第２キャリア信号に載せて一
つの信号にするための混合手段と、 前記第１及び第２フィルタリング手段の出力間の位相誤
整合量と前記第１及び第２キャリア信号の位相誤整合量
を検出し、それに対応する前記第１及び第２データシフ
ティング手段の遅延量を制御するための遅延制御手段と
を備えることを特徴とする位相偏移変調方式の変調器。 - 【請求項５】 前記第１及び第２データシフティング手
段は各々、 クロック信号により制御される直列に接続された複数の
シフトレジスタと、 前記シフトレジスタの各々の出力端に接続されて、前記
シフトレジスタの出力を選択的に出力するための複数の
スイッチとを備えることを特徴とする請求項４に記載の
位相偏移変調方式の変調器。 - 【請求項６】 前記第１データシフティング手段と前記
第１デジタル／アナログ変換手段は、第１クロックによ
り制御されることを特徴とする請求項４または５に記載
の位相偏移変調方式の変調器。 - 【請求項７】 前記第２データシフティング手段と前記
第２デジタル／アナログ変換手段は、第２クロックによ
り制御されることを特徴とする請求項４または５に記載
の位相偏移変調方式の変調器。 - 【請求項８】 前記混合手段は、前記第２キャリア信号
を生成するための発振器と、 前記発振器から出力された第２キャリア信号の位相を所
定の位相差ほどシフトさせて、前記第１キャリア信号を
生成するための位相シフタと、 前記第１フィルタリング手段の出力と前記第２キャリア
信号とを乗ずるための第１乗算器と、 前記第２フィルタリング手段の出力と前記第１キャリア
信号とを乗ずるための第２乗算器と、 前記第１及び第２乗算器の出力を足すための加算器とを
備えることを特徴とする請求項４に記載の位相偏移変調
方式の変調器。 - 【請求項９】 前記位相シフタは、π／２位相シフタで
あることを特徴とする請求項８に記載の位相偏移変調方
式の変調器。 - 【請求項１０】 前記第１及び第２フィルタリング手段
は、低域通過フィルタであることを特徴とする請求項４
に記載の位相偏移変調方式の変調器。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1020010078808A KR100588753B1 (ko) | 2001-12-13 | 2001-12-13 | 위상쉬프트키잉 방식의 변조기 |
| KR2001-078808 | 2001-12-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003198648A true JP2003198648A (ja) | 2003-07-11 |
| JP4068415B2 JP4068415B2 (ja) | 2008-03-26 |
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ID=19716983
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002239944A Expired - Fee Related JP4068415B2 (ja) | 2001-12-13 | 2002-08-20 | 位相偏移変調方式の変調器 |
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|---|---|
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| JP (1) | JP4068415B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008104065A (ja) * | 2006-10-20 | 2008-05-01 | Advantest Corp | 検出装置、アナログ変調回路、及び試験装置 |
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|---|---|---|---|---|
| JP3841077B2 (ja) * | 2003-10-17 | 2006-11-01 | ソニー株式会社 | デジタル変調回路およびデジタル変調方法、デジタル復調回路およびデジタル復調方法、復調用キャリアの生成回路および生成方法、並びに復調用ビットクロックの生成回路および生成方法 |
| DE102004050648A1 (de) * | 2004-10-18 | 2006-04-20 | Rohde & Schwarz Gmbh & Co. Kg | Anordnung zur synchronen Ausgabe von in zwei oder mehr Digitale/Analog-Wandlern erzeugten Analogsignalen |
| JP2008526152A (ja) * | 2004-12-27 | 2008-07-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 送信装置 |
| US20070165866A1 (en) * | 2006-01-13 | 2007-07-19 | Motorola, Inc. | Method and apparatus to facilitate conveying audio content |
| KR20070080815A (ko) * | 2006-02-08 | 2007-08-13 | 한국전자통신연구원 | 직교 위상 편이 변조 장치 및 방법 |
| KR100889742B1 (ko) * | 2006-02-08 | 2009-03-24 | 한국전자통신연구원 | Ｉ/ｑ 변조 장치 및 방법 |
| US7822137B2 (en) * | 2006-10-25 | 2010-10-26 | L3 Communications Integrated Systems, L.P. | System and method for symbol rate estimation using vector velocity |
| US8493258B1 (en) * | 2012-02-23 | 2013-07-23 | Telefonaktiebolaget L M Ericsson (Publ) | Digital-to-analog converter image suppression with hilbert transform |
| US9166577B2 (en) | 2014-01-29 | 2015-10-20 | Qualcomm Incorporated | Modulation through differentially delayed clocks |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637755A (en) * | 1979-09-03 | 1981-04-11 | Nec Corp | Multiphase modulating device |
| KR950003669B1 (ko) * | 1992-12-22 | 1995-04-17 | 삼성전자 주식회사 | 4위상 차분 직교위상쉬프트키잉 변복조기 |
| KR0133496B1 (ko) | 1993-07-08 | 1998-04-21 | 이. 프라이스 윌리암 | 유량조절 밸브장치 |
| KR960000606B1 (ko) * | 1993-11-27 | 1996-01-09 | 삼성전자주식회사 | 차분 직교 위상 쉬프트 키잉 복조기 |
| EP0693844B1 (en) * | 1994-07-20 | 2005-12-07 | Nippon Telegraph And Telephone Corporation | Digital quadrature modulator |
| US5825829A (en) | 1995-06-30 | 1998-10-20 | Scientific-Atlanta, Inc. | Modulator for a broadband communications system |
| US6396804B2 (en) * | 1996-05-28 | 2002-05-28 | Qualcomm Incorporated | High data rate CDMA wireless communication system |
| US6678311B2 (en) * | 1996-05-28 | 2004-01-13 | Qualcomm Incorporated | High data CDMA wireless communication system using variable sized channel codes |
| US6697415B1 (en) * | 1996-06-03 | 2004-02-24 | Broadcom Corporation | Spread spectrum transceiver module utilizing multiple mode transmission |
| FI105377B (fi) * | 1997-05-29 | 2000-07-31 | Nokia Mobile Phones Ltd | Menetelmä kahden rinnakkaisen kanavan koodijakoiseksi lähettämiseksi sekä menetelmän toteuttava radiolaite |
| US6046630A (en) * | 1997-06-27 | 2000-04-04 | Hyundai Electronics Industries Co., Ltd. | π/4 QPSK digital demodulating apparatus and a method thereof |
| US6310870B1 (en) * | 1998-03-30 | 2001-10-30 | Oki Telecom, Inc. | Method for transmitting high data rate information in code division multiple access systems |
| US6301310B1 (en) * | 1998-12-14 | 2001-10-09 | Hughes Electronics Corporation | Efficient implementation for systems using CEOQPSK |
| US6366604B1 (en) * | 1998-12-18 | 2002-04-02 | Philips Electric North America Corporation | Compensation for phase errors caused by clock jitter in a CDMA communication system |
| DE19947536A1 (de) * | 1999-10-02 | 2001-04-05 | Philips Corp Intellectual Pty | Verfahren zum Auslesen der Sensorelemente eines Sensors sowie Sensor |
| US6137833A (en) * | 1999-10-20 | 2000-10-24 | Lockheed Martin Corporation | Programmable transmitter baseband equalizer |
| US6421398B1 (en) * | 2000-01-28 | 2002-07-16 | Alcatel Canada Inc. | Modulation system having on-line IQ calibration |
| US7046738B1 (en) * | 2000-02-08 | 2006-05-16 | Ericsson Inc. | 8-PSK transmit filtering using reduced look up tables |
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2001
- 2001-12-13 KR KR1020010078808A patent/KR100588753B1/ko not_active Expired - Fee Related
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20030048778A (ko) | 2003-06-25 |
| US20030112894A1 (en) | 2003-06-19 |
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