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JP2008198841A - Semiconductor device - Google Patents

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JP2008198841A
JP2008198841A JP2007033481A JP2007033481A JP2008198841A JP 2008198841 A JP2008198841 A JP 2008198841A JP 2007033481 A JP2007033481 A JP 2007033481A JP 2007033481 A JP2007033481 A JP 2007033481A JP 2008198841 A JP2008198841 A JP 2008198841A
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JP
Japan
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chip
pad row
package
semiconductor
bonding
Prior art date
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Pending
Application number
JP2007033481A
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Japanese (ja)
Inventor
Satoru Itaya
哲 板谷
Mitsuaki Katagiri
光昭 片桐
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Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
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Publication date
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    • H10W72/9445—
    • H10W90/754—

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Abstract

【課題】半導体チップに配置されるチップパッドの数が増加する場合の結線上の問題を解決する。
【解決手段】半導体チップ２がパッケージ基板３上に実装されてなる半導体パッケージ１において、１列又は２列の第１チップパッド列４Ａの並び方向（Ｙ方向）の両側に、更にこの並び方向と直交する方向（Ｘ方向）に並ぶ第２チップパッド列４Ｂを配置する。そして、パッケージ基板３の開口部５の周囲を囲むように配置された複数のチップパッドに対して、第１チップパッド列４Ａを構成するチップパッド４との間をボンディングワイヤーによってＸ方向から接続すると共に、第２チップパッド列４Ｂを構成するチップパッド４との間をボンディングワイヤーによってＹ方向から接続する。これにより、パッケージ基板３上の一部の領域にパッケージ配線が集中するのを防ぐことができる。
【選択図】図１A wiring problem is solved when the number of chip pads arranged on a semiconductor chip increases.
In a semiconductor package 1 in which a semiconductor chip 2 is mounted on a package substrate 3, the alignment direction is further provided on both sides of the alignment direction (Y direction) of one or two first chip pad rows 4A. A second chip pad row 4B arranged in an orthogonal direction (X direction) is arranged. The plurality of chip pads arranged so as to surround the periphery of the opening 5 of the package substrate 3 are connected to the chip pads 4 constituting the first chip pad row 4A from the X direction by bonding wires. At the same time, the chip pads 4 constituting the second chip pad row 4B are connected from the Y direction by bonding wires. Thereby, it is possible to prevent the package wiring from concentrating on a part of the area on the package substrate 3.
[Selection] Figure 1

Description

本発明は、半導体チップがパッケージ基板上に実装されてなる半導体装置に関する。   The present invention relates to a semiconductor device in which a semiconductor chip is mounted on a package substrate.

近年、半導体チップの集積度が年々向上し、それに伴って配線の微細化や多層化などが進んでいる。一方、半導体パッケージ（半導体装置）の高密度実装化のためには、パッケージサイズの小型化が必要となっている。例えば、ＢＧＡ(Ball Grid Array)やＣＳＰ(Chip Size Package)などの半導体パッケージは、パッケージ基板上に半導体チップを実装し、この半導体チップとパッケージ基板との間をワイヤーボンディング等で接続した構造を有している。この場合、パッケージ基板の裏面全面に外部接続用のはんだボールを配置することができるため、多ピン化に対応可能なパッケージ形態となっている（例えば、特許文献１〜３を参照。）。   In recent years, the degree of integration of semiconductor chips has been improved year by year, and accordingly, the miniaturization and multilayering of wiring have been advanced. On the other hand, in order to achieve high-density mounting of a semiconductor package (semiconductor device), it is necessary to reduce the package size. For example, semiconductor packages such as BGA (Ball Grid Array) and CSP (Chip Size Package) have a structure in which a semiconductor chip is mounted on a package substrate and the semiconductor chip and the package substrate are connected by wire bonding or the like. is doing. In this case, since solder balls for external connection can be disposed on the entire back surface of the package substrate, the package form is compatible with the increase in the number of pins (see, for example, Patent Documents 1 to 3).

ここで、従来の半導体装置の一例として図９に示すＢＧＡタイプの半導体パッケージ１００について説明する。
この半導体パッケージ１００は、図９に示すように、半導体チップ１０１がパッケージ基板１０２上に実装されてなるものであり、この半導体チップ１０１のパッケージ基板１０２と対向する側の面には、複数のチップパッド１０３が配置されている。これら複数のチップパッド１０３は、半導体チップ１０１の中央部において、一の方向（図９中に示すＹ方向）に並ぶ２列のチップパッド列１０３Ａを構成している。 Here, a BGA type semiconductor package 100 shown in FIG. 9 will be described as an example of a conventional semiconductor device.
As shown in FIG. 9, the semiconductor package 100 is formed by mounting a semiconductor chip 101 on a package substrate 102, and a plurality of chips are provided on the surface of the semiconductor chip 101 facing the package substrate 102. A pad 103 is disposed. The plurality of chip pads 103 form two chip pad rows 103A arranged in one direction (Y direction shown in FIG. 9) in the central portion of the semiconductor chip 101.

一方、パッケージ基板１０２には、半導体チップ１０１のチップパッド列１０３を外方に臨ませる開口部１０４が設けられている。また、パッケージ基板１０２の半導体チップ１０１が実装される面とは反対側の面には、図１０に示すように、複数のボンディングパッド１０５が配置されている。これら複数のボンディングパッド１０５は、開口部１０４のＸ方向の両側において、Ｙ方向に並ぶ２列のボンディングパッド列１０５Ａを構成している。そして、チップパッド列１０３Ａを構成するチップパッド１０３と、ボンディングパッド列１０５Ａを構成するボンディングパッド１０５との間は、ボンディングワイヤー１０６を介して電気的に接続されている。また、この結線部分を保護するため、開口部１０４は結線後に封止樹脂（図示せず。）によって封止される。   On the other hand, the package substrate 102 is provided with an opening 104 that allows the chip pad row 103 of the semiconductor chip 101 to face outward. A plurality of bonding pads 105 are arranged on the surface of the package substrate 102 opposite to the surface on which the semiconductor chip 101 is mounted, as shown in FIG. The plurality of bonding pads 105 constitute two bonding pad rows 105A arranged in the Y direction on both sides of the opening 104 in the X direction. The chip pads 103 constituting the chip pad row 103A and the bonding pads 105 constituting the bonding pad row 105A are electrically connected via bonding wires 106. Moreover, in order to protect this connection part, the opening part 104 is sealed by sealing resin (not shown) after connection.

パッケージ基板１０２の半導体チップ１０１が実装される面とは反対側の面には、図９に示すように、複数のはんだボール１０７が設けられている。これら複数のはんだボール１０７は、ボンディングパッド列１０５Ａの外側において、Ｘ方向及びＹ方向にそれぞれ並んで配置されている。また、パッケージ基板１０２の半導体チップ１０１が実装される面とは反対側の面には、図１０に示すように、複数のパッケージ配線１０８が形成され、その一端にボンディングパッド１０５が配置され、その他端にはんだボール１０７が配置されている。   A plurality of solder balls 107 are provided on the surface of the package substrate 102 opposite to the surface on which the semiconductor chip 101 is mounted, as shown in FIG. The plurality of solder balls 107 are arranged side by side in the X direction and the Y direction outside the bonding pad row 105A. Further, as shown in FIG. 10, a plurality of package wirings 108 are formed on the surface of the package substrate 102 opposite to the surface on which the semiconductor chip 101 is mounted, and bonding pads 105 are disposed at one end thereof. Solder balls 107 are arranged at the ends.

ところで、上述した半導体チップ１０１の高集積化や小型化に伴って、この半導体チップ１０１に配置されるチップパッド１０３の数が増加すると共に、その狭ピッチ化も進んできている。このため、従来の半導体パッケージでは見られなかった問題が生じてきている。   By the way, with the high integration and miniaturization of the semiconductor chip 101 described above, the number of chip pads 103 arranged on the semiconductor chip 101 is increased and the pitch is also being reduced. For this reason, the problem which was not seen with the conventional semiconductor package has arisen.

具体的には、上述したパッケージ１００では、パッケージ基板１０２上のボンディングパッド１０５からはんだボール１０７までパッケージ配線１０８を引き回すことが可能な領域Ｓには制限がある。したがって、上述したチップパッド１０３の数が増加すると、これに伴ってパッケージ配線１０８の数も増加するため、図１０に示すように、パッケージ基板１０２上の一部の領域Ｓにパッケージ配線１０８が集中し過ぎてしまい、現状の設計ルールでは全てのパッケージ配線１０８を引き回すことが困難となる。   Specifically, in the package 100 described above, there is a limit to the region S in which the package wiring 108 can be routed from the bonding pad 105 on the package substrate 102 to the solder ball 107. Therefore, as the number of chip pads 103 increases, the number of package wirings 108 increases accordingly. Therefore, as shown in FIG. 10, the package wirings 108 are concentrated in a part of the region S on the package substrate 102. Therefore, it is difficult to route all the package wirings 108 with the current design rules.

また、半導体チップ１０１では、図９に示すように、中央部に２列のチップパッド列１０３Ａが並んで配置されるが、チップサイズが小さくなると、図１０に示すように、これらチップパッド列１０３Ａの両端において、ボンディングパッド１０５とボンディングワイヤー１０６を介して接続することが困難となるチップパッド１０３が生じてしまう。   Further, in the semiconductor chip 101, as shown in FIG. 9, two chip pad rows 103A are arranged in the center, but when the chip size is reduced, as shown in FIG. 10, these chip pad rows 103A are arranged. At both ends, chip pads 103 that are difficult to connect to the bonding pads 105 via the bonding wires 106 are generated.

すなわち、これまでの半導体パッケージ１００では、はんだボール１０７を配置する領域は特定の規格によって定められているのに対し、チップパッド列１０３Ａが並ぶ領域は半導体チップ１０１の小型化に伴って小さくなる傾向にある。このため、上述したパッケージ基板１０２上の一部の領域Ｓにパッケージ配線１０８が集中してしまい、このパッケージ配線１０８の集中を緩和するためには、ボンディングパッド１０５をチップパッド１０３から離れた位置に配置せざるを得ない。したがって、この場合は、設計ルールを越えてしまうような長いボンディングワイヤー１０６を用いなくてはチップパッド列１０３Ａの両端に位置するチップパッド１０３とボンディングパッド１０５とを接続することは困難である。
特開平８−１２５１４３号公報 特開２０００−４０７７０号公報 特開平６−３５００５２号公報 That is, in the conventional semiconductor package 100, the area where the solder balls 107 are arranged is determined by a specific standard, whereas the area where the chip pad row 103A is arranged tends to become smaller as the semiconductor chip 101 becomes smaller. It is in. For this reason, the package wiring 108 is concentrated on a part of the region S on the package substrate 102 described above, and in order to alleviate the concentration of the package wiring 108, the bonding pad 105 is moved away from the chip pad 103. It must be placed. Therefore, in this case, it is difficult to connect the chip pads 103 located at both ends of the chip pad row 103A and the bonding pads 105 without using a long bonding wire 106 that exceeds the design rule.
JP-A-8-125143 JP 2000-40770 A JP-A-6-350052

以上のように、近年の半導体チップ１０１の小型化に伴って、この半導体チップ１０１に配置されるチップパッド１０３の数が増加する（具体的には上記チップパッド列１０３Ａを１列から２列となる）と共に、その狭ピッチ化も進む傾向にある。それにも関わらず、特定の規格によって定められているはんだボール１０７の配置等には変化がないため、このような設計ルールを満たし、且つ十分な電気特性を満たすようにするためには、上述したパッケージ配線１０８の引回しや、半導体チップ１０１におけるチップパッド１０３の配置等を工夫しなければならない。   As described above, with the recent miniaturization of the semiconductor chip 101, the number of chip pads 103 arranged on the semiconductor chip 101 increases (specifically, the chip pad row 103A is changed from one row to two rows). In addition, the pitch tends to be narrowed. Nevertheless, since there is no change in the arrangement of the solder balls 107 defined by a specific standard, in order to satisfy such design rules and to satisfy sufficient electrical characteristics, the above-mentioned is required. The routing of the package wiring 108 and the arrangement of the chip pads 103 in the semiconductor chip 101 must be devised.

上述した結線上の問題を解決するためには、例えば半導体チップ１０１のチップパッド１０３が配置される領域を広く取ることが考えられる。しかしながら、この場合は、半導体チップ１０１をチップパッド列１０３Ａの並び方向（図９中に示すＹ方向）において一定以上にまで大きくしなければならず、上述した半導体チップ１０１の小型化に対してパッケージによる制限が設けられてしまう。   In order to solve the above-described connection problem, for example, it is conceivable to make a wide area where the chip pads 103 of the semiconductor chip 101 are arranged. However, in this case, the semiconductor chip 101 must be enlarged to a certain level or more in the arrangement direction of the chip pad row 103A (Y direction shown in FIG. 9). Will be limited.

また、従来の半導体パッケージ１００では、図９に示すように、上述した開口部１０４を封止樹脂で封止する際の流路を大きく確保するために、チップパッド列１０３Ａの端部のチップパッド１０３から開口部１０４のＸ方向の開口端まで距離（ａ）よりもＹ方向の開口端までの距離（ｂ）の方が長くなっている（ａ＜ｂ）。このため、仮にチップパッド列１０３Ａの端部のチップパッド１０３からＹ方向にボンディングワイヤー１０６を延ばしたとしても、この部分でボンディングワイヤー１０６が設計ルールに対して長くなり過ぎてしまうことから、上述した結線上の問題が生じてしまう。   Further, in the conventional semiconductor package 100, as shown in FIG. 9, in order to ensure a large flow path when the opening 104 described above is sealed with a sealing resin, the chip pad at the end of the chip pad row 103A is secured. The distance (b) from 103 to the opening end in the X direction of the opening 104 is longer than the distance (a) from the opening end in the Y direction (a <b). For this reason, even if the bonding wire 106 is extended in the Y direction from the chip pad 103 at the end of the chip pad row 103A, the bonding wire 106 becomes too long with respect to the design rule in this portion. Connection problems will occur.

本発明は、このような従来の事情に鑑みて提案されたものであり、半導体チップに配置されるチップパッドの数が増加する場合であっても、チップパッドからはんだボールまでの結線上の問題を解決し、半導体チップの更なる小型化に貢献できる半導体装置を提供することを目的とする。   The present invention has been proposed in view of such conventional circumstances, and even when the number of chip pads arranged on a semiconductor chip increases, there is a problem in connection from the chip pads to the solder balls. An object of the present invention is to provide a semiconductor device that can solve the problem and contribute to further miniaturization of a semiconductor chip.

この目的を達成するために、請求項１に係る発明は、半導体チップがパッケージ基板上に実装されてなる半導体装置であって、前記半導体チップが、前記パッケージ基板と対向する側の面の中央部に位置して複数のチップパッドが一の方向に並んで配置された第１チップパッド列と、前記第１チップパッド列の前記一の方向の両側に位置して複数のチップパッドが前記一の方向と直交する方向に並んで配置された第２チップパッド列とを有し、前記パッケージ基板が、前記半導体チップの第１チップパッド列及び第２チップパッド列を外方に臨ませる開口部と、前記半導体チップが実装される面とは反対側の面に、前記開口部の前記一の方向と直交する方向の両側に位置して複数のパッケージ配線が引き回された第１配線引回し領域と、前記開口部の前記一の方向の両側に位置して複数のパッケージ配線が引き回された第２配線引回し領域とを有し、前記第１チップパッド列を構成するチップパッドが前記第２配線引回し領域に配置されたパッケージ配線の一端と電気的に接続されると共に、前記第２チップパッド列を構成するチップパッドが前記第２配線引回し領域に配置されたパッケージ配線の一端と電気的に接続されていることを特徴とする。   In order to achieve this object, the invention according to claim 1 is a semiconductor device in which a semiconductor chip is mounted on a package substrate, wherein the semiconductor chip is located at the center of the surface facing the package substrate. A plurality of chip pads arranged side by side in one direction, and a plurality of chip pads located on both sides in the one direction of the first chip pad row. A second chip pad row arranged in a direction orthogonal to the direction, and the package substrate has an opening for facing the first chip pad row and the second chip pad row of the semiconductor chip to the outside. A first wiring routing area in which a plurality of package wirings are routed on both sides of the opening in a direction orthogonal to the one direction on the surface opposite to the surface on which the semiconductor chip is mounted And said And a second wiring routing region in which a plurality of package wirings are routed and positioned on both sides of the one direction of the mouth portion, and the chip pads constituting the first chip pad row are the second wiring routing. The chip pads constituting the second chip pad row are electrically connected to one end of the package wiring arranged in the second wiring lead-out region and electrically connected to one end of the package wiring arranged in the turning region. It is connected.

また、請求項２に係る発明は、請求項１に記載の半導体装置において、前記半導体チップに、前記第１チップパッド列が２列並んで配置されると共に、当該第１チップパッド列の延長線上に前記第２チップパッド列の両端のチップパッドが位置していることを特徴とする。   According to a second aspect of the present invention, in the semiconductor device according to the first aspect, two first chip pad rows are arranged side by side on the semiconductor chip, and on an extension line of the first chip pad row. Further, chip pads at both ends of the second chip pad row are located.

また、請求項３に係る発明は、請求項１に記載の半導体装置において、前記半導体チップに、前記第１チップパッド列が１列配置されると共に、当該第１チップパッド列の延長線上に前記第２チップパッド列の中央のチップパッドが位置していることを特徴とする。   According to a third aspect of the present invention, in the semiconductor device according to the first aspect, the first chip pad row is arranged on the semiconductor chip, and the first chip pad row is arranged on an extension line of the first chip pad row. The center chip pad of the second chip pad row is located.

また、請求項４に係る発明は、請求項１に記載の半導体装置において、前記半導体チップに、前記第１チップパッド列が２列並んで配置されると共に、当該第１チップパッド列の延長線よりも外側に前記第２チップパッド列の両端のチップパッドが位置していることを特徴とする。   According to a fourth aspect of the present invention, in the semiconductor device according to the first aspect, two first chip pad rows are arranged side by side on the semiconductor chip, and an extension line of the first chip pad row. Further, chip pads at both ends of the second chip pad row are located on the outer side.

また、請求項５に係る発明は、請求項１〜４の何れか一項に記載の半導体装置において、前記パッケージ配線の他端に、それぞれはんだボールが設けられ、前記はんだボールが、前記パッケージ基板上の第１配線引回し領域及び第２配線引回し領域の外側に位置して、前記一の方向及び前記一の方向と直交する方向に複数並んで配置されていることを特徴とする。   According to a fifth aspect of the present invention, in the semiconductor device according to any one of the first to fourth aspects, a solder ball is provided at the other end of the package wiring, and the solder ball is disposed on the package substrate. A plurality of the first wiring routing area and the second wiring routing area are arranged outside the first wiring routing area and the second wiring routing area, and are arranged side by side in the direction perpendicular to the one direction.

また、請求項６に係る発明は、請求項１〜５の何れか一項に記載の半導体装置において、前記第１配線引回し領域及び前記第２配線引回し領域に配置されたパッケージ配線の一端に、それぞれボンディングパッドが設けられ、前記ボンディングパッドが、前記開口部の前記一の方向の開口端に沿って並ぶ第１ボンディングパッド列と、前記開口部の前記一の方向と直交する方向の開口端に沿って並ぶ第２ボンディングパッド列とを構成しており、前記第１ボンディングパッド列を構成するボンディングパッドが前記第１チップパッド列を構成するチップパッドとボンディングワイヤーを介して電気的に接続されると共に、前記第２ボンディングパッド列を構成するボンディングパッドが前記第２チップパッド列を構成するチップパッドとボンディングワイヤーを介して電気的に接続されていることを特徴とする。   According to a sixth aspect of the present invention, in the semiconductor device according to any one of the first to fifth aspects, one end of the package wiring disposed in the first wiring routing region and the second wiring routing region. Are provided with bonding pads, the bonding pads being arranged along the opening end in the one direction of the opening, and the opening in the direction orthogonal to the one direction of the opening. A second bonding pad row arranged along the edge, and the bonding pads constituting the first bonding pad row are electrically connected to the chip pads constituting the first chip pad row via bonding wires. The bonding pads constituting the second bonding pad row are bonded to the chip pads and the bonds constituting the second chip pad row. Characterized in that it is electrically connected via the I ring wire.

また、請求項７に係る発明は、請求項１〜６の何れか一項に記載の半導体装置において、前記第２チップパッド列が前記半導体チップのＰＷＲ／ＧＮＤパッドを構成していることを特徴とする。   The invention according to claim 7 is the semiconductor device according to any one of claims 1 to 6, wherein the second chip pad row constitutes a PWR / GND pad of the semiconductor chip. And

また、請求項８に係る発明は、請求項１〜７の何れか一項に記載の半導体装置において、前記開口部が封止樹脂によって封止されていることを特徴とする。   The invention according to claim 8 is the semiconductor device according to any one of claims 1 to 7, wherein the opening is sealed with a sealing resin.

以上のように、本発明によれば、半導体チップに配置されるチップパッドの数が増加する場合でも、パッケージ基板上の一部の領域にパッケージ配線が集中するのを防ぎつつ、チップパッドの数に応じたパッケージ配線を引き回すことが可能なことから、半導体チップの更なる小型化に対応することが可能である。   As described above, according to the present invention, even when the number of chip pads arranged on the semiconductor chip increases, the number of chip pads can be reduced while preventing the package wiring from concentrating on a part of the area on the package substrate. Therefore, it is possible to deal with further downsizing of the semiconductor chip.

以下、本発明を適用した半導体装置について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。 Hereinafter, a semiconductor device to which the present invention is applied will be described in detail with reference to the drawings.
In addition, in the drawings used in the following description, in order to make the features easy to understand, there are cases where the portions that become the features are enlarged for the sake of convenience, and the dimensional ratios of the respective components are not always the same as the actual ones. Absent.

先ず、本発明を適用した半導体装置の一例として図１に示すＢＧＡタイプの半導体パッケージ１について説明する。
この半導体パッケージ１は、図１に示すように、半導体チップ２がパッケージ基板３上に実装されてなるものであり、この半導体チップ２のパッケージ基板３と対向する側の面には、複数のチップパッド４が配置されている。これら複数のチップパッド４は、半導体チップ２の中央部に位置して、一の方向（図１中に示すＹ方向）に直線状に並ぶ２列の第１チップパッド列４Ａと、第１チップパッド列４ＡのＹ方向の両側に位置してＹ方向と直交する方向（図１中に示すＸ方向）に直線状に並ぶ第２チップパッド列４Ｂとを構成している。また、２列の第１チップパッド列４Ａの延長線上に、それぞれ第２チップパッド列４Ｂの両端のチップパッドＡが位置することによって、これら複数のチップパッド４は、矩形状の囲み部分を区画するように配置されている。 First, a BGA type semiconductor package 1 shown in FIG. 1 will be described as an example of a semiconductor device to which the present invention is applied.
As shown in FIG. 1, the semiconductor package 1 has a semiconductor chip 2 mounted on a package substrate 3, and a plurality of chips are provided on the surface of the semiconductor chip 2 facing the package substrate 3. A pad 4 is arranged. The plurality of chip pads 4 are located in the central portion of the semiconductor chip 2 and are arranged in two rows of first chip pad rows 4A linearly arranged in one direction (Y direction shown in FIG. 1), and the first chip. A second chip pad row 4B is arranged on both sides of the pad row 4A in the Y direction and arranged linearly in a direction orthogonal to the Y direction (X direction shown in FIG. 1). Further, the chip pads A at both ends of the second chip pad row 4B are positioned on the extended lines of the two first chip pad rows 4A, respectively, so that the plurality of chip pads 4 define a rectangular enclosed portion. Are arranged to be.

一方、パッケージ基板３には、半導体チップ２の第１チップパッド列４Ａ及び第２チップパッド列４Ｂを外方に臨ませる矩形状の開口部５が設けられている。また、パッケージ基板３の半導体チップ２が実装される面とは反対側の面には、図２に示すように、複数のボンディングパッド６が配置されている。これら複数のボンディングパッド６は、開口部５のＸ方向の両側においてＹ方向に直線状に並ぶ２列の第１ボンディングパッド列６Ａと、開口部５のＹ方向の両側においてＸ方向に直線状に並ぶ第２ボンディングパッド列６Ｂとを構成している。すなわち、これら複数のボンディングパッド６は、開口部５の周囲を囲むように、第１ボンディングパッド列６Ａが開口部５のＹ方向の開口端に沿って配置されると共に、第２ボンディングパッド列６Ａが開口部５のＸ方向の開口端に沿って配置されている。   On the other hand, the package substrate 3 is provided with a rectangular opening 5 that allows the first chip pad row 4A and the second chip pad row 4B of the semiconductor chip 2 to face outward. A plurality of bonding pads 6 are arranged on the surface of the package substrate 3 opposite to the surface on which the semiconductor chip 2 is mounted, as shown in FIG. The plurality of bonding pads 6 include two first bonding pad rows 6A arranged linearly in the Y direction on both sides of the opening 5 in the X direction, and linear in the X direction on both sides of the opening 5 in the Y direction. A second bonding pad row 6B is formed side by side. In other words, the first bonding pad row 6A is arranged along the opening end of the opening portion 5 in the Y direction so that the plurality of bonding pads 6 surround the periphery of the opening portion 5, and the second bonding pad row 6A. Is disposed along the opening end of the opening 5 in the X direction.

そして、この半導体パッケージ１では、図２及び図３に示すように、第１チップパッド列４Ａを構成するチップパッド４と第１ボンディングパッド列６Ａを構成するボンディングパッド６との間がボンディングワイヤー７を介して電気的に接続されると共に、第２チップパッド列４Ｂを構成するチップパッド４と第２ボンディングパッド列６Ｂを構成するボンディングパッド６との間がボンディングワイヤー７を介して電気的に接続されている。   In the semiconductor package 1, as shown in FIGS. 2 and 3, a bonding wire 7 is provided between the chip pad 4 constituting the first chip pad row 4A and the bonding pad 6 constituting the first bonding pad row 6A. And the chip pads 4 constituting the second chip pad row 4B and the bonding pads 6 constituting the second bonding pad row 6B are electrically connected via the bonding wires 7. Has been.

また、この半導体パッケージ１では、図１、図３及び図４に示すように、チップパッド４とボンディングパッド６との間の結線部分を保護するため、開口部５が結線後に封止樹脂８によって封止された構造を有している。具体的に、開口部５は、Ｘ方向において半導体チップ２よりも小さく、Ｙ方向において半導体チップ２よりも大きい平面視略矩形状の開口部を形成している。そして、この開口部５を封止樹脂８によって封止する際は、半導体チップ２のＹ方向の両端部よりも外側にはみ出した開口部５の隙間５ａから封止樹脂８をパッケージ基板３の半導体チップ２を実装する面側から流し込むことによって行われる。   Further, in this semiconductor package 1, as shown in FIGS. 1, 3, and 4, in order to protect the connection portion between the chip pad 4 and the bonding pad 6, the opening 5 is sealed by the sealing resin 8 after the connection. It has a sealed structure. Specifically, the opening 5 forms a substantially rectangular opening in plan view that is smaller than the semiconductor chip 2 in the X direction and larger than the semiconductor chip 2 in the Y direction. When the opening 5 is sealed with the sealing resin 8, the sealing resin 8 is removed from the gap 5 a of the opening 5 that protrudes outward from both ends in the Y direction of the semiconductor chip 2. It is performed by pouring from the surface side on which the chip 2 is mounted.

また、この半導体パッケージ１では、半導体チップ２を保護するため、最終的にパッケージ基板３の半導体チップ２が実装される側の面が封止樹脂（図示せず。）により封止される。なお、この封止樹脂による封止の際は、例えばトランスファー方式やポッティング方式などのモールド成形法を用いることができる。   Further, in this semiconductor package 1, in order to protect the semiconductor chip 2, the surface of the package substrate 3 on the side where the semiconductor chip 2 is mounted is finally sealed with a sealing resin (not shown). For sealing with the sealing resin, for example, a molding method such as a transfer method or a potting method can be used.

パッケージ基板３の半導体チップ２が実装される面とは反対側の面には、図１に示すように、複数のはんだボール９が設けられている。これら複数のはんだボール９は、後述するパッケージ基板３上の第１配線引回し領域Ｓ１及び第２配線引回し領域Ｓ２の外側に位置して、Ｘ方向及びＹ方向にそれぞれ格子状に並んで配置されている。   A plurality of solder balls 9 are provided on the surface of the package substrate 3 opposite to the surface on which the semiconductor chip 2 is mounted, as shown in FIG. The plurality of solder balls 9 are arranged outside the first wiring routing area S1 and the second wiring routing area S2 on the package substrate 3 to be described later, and are arranged in a grid in the X direction and the Y direction, respectively. Has been.

また、パッケージ基板３の半導体チップ２が実装される面とは反対側の面には、図２に示すように、開口部５のＸ方向の両側に位置して複数のパッケージ配線１０が引き回された第１配線引回し領域Ｓ１と、開口部５のＹ方向の両側に位置して複数のパッケージ配線１０が引き回された第２配線引回し領域Ｓ２とが設けられている。第１配線引回し領域Ｓ１に配置されたパッケージ配線１０の一端には、それぞれ第１ボンディングパッド列６Ａを構成するボンディングパッド６が配置され、その他端には、それぞれはんだボール９が配置されている。一方、第２配線引回し領域Ｓ２に配置されたパッケージ配線１０の一端には、それぞれ第２ボンディングパッド６Ｂを構成するボンディングパッド６が配置され、その他端には、それぞれ上記はんだボール９（図示せず。）が配置されている。   In addition, a plurality of package wirings 10 are routed on the opposite side of the surface of the package substrate 3 from which the semiconductor chip 2 is mounted, as shown in FIG. A first wiring routing area S1 and a second wiring routing area S2 in which a plurality of package wirings 10 are routed are provided on both sides of the opening 5 in the Y direction. Bonding pads 6 constituting the first bonding pad row 6A are disposed at one end of the package wiring 10 disposed in the first wiring routing area S1, and solder balls 9 are disposed at the other ends, respectively. . On the other hand, the bonding pads 6 constituting the second bonding pads 6B are disposed at one end of the package wiring 10 disposed in the second wiring routing area S2, and the solder balls 9 (not shown) are disposed at the other ends, respectively. Z.) is arranged.

以上のような構造を有する半導体パッケージ１では、２列の第１チップパッド列４Ａの並び方向（Ｙ方向）の両側に、更にこの並び方向と直交する方向（Ｘ方向）に並ぶ第２チップパッド列４Ｂが配置されている。そして、この半導体パッケージ１の場合は、図２に示すように、上述したパッケージ基板３上に配置された複数のボンディングパッド６のうち、第１ボンディングパッド列６Ａを構成するボンディングパッド６と第１チップパッド列４Ａを構成するチップパッド４との間をボンディングワイヤー７によってＸ方向から接続するだけでなく、第２ボンディングパッド列６Ｂを構成するボンディングパッド６と第２チップパッド列４Ｂを構成するチップパッド４との間をボンディングワイヤー７によってＹ方向から接続することになる。   In the semiconductor package 1 having the structure as described above, the second chip pads are arranged on both sides of the arrangement direction (Y direction) of the two first chip pad arrays 4A and further in the direction orthogonal to the arrangement direction (X direction). Row 4B is arranged. In the case of this semiconductor package 1, as shown in FIG. 2, among the plurality of bonding pads 6 arranged on the package substrate 3, the bonding pads 6 constituting the first bonding pad row 6 A and the first bonding pads 6 are arranged. The chip pads 4 constituting the chip pad row 4A are not only connected with the bonding wires 7 from the X direction, but also the bonding pads 6 constituting the second bonding pad row 6B and the chips constituting the second chip pad row 4B. The pad 4 is connected from the Y direction by the bonding wire 7.

このように、本発明を適用した半導体パッケージ１では、上述した第１配線引き回し領域Ｓ１だけでなく、第２配線引き回し領域Ｓ２にもパッケージ配線１０を引き回すことによって、パッケージ基板３上の一部の領域にパッケージ配線１０が集中するのを防ぎつつ、パッケージ基板３上のボンディングパッド６からはんだボール９までチップパッド４の数に応じたパッケージ配線１０を引き回すことが可能である。   As described above, in the semiconductor package 1 to which the present invention is applied, the package wiring 10 is routed not only in the first wiring routing region S1 described above but also in the second wiring routing region S2. It is possible to route the package wiring 10 according to the number of chip pads 4 from the bonding pad 6 to the solder ball 9 on the package substrate 3 while preventing the package wiring 10 from concentrating on the region.

また、本発明を適用した半導体パッケージ１では、図１に示すように、上述した開口部５を封止樹脂８で封止する際の流路（隙間５ａ）を確保するために、開口部５が半導体チップ２のＹ方向の両端部よりも外側にはみ出しているものの、第１チップパッド列４Ａの端部のチップパッド４から開口部５のＸ方向の開口端まで距離（ａ）とＹ方向の開口端までの距離（ｂ）とはほぼ等しくなっている（ａ＝ｂ）。これにより、第２チップパッド列４Ｂを構成するチップパッド４から第２ボンディングパッド列６Ｂを構成するボンディングパッド６までＹ方向にボンディングワイヤー７を延ばしたとしても、この部分でボンディングワイヤー１０６が設計ルールに対して長くなり過ぎることがないため、上述したチップパッド４からはんだボール９までの結線上の問題を回避することが可能である。   Further, in the semiconductor package 1 to which the present invention is applied, as shown in FIG. 1, in order to secure a flow path (gap 5 a) when the opening 5 described above is sealed with the sealing resin 8, the opening 5 However, the distance (a) from the chip pad 4 at the end of the first chip pad row 4A to the opening end in the X direction of the opening 5 and the Y direction Is approximately equal to the distance (b) to the open end (a = b). As a result, even if the bonding wire 7 is extended in the Y direction from the chip pad 4 constituting the second chip pad row 4B to the bonding pad 6 constituting the second bonding pad row 6B, the bonding wire 106 is designed at this portion. Therefore, it is possible to avoid the problem in connection from the chip pad 4 to the solder ball 9 described above.

以上のように、本発明を適用した半導体パッケージ１では、半導体チップ２に配置されるチップパッド４の数が増加する場合であっても、上述した結線上の問題を解決することが可能なことから、半導体チップ２の更なる小型化に対応することが可能である。   As described above, in the semiconductor package 1 to which the present invention is applied, even if the number of chip pads 4 arranged on the semiconductor chip 2 is increased, the above-described connection problem can be solved. Therefore, it is possible to cope with further downsizing of the semiconductor chip 2.

なお、本発明を適用した半導体パッケージ１は、上記構成に限らず、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、図５に示すように、第１チップパッド列４Ａが１列配置されると共に、この第１チップパッド列４Ａの延長線上に第２チップパッド列４Ｂの中央のチップパッド４が位置することによって、複数のチップパッド４が、いわゆるＨ字状に並んで配置された構成とすることが可能である。また、図６に示すように、第１チップパッド列４Ａが２列並んで配置されると共に、当該第１チップパッド列４Ａの延長線よりも外側に第２チップパッド列４Ｂの両端のチップパッドが位置することによって、複数のチップパッド４が、いわゆるII字状に並んで配置された構成とすることが可能である。   The semiconductor package 1 to which the present invention is applied is not limited to the above configuration, and various modifications can be made without departing from the spirit of the present invention. For example, as shown in FIG. 5, the first chip pad row 4A is arranged in one row, and the center chip pad 4 of the second chip pad row 4B is located on the extension line of the first chip pad row 4A. Thus, a plurality of chip pads 4 can be arranged in a so-called H-shape. Further, as shown in FIG. 6, two first chip pad rows 4A are arranged side by side, and the chip pads at both ends of the second chip pad row 4B are located outside the extension line of the first chip pad row 4A. It is possible to adopt a configuration in which a plurality of chip pads 4 are arranged in a so-called II shape.

何れの場合も、パッケージ基板３上の一部の領域にパッケージ配線１０が集中するのを防ぎつつ、パッケージ基板３上のボンディングパッド６からはんだボール９までチップパッド４の数に応じたパッケージ配線１０を引き回すことが可能である。したがって、半導体チップ２に配置されるチップパッド４の数が増加する場合であっても、チップパッド４からはんだボール９までの結線上の問題を解決し、半導体チップ２の更なる小型化に対応することが可能である。   In any case, the package wiring 10 according to the number of chip pads 4 from the bonding pads 6 to the solder balls 9 on the package substrate 3 while preventing the package wiring 10 from concentrating on a part of the region on the package substrate 3. Can be routed. Therefore, even when the number of chip pads 4 arranged on the semiconductor chip 2 increases, the problem of connection from the chip pads 4 to the solder balls 9 can be solved and the semiconductor chip 2 can be further reduced in size. Is possible.

また、本発明は、図７及び図８に示すように、上述したボンディングパッド６の代わりに、パッケージ配線１０の一端に設けられたインナーリード１１が開口部５の内側まで延在されて、その先端部がチップパッド４と電気的に接続される、いわゆるＩＬＢ（Inner Lead Bonding）接続タイプにも適用可能である。   Further, as shown in FIGS. 7 and 8, in the present invention, an inner lead 11 provided at one end of the package wiring 10 is extended to the inside of the opening 5 instead of the bonding pad 6 described above. The present invention can also be applied to a so-called ILB (Inner Lead Bonding) connection type in which the tip portion is electrically connected to the chip pad 4.

ここで、ＩＬＢ接続の場合には、上述した２列の第１チップパッド列４Ａの間に背骨配線１２が配置される。この背骨配線１２は、開口部５の内側まで延在されたインナーリード１１の先端部が浮いてしまうのを防ぐものである。また、ＩＬＢ接続では、この背骨配線１２があるために、第２チップパッド列４Ｂを構成するチップパッド４との間をＹ方向からＩＬＢ接続することができない。さらに、上述した２列の第１チップパッド４Ａ間の距離は通常小さく取られるために、この第１チップパッド４Ａと直交する方向に並ぶ第２チップパッド列４Ｂとの間をＹ方向からＩＬＢ接続することはほとんどできない。   Here, in the case of ILB connection, the spine wiring 12 is arranged between the two first chip pad rows 4A described above. The spine wiring 12 prevents the tip of the inner lead 11 extending to the inside of the opening 5 from floating. Further, in the ILB connection, since there is the backbone wiring 12, the ILB connection cannot be made from the Y direction to the chip pads 4 constituting the second chip pad row 4B. Further, since the distance between the first chip pads 4A in the two rows described above is usually small, an ILB connection is made from the Y direction to the second chip pad row 4B arranged in a direction orthogonal to the first chip pads 4A. Can hardly do.

したがって、本発明においてＩＬＢ接続を適用する場合は、図７及び図８に示すように、上記第１配線引回し領域Ｓ１に配置されたパッケージ配線１０の一端に、それぞれインナーリード１１を設け、上記第２配線引回し領域Ｓ２に配置されたパッケージ配線１０の一端に、それぞれボンディングパッド６を設けた構成とすることが好ましい。   Therefore, when the ILB connection is applied in the present invention, as shown in FIGS. 7 and 8, the inner leads 11 are respectively provided at one end of the package wiring 10 arranged in the first wiring routing area S1, It is preferable that a bonding pad 6 is provided at each end of the package wiring 10 arranged in the second wiring routing region S2.

この場合、インナーリード１１は、開口部５のＹ方向の開口端に沿って並ぶインナーリード列１１Ａを構成し、ボンディングパッド６は、開口部５のＸ方向の開口端に沿って並ぶ第２ボンディングパッド列（図示せず。）６Ｂを構成する。そして、インナーリード列１１Ａを構成するインナーリード１１と第１チップパッド列４Ａを構成するチップパッド４との間はＩＬＢ接続とし、第２ボンディングパッド列６Ｂを構成するボンディングパッド６と第２チップパッド列４Ｂを構成するチップパッド４との間はボンディングワイヤー７によって接続する。   In this case, the inner lead 11 constitutes an inner lead row 11A arranged along the opening end in the Y direction of the opening 5, and the bonding pad 6 is the second bonding arranged along the opening end in the X direction of the opening 5. A pad row (not shown) 6B is formed. The inner leads 11 constituting the inner lead row 11A and the chip pads 4 constituting the first chip pad row 4A are ILB-connected, and the bonding pads 6 and the second chip pads constituting the second bonding pad row 6B. The chip pads 4 constituting the row 4B are connected by bonding wires 7.

このように、本発明は、ワイヤーボンディングとＩＬＢ接続とを併用したタイプに適用可能である。但し、第２チップパッド列４Ｂは、半導体チップ１のＰＷＲパッド或いはＧＮＤパッドを構成することが好ましい。すなわち、これらのＰＷＲ／ＧＮＤパッドは、電源系を強化するために用いられる。   As described above, the present invention can be applied to a type using both wire bonding and ILB connection. However, the second chip pad row 4B preferably constitutes a PWR pad or a GND pad of the semiconductor chip 1. That is, these PWR / GND pads are used to strengthen the power supply system.

なお、本発明は、上述したワイヤーボンディングやＩＬＢ接続によって接続されるタイプ以外にも、半導体チップのチップパッドとパッケージ基板のボンディングパッドとが直接接続（フリップチップ接続）されるタイプ等にも適用可能である。   The present invention can be applied to a type in which a chip pad of a semiconductor chip and a bonding pad of a package substrate are directly connected (flip chip connection) in addition to the type connected by wire bonding or ILB connection described above. It is.

図１は、本発明を適用した半導体パッケージの一例を示す平面図である。FIG. 1 is a plan view showing an example of a semiconductor package to which the present invention is applied. 図２は、図１に示す半導体パッケージの結線部分を拡大して示す平面図である。FIG. 2 is an enlarged plan view showing a connection portion of the semiconductor package shown in FIG. 図３は、図１に示す半導体パッケージのＸ方向の縦断面図である。3 is a longitudinal sectional view of the semiconductor package shown in FIG. 1 in the X direction. 図４は、図１に示す半導体パッケージのＹ方向の縦断面図である。4 is a longitudinal sectional view of the semiconductor package shown in FIG. 1 in the Y direction. 図５は、本発明を適用した半導体パッケージの変形例を示す平面図である。FIG. 5 is a plan view showing a modification of the semiconductor package to which the present invention is applied. 図６は、本発明を適用した半導体パッケージの別の変形例を示す平面図である。FIG. 6 is a plan view showing another modification of the semiconductor package to which the present invention is applied. 図７は、ＩＬＢ接続タイプの結線部分を拡大して示す平面図である。FIG. 7 is an enlarged plan view showing a connection portion of the ILB connection type. 図８は、図７に示す半導体パッケージのＸ方向の縦断面図である。FIG. 8 is a longitudinal sectional view of the semiconductor package shown in FIG. 7 in the X direction. 図９は、従来の半導体パッケージの一例を示す平面図である。FIG. 9 is a plan view showing an example of a conventional semiconductor package. 図１０は、図９に示す半導体パッケージの結線部分を拡大して示す平面図である。FIG. 10 is an enlarged plan view showing a connection portion of the semiconductor package shown in FIG.

符号の説明Explanation of symbols

１…半導体パッケージ ２…半導体チップ ３…パッケージ基板 ４…チップパッド ４Ａ…第１チップパッド列 ４Ｂ…第２チップパッド列 ５…開口部 ６…ボンディングパッド ６Ａ…第１ボンディングパッド列 ６Ｂ…第２ボンディングパッド列 ７…ボンディングワイヤー ８…封止樹脂 ９…はんだボール １０…パッケージ配線 １１…インナーリード １１Ａ…インナーリード列 Ｓ１…第１配線引回し領域 Ｓ２…第２配線引回し領域   DESCRIPTION OF SYMBOLS 1 ... Semiconductor package 2 ... Semiconductor chip 3 ... Package board | substrate 4 ... Chip pad 4A ... 1st chip pad row | line | column 4B ... 2nd chip pad row | line | column 5 ... Opening part 6 ... Bonding pad 6A ... 1st bonding pad row | line | column 6B ... 2nd bonding Pad row 7: Bonding wire 8 ... Sealing resin 9 ... Solder ball 10 ... Package wiring 11 ... Inner lead 11A ... Inner lead row S1 ... First wiring routing area S2 ... Second wiring routing area

Claims (8)

半導体チップがパッケージ基板上に実装されてなる半導体装置であって、
前記半導体チップは、前記パッケージ基板と対向する側の面の中央部に位置して複数のチップパッドが一の方向に並んで配置された第１チップパッド列と、前記第１チップパッド列の前記一の方向の両側に位置して複数のチップパッドが前記一の方向と直交する方向に並んで配置された第２チップパッド列とを有し、
前記パッケージ基板は、前記半導体チップの第１チップパッド列及び第２チップパッド列を外方に臨ませる開口部と、前記半導体チップが実装される面とは反対側の面に、前記開口部の前記一の方向と直交する方向の両側に位置して複数のパッケージ配線が引き回された第１配線引回し領域と、前記開口部の一の方向の両側に位置して複数のパッケージ配線が引き回された第２配線引回し領域とを有し、
前記第１チップパッド列を構成するチップパッドが前記第２配線引回し領域に配置されたパッケージ配線の一端と電気的に接続されると共に、前記第２チップパッド列を構成するチップパッドが前記第２配線引回し領域に配置されたパッケージ配線の一端と電気的に接続されていることを特徴とする半導体装置。 A semiconductor device in which a semiconductor chip is mounted on a package substrate,
The semiconductor chip includes a first chip pad row in which a plurality of chip pads are arranged in one direction at a central portion of a surface facing the package substrate, and the first chip pad row A plurality of chip pads arranged on both sides of one direction and arranged side by side in a direction orthogonal to the one direction;
The package substrate has an opening that faces the first chip pad row and the second chip pad row of the semiconductor chip outward, and a surface opposite to the surface on which the semiconductor chip is mounted, A first wiring routing region in which a plurality of package wirings are routed on both sides in a direction orthogonal to the one direction; and a plurality of package wirings in both sides in one direction of the opening. A second wiring routing area that has been turned;
The chip pads constituting the first chip pad row are electrically connected to one end of the package wiring disposed in the second wiring routing area, and the chip pads constituting the second chip pad row are the first A semiconductor device characterized in that it is electrically connected to one end of a package wiring arranged in a two-wire routing area. 前記半導体チップには、前記第１チップパッド列が２列並んで配置されると共に、当該第１チップパッド列の延長線上に前記第２チップパッド列の両端のチップパッドが位置していることを特徴とする請求項１に記載の半導体装置。   In the semiconductor chip, two first chip pad rows are arranged side by side, and chip pads at both ends of the second chip pad row are located on an extension line of the first chip pad row. The semiconductor device according to claim 1. 前記半導体チップには、前記第１チップパッド列が１列配置されると共に、当該第１チップパッド列の延長線上に前記第２チップパッド列の中央のチップパッドが位置していることを特徴とする請求項１に記載の半導体装置。   In the semiconductor chip, the first chip pad row is arranged in one row, and the center chip pad of the second chip pad row is located on an extension line of the first chip pad row. The semiconductor device according to claim 1. 前記半導体チップには、前記第１チップパッド列が２列並んで配置されると共に、当該第１チップパッド列の延長線よりも外側に前記第２チップパッド列の両端のチップパッドが位置していることを特徴とする請求項１に記載の半導体装置。   In the semiconductor chip, two first chip pad rows are arranged side by side, and chip pads at both ends of the second chip pad row are located outside an extension line of the first chip pad row. The semiconductor device according to claim 1, wherein: 前記パッケージ配線の他端には、それぞれはんだボールが設けられ、
前記はんだボールは、前記パッケージ基板上の第１配線引回し領域及び第２配線引回し領域の外側に位置して、前記一の方向及び前記一の方向と直交する方向に複数並んで配置されていることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。 Solder balls are provided at the other ends of the package wiring,
A plurality of the solder balls are arranged outside the first wiring routing region and the second wiring routing region on the package substrate, and are arranged side by side in the direction perpendicular to the one direction and the one direction. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device. 前記第１配線引回し領域及び前記第２配線引回し領域に配置されたパッケージ配線の一端には、それぞれボンディングパッドが設けられ、
前記ボンディングパッドは、前記開口部の前記一の方向の開口端に沿って並ぶ第１ボンディングパッド列と、前記開口部の前記一の方向と直交する方向の開口端に沿って並ぶ第２ボンディングパッド列とを構成しており、
前記第１ボンディングパッド列を構成するボンディングパッドが前記第１チップパッド列を構成するチップパッドとボンディングワイヤーを介して電気的に接続されると共に、前記第２ボンディングパッド列を構成するボンディングパッドが前記第２チップパッド列を構成するチップパッドとボンディングワイヤーを介して電気的に接続されていることを特徴とする請求項１〜５の何れか一項に記載の半導体装置。 Bonding pads are respectively provided at one ends of package wirings arranged in the first wiring routing region and the second wiring routing region,
The bonding pad includes a first bonding pad row arranged along the opening end in the one direction of the opening, and a second bonding pad arranged along the opening end in a direction orthogonal to the one direction of the opening. A column and
Bonding pads constituting the first bonding pad row are electrically connected to chip pads constituting the first chip pad row via bonding wires, and bonding pads constituting the second bonding pad row are The semiconductor device according to claim 1, wherein the semiconductor device is electrically connected to a chip pad constituting the second chip pad row via a bonding wire. 前記第２チップパッド列が前記半導体チップのＰＷＲ／ＧＮＤパッドを構成していることを特徴とする請求項１〜６の何れか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the second chip pad row constitutes a PWR / GND pad of the semiconductor chip. 前記開口部が封止樹脂によって封止されていることを特徴とする請求項１〜７の何れか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the opening is sealed with a sealing resin.
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