JP2008192914A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】強誘電体キャパシタの疲労特性を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】ＰＺＴ膜２４ａの形成では有機金属気相成長（ＭＯＣＶＤ）法を採用し、その厚さを約５ｎｍとする。ＰＺＴ膜２４ｂの形成でもＭＯＣＶＤ法を採用し、その厚さを約９５ｎｍとする。但し、ＰＺＴ膜２４ａの組成とＰＺＴ膜２４ｂの組成とを比較すると、ＰＺＴ膜２４ｂの組成において、Ｔｉ含有量が少なく、Ｚｒ含有量が多くなるように、原料ガスの供給量を調整する。ＰＺＴ膜２４ｃの形成では、例えば化学溶液堆積（ＣＳＤ）法を採用し、その厚さを約２０ｎｍとする。但し、ＰＺＴ膜２４ｃ中のＰｂ含有量が、ＰＺＴ膜２４ａ及び２４ｂよりも、化学量論組成に近くなるよう、原料ガスの供給量を調整する。例えば、Ｚｒ含有量及びＴｉ含有量の総和と同程度とする。
【選択図】図１Ｍ

Description

本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置に関しては、キャパシタの容量絶縁膜として、強誘電体膜を用いたものが実用化されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。

強誘電体膜としては、ＰＺＴ系材料の膜及びＢｉ層状構造化合物の膜等が用いられている。強誘電体膜は、下部電極膜上に、ゾルゲル法又はスパッタ法等によってアモルファス状態又は微結晶の状態で形成された後、熱処理によって結晶化されている。また、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により下部電極上に、結晶化した状態で形成されることもある。

また、上部電極としては、Ｉｒ又は酸化Ｉｒからなる膜等が用いられている。これらの膜は、例えばスパッタ法等によって強誘電体膜上に形成されている。

強誘電体キャパシタの性能を評価する１つの指標として疲労特性が挙げられる。疲労特性は、何回の分極の反転まで情報を正確に記憶できるかを示しており、近年では１０¹²回程度が必要とされている。将来的には、１０¹⁵回程度が要求されると考えられる。そこで、疲労特性を向上させるための技術についての種々の検討が行われている。例えば、特許文献１及び２には、Ｐｂが導入されたＳｒＲｕＯ₃膜（ＳＲＯ膜）を強誘電体膜上に、上部電極の一部として形成する方法が記載されている。

更に、近年では、強誘電体キャパシタに対しても動作電圧の低下の要求があり、それまでの３．０Ｖから１．８Ｖへと移行しつつある。この要求に応えるためには、強誘電体膜を薄くする必要があるが、強誘電体膜を薄くすると、疲労特性が低下しやすい。

しかしながら、現状では、高い疲労特性を得ながら動作電圧を１．８Ｖにすることが可能な強誘電体キャパシタは得られていない。

特開２００３−１７４１４６号公報 米国特許第6,890,769号明細書 J.S. Cross, M. Tomotani, Y. Kotaka, Jpn. J. Appl. Phys. 41, L346 (2001) I. Stolichnov, et al, J. Appl. Phys. 87[4] 1925 (2000) S. Aggarwal, et al, Appl. Phys. Lett., 75, 716 (1999) B. Nagaraj, et al, J. Appl. Phys., 90 375 (2001) 三星 東芝 VLSI 2005、2006 Symposium

本発明は、強誘電体キャパシタの疲労特性を向上させることができる半導体装置及びその製造方法を提供することを目的とする。

本願発明者は、前記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置には、基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、が設けられている。そして、前記強誘電体膜には、第１のＰＺＴ系膜と、前記第１のＰＺＴ系膜上に形成され、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜と、が設けられている。

本発明に係る半導体装置の製造方法では、基板の上方に下部電極を形成し、その後、前記下部電極上に強誘電体膜を形成する。次に、前記強誘電体膜上に上部電極を形成する。前記強誘電体膜を形成する際には、第１のＰＺＴ系膜を形成し、その後、前記第１のＰＺＴ系膜上に、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜を形成する。

本発明によれば、２種類のＰＺＴ系膜が設けられ、これらの組成が適切に規定されているため、良好な疲労特性を得ることができる。この結果、強誘電体メモリ等の微細化に好適である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｐは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、図１Ａに示すように、ｎ型又はｐ型のシリコン基板１の表面に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜を形成してもよい。

次いで、活性領域にｐ型不純物を導入することにより、ｐウェル３を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜４を形成する。続いて、シリコン基板１の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極５を形成する。このとき、ｐウェル３上に、２つのゲート電極５を互いに平行に配置する。これらのゲート電極５は、メモリのワード線の一部として機能する。

次いで、ゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層６をゲート電極５の両脇に形成する。その後、シリコン基板１の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極５の横に絶縁性のサイドウォール８を形成する。絶縁膜としては、例えばシリコン酸化膜をＣＶＤ法により形成する。

続いて、サイドウォール８及びゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物拡散層７をゲート電極５の両脇に形成する。２組のエクステンション層６及び不純物拡散層７から、ＭＯＳトランジスタのソース及びドレインが構成される。

次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極５上に高融点金属のシリサイド層９が形成され、不純物拡散層７上に高融点金属のシリサイド層１０が形成される。そして、素子分離絶縁膜２上等にある未反応の高融点金属層をウェットエッチングにより除去する。

次に、例えば、プラズマＣＶＤ法により厚さが約２００ｎｍのシリコン酸窒化膜１１をシリコン基板１の上側全面に形成する。次いで、シリコン酸窒化膜１１上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法により、厚さが約１０００ｎｍのシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。この平坦化では、シリコン酸化膜１２の厚さを、シリコン基板１の上面上から約７００ｎｍとする。

次に、フォトリソグラフィ技術によりシリコン酸化膜１２及びシリコン酸窒化膜１１をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１３を形成する。その後、コンタクトホール内及びシリコン酸化膜１２上にタングステン膜（Ｗ膜）１４を形成する。Ｗ膜１４の厚さは、シリコン酸化膜１２の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１３及びＷ膜１４を残す。これらからコンタクトプラグが構成される。このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１２上のグルー膜１３及びＷ膜１４を完全に除去する。

次に、例えば、プラズマＣＶＤ法により厚さが約１３０ｎｍのシリコン酸窒化膜１５を酸化防止膜としてシリコン酸化膜１２及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜１５上に、例えば、原料ガスとしてＴＥＯＳガスを用いたたプラズマＣＶＤ法により、厚さが約３００ｎｍのシリコン酸化膜１６を形成する。なお、酸化防止膜として、シリコン酸窒化膜１５の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。

次いで、図１Ｂに示すように、フォトリソグラフィ技術によりシリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１７を形成する。その後、コンタクトホール内及びシリコン酸化膜１６上にタングステン膜（Ｗ膜）１８を形成する。Ｗ膜１８の厚さは、シリコン酸化膜１６の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１７及びＷ膜１８を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１６上のグルー膜１７及びＷ膜１８を完全に除去する。

次に、シリコン酸化膜１６の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜１６の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、シリコン基板１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。

次いで、シリコン酸化膜１６及びコンタクトプラグ上に厚さが約２０ｎｍのＴｉ膜を形成する。このＴｉ膜の形成では、例えば、シリコン基板１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを５秒間供給する。本実施形態では、Ｔｉ膜の形成前に、シリコン酸化膜１６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜は自己組織化され、その表面が（００２）面に強く配向したものとなる。その後、窒素雰囲気中で６５０℃、６０秒間のＲＴＡ（Rapid Thermal Annealing）を行うことにより、図１Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

続いて、ＴｉＮ膜２１上に、例えば反応性スパッタ法により厚さが約１００ｎｍのＴｉＡｌＮ膜２２を酸素拡散バリア膜として形成する。このとき、例えば、Ｔｉ及びＡｌを合金化したターゲットを使用する。また、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２５３．３Ｐａとし、チャンバ内に、Ａｒを４０ｓｃｃｍの流量で供給すると共に、Ｎ₂を１０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１．０ｋＷとする。

次に、ＴｉＡｌＮ２２上に、例えばスパッタ法により厚さが約１００ｎｍのＩｒ膜２３を貴金属膜として形成する。このとき、シリコン基板１の設定温度を５００℃とし、チャンバ内圧力を０．１１Ｐａとし、チャンバ内雰囲気をＡｒ雰囲気とする。また、スパッタパワは、例えば０．５ｋＷとする。なお、Ｉｒ膜２３の代わりに、白金族に属する金属の膜又はその導電性酸化膜を形成してもよい。即ち、Ｐｔ酸化膜、Ｉｒ酸化膜等を形成してもよい。また、ＳＲＯ膜（ＳｒＲｕＯ₃膜）又はＬＳＣＯ膜（ＬａＳｒＣｏＯ₃膜）等を形成してもよい。更に、これらの積層膜を用いてもよい。

次いで、Ａｒ雰囲気中で６５０℃以上、６０秒間のＲＴＡを行う。この結果、Ｉｒ膜２３、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１間の密着性が向上すると共に、Ｐｔ膜２３の結晶性が向上する。

次に、図１Ｄに示すように、ＰＺＴ膜２４ａ、２４ｂ及び２４ｃをＩｒ膜２３上に順次形成する。なお、ＰＺＴ膜２４ａ〜２４ｃの総厚は、例えば１２０ｎｍ以下とする。

ＰＺＴ膜２４ａの形成では、例えば有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を採用し、その厚さを約５ｎｍとする。このとき、Ｐｂの原料としてＰｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂を用いる。Ｐｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂はＰｂ（ＤＰＭ）₂と表記されることがある。また、Ｚｒの原料としてＺｒ（Ｃ₉Ｈ₁₅Ｏ₂）₄を用いる。Ｚｒ（Ｃ₉Ｈ₁₅Ｏ₂）₄はＺｒ（ＤＭＨＤ）₄と表記されることがある。また、Ｔｉの原料としてＴｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂を用いる。Ｔｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂はＴｉ（Ｏ−ｉＯｒ）₂（ＤＰＭ）₂と表記されることがある。そして、これらをＴＨＦ溶媒中にいずれも０．３ｍｏｌ／リットルの濃度で溶解し、３種類の液体原料とする。そして、これらの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒と共に、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、０．２００ｍｌ／分の流量で供給し、気化させる。このようにして、Ｐｂ、Ｚｒ及びＴｉの原料ガスが得られる。

更に、ＭＯＣＶＤチャンバ内の圧力を６６５Ｐａ（５Ｔｏｒｒ）とし、シリコン基板１の設定温度を６２０℃とし、Ｐｂ、Ｚｒ及びＴｉの原料ガスを、ＭＯＣＶＤチャンバ内に、例えば６２０秒間供給する。なお、ＰＺＴ膜２４ａ中のＰｂ含有量が、化学量論組成よりも多くなるように、原料ガスの供給量を調整する。例えば、Ｚｒ含有量及びＴｉ含有量の総和の１．１倍程度とする。

ＰＺＴ膜２４ｂの形成でも、例えばＭＯＣＶＤ法を採用し、その厚さを約９５ｎｍとする。但し、ＰＺＴ膜２４ａの組成とＰＺＴ膜２４ｂの組成とを比較すると、ＰＺＴ膜２４ｂの組成において、Ｔｉ含有量が少なく、Ｚｒ含有量が多くなるように、原料ガスの供給量を調整する。また、ＰＺＴ膜２４ｂ中のＰｂ含有量が、化学量論組成よりも多くなるように、原料ガスの供給量を調整する。例えば、Ｚｒ含有量及びＴｉ含有量の総和の１．１倍程度とする。

ＰＺＴ膜２４ｃの形成では、例えば化学溶液堆積（ＣＳＤ：Chemical Solution Deposition）法を採用し、その厚さを約２０ｎｍとする。但し、ＰＺＴ膜２４ｃ中のＰｂ含有量が、ＰＺＴ膜２４ａ及び２４ｂよりも、化学量論組成に近くなるよう、原料ガスの供給量を調整する。例えば、Ｚｒ含有量及びＴｉ含有量の総和と同程度とする。なお、ＰＺＴ膜２４ｃをスパッタ法により形成してもよい。

次いで、図１Ｅに示すように、ＰＺＴ膜２４ｃ上に、例えばスパッタ法により、Ｐｂを含有するＳＲＯ膜２５を形成する。ＳＲＯ膜２５の厚さは、例えば１０ｎｍとする。ＳＲＯ膜２５の形成に当たっては、シリコン基板１の温度は室温〜８００℃程度とし、チャンバ内にＡｒを１００ｓｃｃｍの流量で供給し、チャンバ内の圧力を１Ｐａとする。また、スパッタパワは、例えば１．０ｋＷとする。また、スパッタターゲットとしては、例えば組成がＳｒ_0.95Ｐｂ_0.1ＲｕＯ₃のものを用いる。

その後、Ｎ₂又はＡｒ等の不活性ガスとＯ₂との混合雰囲気中、又は希ガス雰囲気中において、５００℃〜７００℃（例えば約６５０℃）のアニールを行うことにより、ＳＲＯ膜２５を結晶化させる。更に、ＳＲＯ膜２５に対して、約５時間の酸素アニールを約４００℃で行う。この酸素アニールは、Ｎ₂又はＡｒ等の非還元性雰囲気中又は酸化性雰囲気中で行う。特に、Ｏ₂ガスを含有する雰囲気中で行うことが好ましい。また、この酸素アニールに当たっては、Ｈ₂等の還元性ガスが混入しないようにする。なお、ＳＲＯ膜を結晶化させるアニールにおいては、その結晶化が進むよりも先にＳｒが拡散してしまわないように温度制御を行うことが好ましい。

続いて、ＳＲＯ膜２５上に、例えば反応性スパッタ法により、ＩｒＯ_X膜２６を形成する。ＩｒＯ_X膜２６の厚さは、例えば９０ｎｍとする。ＩｒＯ_X膜２６の形成に当たっては、シリコン基板１の温度は３００℃とし、チャンバ内にＡｒを１００ｓｃｃｍの流量で供給すると共に、Ｏ₂を６０ｓｃｃｍの流量で供給し、チャンバ内の圧力を０．９Ｐａとする。また、スパッタパワは、例えば１．０ｋＷとする。

次に、ＩｒＯ_X膜２６上に、例えばスパッタ法により厚さが５０ｎｍ〜１００ｎｍのＩｒ膜２７（金属膜）を、水素の拡散の抑制、導電性の向上及び工程劣化の抑制を目的として形成する。このとき、チャンバ内雰囲気をＡｒ雰囲気（Ａｒ流量：１００ｓｃｃｍ〜２００ｓｃｃｍ）とし、チャンバ内圧力を１Ｐａとし、スパッタパワを１．０ｋＷとする。なお、Ｉｒ膜２７を形成する際のシリコン基板１の設定温度は特に限定されないが、Ｉｒ膜２７内の残留応力を低減するために、３５０℃〜４５０℃とすることが好ましい。また、ＳＲＯ膜２５は還元されやすいため、ＳＲＯ膜２５の形成からＩｒ膜２７の形成までの処理を、真空中で連続して実行することが好ましい。更に、Ｉｒ膜２７を形成した後にも、Ｎ₂又はＡｒ等の不活性ガスとＯ₂との混合雰囲気中、又は希ガス雰囲気中において、５００℃〜７００℃（例えば約６５０℃）のアニールを行うことが好ましい。なお、Ｉｒ膜２７の代わりに、Ｐｔ膜、Ｒｕ膜、Ｒｈ膜又はＰｄ膜等の貴金属膜を形成してもよい。また、ＴｉＮｉ膜、ＴｉＡｌ膜又はＴａＡｌ膜等の合金膜を形成してもよい。

その後、背面洗浄を行う。続いて、図１Ｆに示すように、Ｉｒ膜２７上に窒化チタン膜（ＴｉＮ膜）３１及びシリコン酸化膜３２を順次形成する。ＴｉＮ膜３１は、例えばスパッタ法により形成する。シリコン酸化膜３２は、例えばＴＥＯＳガスを用いたＣＶＤ法により形成する。

次いで、図１Ｇに示すように、シリコン酸化膜３２を島状にパターニングする。

次に、図１Ｈに示すように、シリコン酸化膜３２をマスクとして用いて、ＴｉＮ膜３１をエッチングする。この結果、島状のＴｉＮ膜３１及びシリコン酸化膜３２からなるハードマスクが形成される。

次に、ＴｉＮ膜３１及びシリコン酸化膜３２をマスクとして用いて、ＨＢｒ、Ｏ₂、Ａｒ、及びＣ₄Ｆ₈の混合ガスをエッチングガスとするプラズマエッチングを、Ｉｒ膜２７、ＩｒＯ_X膜２６、ＳＲＯ膜２５、ＰＺＴ膜２４ｃ、ＰＺＴ膜２４ｂ、ＰＺＴ膜２４ａ及びＩｒ膜２３に対して行う。この結果、上部電極３３及び容量絶縁膜３４が形成される。

続いて、図１Ｉに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜３２を除去する。

次に、図１Ｊに示すように、Ｉｒ膜２７等をマスクとして用いて、ドライエッチングを行うことにより、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１をパターニングする。本実施形態では、Ｉｒ膜２３、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１から下部電極３０が構成される。但し、Ｉｒ膜２３のみを下部電極とみなすことも可能である。また、下部電極３０には、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄを含有する導電膜（酸化物導電膜を含む）が含まれていてもよい。

次いで、図１Ｋに示すように、強誘電体キャパシタを覆う保護膜３５をシリコン酸化膜１６上に形成する。保護膜３５としては、例えばスパッタ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。

その後、図１Ｌに示すように、誘電体膜キャパシタのダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えばシリコン基板１の設定温度を５５０℃〜７００℃とする。特に、本実施形態のように、強誘電体膜としてＰＺＴ膜２４ａ〜２４ｃが形成されている場合には、酸素雰囲気中で６５０℃、６０分間の回復アニールを行う。

その後、図１Ｍに示すように、保護膜３５上に新たな保護膜３６を形成する。保護膜３６としては、例えばＣＶＤ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。

次に、図１Ｎに示すように、保護膜３６上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが約１５００ｎｍのシリコン酸化物膜３７を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化物膜３７の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。

続いて、Ｎ₂Ｏガス又はＮ₂ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化物膜３７中の水分が除去されると共に、シリコン酸化物膜３７の膜質が変化し、シリコン酸化物膜３７中に水分が入りにくくなる。

その後、シリコン酸化物膜３７上に、例えばスパッタ法又はＣＶＤ法により、保護膜（バリア膜）３８を形成する。保護膜３８としては、例えば厚さが２０ｎｍ〜１００ｎｍのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化物膜３７上に保護膜３８が形成されるため、保護膜３８も平坦となる。

次に、保護膜３８上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが３００ｎｍ〜５００ｎｍのシリコン酸化物膜３９を層間絶縁膜として形成する。その後、シリコン酸化物膜３９の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。

次いで、図１Ｏに示すように、フォトリソグラフィ技術により、シリコン酸化膜３９、保護膜３８及びシリコン酸化膜３７をパターニングすることにより、上部電極３３を露出するコンタクトホールを形成する。また、フォトリソグラフィ技術により、シリコン酸化膜３９、保護膜３８、シリコン酸化膜３７、保護膜３６、保護膜３５、シリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、グルー膜１３及びＷ膜１４からなるコンタクトプラグを露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。その後、５５０℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際にＰＺＴ膜２４ａ〜２４ｃに生じた酸素欠損を回復させる。

次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４０を形成する。このとき、例えば、Ｔｉ膜をスパッタ法により形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成する。但し、ＴｉＮ膜をＭＯＣＶＤ法により形成する場合には、ＴｉＮ膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本実施形態では、上部電極３３の最表面がＩｒ膜２８となっているため、このプラズマ処理が行われても、上部電極３３は還元されない。また、グルー膜４０として、ＴｉＮ膜のみを形成してもよい。

その後、コンタクトホール内及びシリコン酸化膜３９上にタングステン膜（Ｗ膜）４１を形成する。Ｗ膜４１の厚さは、シリコン酸化膜３９の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４０及びＷ膜４１を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜３９上のグルー膜４０及びＷ膜４１を完全に除去する。

続いて、図１Ｐに示すように、シリコン酸化膜３９及びコンタクトプラグ上に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線を形成する。配線の形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第１の実施形態では、容量絶縁膜３４の形成に当たり、先ず、Ｚｒ含有量が低く、Ｔｉ含有量が多いＰＺＴ膜２４ａを形成しているので、その表面が（１１１）面に配向しやすい。そして、この上に、ＰＺＴ膜２４ａよりも化学量論組成に近いＰＺＴ膜２４ｂを形成しているが、その配向はＰＺＴ膜２４ａの配向を引き継ぐため、この表面も（１１１）面に配向しやすい。従って、疲労特性が著しく向上する。

また、上部電極３３の形成に当たっては、先ず、Ｐｂを含むＳＲＯ膜２５を形成しているので、Ｉｒ酸化膜をＰＺＴ膜上に形成する場合と比較して、ＰＺＴ膜２４ａ〜２４ｃへのダメージが少ない。つまり、ＩｒＯ_X膜２６を形成する際にＰＺＴ膜２４ａ〜２４ｃがＳＲＯ膜２５により保護される。このため、疲労特性等が向上する。

従って、ＰＺＴ膜２４ａ〜２４ｃを１．８Ｖで動作できる程度まで薄くしても疲労特性の低下が生じにくい。また、ダメージが生じにくいため、強誘電体メモリの主な動作温度範囲（−４５℃〜８５℃）の範囲でも適切に動作することが可能である。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図２Ａ乃至図２Ｃは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第２の実施形態では、先ず、第１の実施形態と同様に、シリコン酸化膜１６の表面に対するＮＨ₃プラズマ処理までの処理を行う。但し、グルー膜１７及びＷ膜１８からなるコンタクトプラグの形成に当たっては、図２Ａに示すように、コンタクトプラグの表面にリセス５０が形成されることがある。リセス５０の深さは、例えば２０ｎｍ〜５０ｎｍ程度である。

このようなリセス５０が存在したままで第１の実施形態と同様の処理を行うと、ＴｉＮ膜２１等の表面に、リセス５０を反映した凹部が形成され、ＰＺＴ膜２４ａ〜２４ｃの配向が低下してしまう。そこで、第２の実施形態では、図２Ｂに示すように、シリコン酸化膜１６及びコンタクトプラグ上に厚さが約１００ｎｍのＴｉ膜５１を形成する。このＴｉ膜５１の形成では、例えば、シリコン基板１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを３５秒間供給する。本実施形態でも、Ｔｉ膜５１の形成前に、シリコン酸化膜１６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜５１は自己組織化され、その表面が（００２）面に強く配向したものとなる。

その後、例えばＣＭＰ法によりＴｉ膜５１の表面を平坦化する。平坦化後のＴｉ膜５１の厚さは、例えばシリコン酸化膜１６の表面から５０ｎｍ〜１００ｎｍとする。この厚さの制御は、例えば時間制御により行う。

続いて、Ｔｉ膜５１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

次に、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図２Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

その後、第１の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。

このような第２の実施形態によれば、リセス５０が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図３Ａ及び図３Ｂは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第３の実施形態では、先ず、第２の実施形態と同様に、Ｔｉ膜５１の形成までの処理を行う。その後、図３Ａに示すように、例えばＣＭＰ法により、シリコン酸化膜１６の表面が露出するまでＴｉ膜５１の表面を平坦化する。つまり、第２の実施形態とは異なり、シリコン酸化膜１６上のＴｉ膜５１を完全に除去する。

続いて、第２の実施形態と同様に、Ｔｉ膜５１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

次に、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１及び第２の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図３Ｂに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

その後、第１及び第２の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。

このような第３の実施形態によっても、第２の実施形態と同様の効果が得られる。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図４Ａ乃至図４Ｃは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第４の実施形態では、先ず、図４Ａに示すように、第１の実施形態と同様に、グルー膜１３及びＷ膜１４からなるコンタクトプラグの形成までの処理を行う。

次に、シリコン酸化膜１２の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜１２の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、シリコン基板１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。

次いで、図４Ｂに示すように、ＴｉＮ膜２１をシリコン酸化膜１２及びコンタクトプラグ上に形成する。ＴｉＮ膜２１の形成方法は、第１の実施形態と同様である。その後、ＴｉＡｌＮ膜２２の形成から保護膜３６の形成までの処理を行う。

その後、図４Ｃに示すように、第１の実施形態と同様にして、シリコン酸化膜３７の形成及び平坦化を行う。次に、２つのＭＯＳトランジスタに共有されているシリサイド層１０まで到達するコンタクトホールを、シリコン酸化膜３７、保護膜３６、保護膜３５、シリコン酸化膜１２及びシリコン酸窒化膜１１に形成する。そして、このコンタクトホール内に、グルー膜４０及びＷ膜４１からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜（図示せず）等により覆った状態で、上部電極３３を露出する孔を形成する。

続いて、シリコン酸化膜３７上、コンタクトプラグ上及び孔内に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第４の実施形態によれば、第１の実施形態よりも少ない工程で強誘電体キャパシタを完成させることができる。

なお、第１〜第４の実施形態において、ＰＺＴ膜２４ｃを形成せずに、容量絶縁膜を２層構造としてもよい。また、ＰＺＴ膜２４ｃ上に更にＰＺＴ膜を形成して、容量絶縁膜を４層構造としてもよい。この場合、４層目のＰＺＴ膜は、例えばスパッタ法により形成することができる。

また、強誘電体キャパシタの構造をスタック構造ではなく、プレーナ構造としてもよい。

また、強誘電体膜の形成方法としては、ＭＯＣＶＤ法の他に、スパッタ法、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法及びエピタキシャル成長法等が挙げられる。また、強誘電体膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴからなるＰＺＴ系の膜を用いることができる。更に、Ｐｂ含有量は、化学量論組成よりも多く、例えば１０原子％〜１５原子％多い。また、強誘電体膜として、ＭＯＣＶＤ法、ＣＳＤ法、又はスパッタ法等によりＢｉＦｅＯ₃膜を形成してもよい。なお、スパッタ法により強誘電体膜を形成する場合には、例えば基板の設定温度を１００℃以下にしてアモルファス状の強誘電体膜を形成する。その後、不活性ガス及び酸素ガスの混合雰囲気中でＲＴＡを行うことにより、強誘電体膜を結晶化させる。このとき、酸素の含有量は１０体積％以下とすることが好ましい。

また、密着膜として、ＴｉＮ膜２１に代えて、Ｔｉ膜、Ａｌ酸化膜、Ａｌ窒化膜、ＴｉＡｌＮ膜、Ｔａ酸化膜、Ｔｉ酸化膜又はＺｒ酸化膜等を用いてもよい。但し、絶縁膜を用いる場合には、強誘電体キャパシタの構造は、プレーナ構造とする。また、酸素バリア膜として、ＴｉＡｌＮ膜２２に代えて、Ｉｒ膜又はＲｕ膜等を用いてもよい。また、Ｐｔ膜２３に代えて、Ｒｈ膜、Ｐｄ膜又はＲｕ膜等を用いてもよい。また、ＩｒＯ_X膜２４に代えて、Ｒｈ酸化膜、Ｐｄ酸化膜又はＲｕ酸化膜等を用いてもよい。また、結晶性向上膜として、Ｔｉ膜５１に代えて、Ｐｔ膜、Ｉｒ膜、Ｒｅ膜、Ｒｕ膜、Ｐｄ膜又はＯｓ膜等を用いてもよく、これらの酸化膜を用いてもよい。

また、ＳＲＯ膜２５が含有する不純物はＰｂに限定されず、Ｃｕ等が含有されていてもよい。不純物の含有量は、例えば１０原子％以下とする。

次に、本願発明者が実際に行った実験の内容及び結果について説明する。

（第１の実験）
第１の実験では、第１の試料において、第１の実施形態に倣って３層構造の容量絶縁膜を形成した。また、第２の試料において、３層目のＰＺＴ膜を形成せずに、２層構造の容量絶縁膜も形成した。いずれの試料においても、２層目のＰＺＴ膜まではＭＯＣＶＤ法により形成し、第１の試料の３層目のＰＺＴ膜はＣＳＤ法により形成した。そして、これらの試料の分析を行った。これらの結果を表１及び表２に示す。表１は、ＸＰＳ（X-ray photoelectron spectroscopy）による分析結果を示し、表２は、ＩＣＰ（Inductively Coupled Plasma）による分析結果を示している。なお、表２中の値は、Ｚｒ含有量及びＴｉ含有量の総和を１としたときの各元素の含有量の割合を示している。

（第２の実験）
第２の実験では、第１の実施形態に倣って容量絶縁膜を形成し、その成分分析を行った。但し、ＰＺＴ膜２４ａの厚さを５ｎｍとし、ＰＺＴ膜２４ｂの厚さを９５ｎｍとし、ＰＺＴ膜２４ｃは形成しなかった。分析はＴＥＭ−ＥＤＳ（Transmission Electron Microscope - Energy Dispersive Spectroscopy）により行った。この結果を図５に示す。図５の横軸は、容量絶縁膜の表面を基準とした深さを示している。また、縦軸は、Ｔｉ及びＺｒの含有量の比（原子％）を示している。

図５に示すように、８０ｎｍ程度の深さを境界にして、含有量の比（Ｔｉ／Ｚｒ）が大きく変化している。このことは、ＰＺＴ膜２４ｂにおいてＰＺＴ膜２４ａよりも、Ｚｒ含有量が多く、Ｔｉ含有量が少ないことを示している。

（第３の実験）
第３の実験では、第３の試料において、第１の実施形態に倣って強誘電体キャパシタを形成した。また、第４の試験において、ＳＲＯ膜２５を形成しなかったことを除き、第１の実施形態に倣って強誘電体キャパシタを形成した。いずれの試料においても、強誘電体キャパシタの厚さを２００ｎｍとした。そして、各試料の成分分析をＳＩＭＳ（Secondary Ion Mass Spectrometry）により行った。第３の試料の分析結果を図６Ａに示し、第４の試料の分析結果を図６Ｂに示す。

図６Ａに示すように、Ｐｂを含有するＳＲＯ膜２５を含む第３の試料では、ＳｒがＲｕよりも拡散していた。また、図６Ａと図６Ｂとを比較すると、第３の試料（図６Ａ）において、上部電極へのＰｂの拡散が抑制されていた。このことから、第３の試料の方が、リーク電流が低いと考えられる。

（第４の実験）
第４の実験では、第５の試料において、第１の実施形態に倣って強誘電体キャパシタを形成した。また、第６の試料において、ＰＺＴ膜２４ｃを形成しなかったことを除き、第１の実施形態に倣って強誘電体キャパシタを形成した。更に、第７の試料において、ＳＲＯ膜２５を形成しなかったことを除き、第１の実施形態に倣って強誘電体キャパシタを形成した。そして、各試料に対して、図８に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。図７Ａに、印加電圧と「Ｐ−Ｕ」の値との関係を示し、図７Ｂに、印加電圧と分極Ｑｓｗとの関係を示す。また、図７Ｃに、印加電圧の反転回数と「Ｐ−Ｕ」の値との関係を示し、図７Ｄに、印加電圧の反転回数と「Ｐ−Ｕ」の値の初期値（（Ｐ−Ｕ）₀）に対する割合との関係を示す。なお、図７Ａ〜図７Ｄ中の破線が第５の試料の結果を示し、二点鎖線が第６の試料の結果を示し、実線が第７の試料の結果を示している。また、分極Ｑｓｗは、ヒステリシスループから得られる値Ｐ、Ｕ、Ｎ及びＤを用いて下記数１により求めた値である。

図７Ａ〜図７Ｄに示すように、いずれの測定においても、Ｐｂを含有するＳＲＯ膜２５を含む第５の試料及び第６の試料において、第７の試料よりも良好な結果が得られた。特に、図７Ｃ及び図７Ｄに示すように、良好な疲労特性が得られた。

（第５の実験）
第５の実験では、第８の試料において、第１の実施形態に倣ってＩｒ膜２７の形成までの処理を行った後に、７００℃でアニールを行った。また、第９の試料において、第１の実施形態に倣ってＩｒ膜２７の形成までの処理を行った後に、７００℃でアニールを行った。そして、各試料に対して、印加電圧と分極との関係を求めた。これらの結果を図９に示す。図９中の実線が第８の試料の結果を示し、黒塗りのドットが第９の試料の結果を示している。

図９に示すように、７００℃のアニールが行われた第８の試料ではヒステリシスループが、第９の試料のものよりも大きく広がった。このことから、第８の試料においてリーク電流が大きくなったと考えられる。実際に、リーク電流の測定を行ったところ、第９の試料では１０^-4Ａ／ｃｍ²のオーダーであったのに対し、第８の試料では０．１Ａ／ｃｍ²のオーダーあった。従って、上部電極を構成する膜の形成が終了した後のアニールの温度を高くしすぎないことが好ましい。例えば５５０℃で１時間のアニールを行えば十分である。

（第６の実験）
第６の実験では、第１０の試料において、第１の実施形態に倣って強誘電体キャパシタを形成し、これに容量が４．７ｎＦのキャパシタを直列に接続した。また、第１１の試料において、ＳＲＯ膜２５を形成しなかったことを除き、第１の実施形態に倣って強誘電体キャパシタを形成した。そして、各試料に対して、印加電圧と分極との関係を求めた。これらの結果を図１０に示す。図１０中の実線が第１０の試料の結果を示し、黒塗りのドットが第１１の試料の結果を示している。

図１０に示すように、第１０の試料及び第１１の試料において、互いに類似した結果が得られた。このことは、第１１の試料では、ＳＲＯ膜２５が存在しないために、ＰＺＴ膜にダメージが生じて、そこに寄生容量が発生していることを意味している。つまり、従来の強誘電体キャパシタでは、ダメージの発生によって特性が劣化してしまっているのである。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、
前記強誘電体膜は、
第１のＰＺＴ系膜と、
前記第１のＰＺＴ系膜上に形成され、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜と、
を有することを特徴とする半導体装置。

（付記２）
前記強誘電体膜は、前記第２のＰＺＴ系膜上にＣＳＤ法により形成された第３のＰＺＴ系膜を有することを特徴とする付記１に記載の半導体装置。

（付記３）
前記上部電極は、前記強誘電体膜上に直接形成され、ＳＲＯ膜を有することを特徴とする付記１又は２に記載の半導体装置。

（付記４）
前記ＳＲＯ膜は、１０原子％以下の不純物を含有していることを特徴とする付記３に記載の半導体装置。

（付記５）
前記強誘電体膜は、化学量論組成よりもＰｂを多く含有していることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。

（付記６）
前記強誘電体膜の厚さは、１２０ｎｍ以下であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。

（付記７）
基板の上方に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
を有し、
前記強誘電体膜を形成する工程は、
第１のＰＺＴ系膜を形成する工程と、
前記第１のＰＺＴ系膜上に、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記８）
前記強誘電体膜を形成する工程は、ＣＳＤ法により前記第２のＰＺＴ系膜上に第３のＰＺＴ系膜を形成する工程を有することを特徴とする付記７に記載の半導体装置の製造方法。

（付記９）
前記上部電極を形成する工程は、前記強誘電体膜上にＳＲＯ膜を直接形成する工程を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。

本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図４Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図４Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 第２の実験の結果を示すグラフである。 第３の実験における第３の試料の結果を示すグラフである。 第３の実験における第４の試料の結果を示すグラフである。 第４の実験における印加電圧と「Ｐ−Ｕ」の値との関係を示すグラフである。 第４の実験における印加電圧と分極Ｑｓｗとの関係を示すグラフである。 第４の実験における印加電圧の反転回数と「Ｐ−Ｕ」の値との関係を示すグラフである。 第４の実験における印加電圧の反転回数と「（Ｐ−Ｕ）／（（Ｐ−Ｕ）₀」との関係を示すグラフである。 印加電圧と分極との関係を示すグラフである。 第５の実験の結果を示すグラフである。 第６の実験の結果を示すグラフである。

符号の説明

２４ａ、２４ｂ、２４ｃ：ＰＺＴ膜
２５：ＳＲＯ膜
２６：ＩｒＯ_Y膜
２７：Ｉｒ膜
３０：下部電極
３３：上部電極
３４：容量絶縁膜

Claims (6)

1. 基板の上方に形成された下部電極と、
   前記下部電極上に形成された強誘電体膜と、
   前記強誘電体膜上に形成された上部電極と、
   を有し、
   前記強誘電体膜は、
   第１のＰＺＴ系膜と、
   前記第１のＰＺＴ系膜上に形成され、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜と、
   を有することを特徴とする半導体装置。
2. 前記強誘電体膜は、前記第２のＰＺＴ系膜上にＣＳＤ法により形成された第３のＰＺＴ系膜を有することを特徴とする請求項１に記載の半導体装置。
3. 前記上部電極は、前記強誘電体膜上に直接形成され、ＳＲＯ膜を有することを特徴とする請求項１又は２に記載の半導体装置。
4. 基板の上方に下部電極を形成する工程と、
   前記下部電極上に強誘電体膜を形成する工程と、
   前記強誘電体膜上に上部電極を形成する工程と、
   を有し、
   前記強誘電体膜を形成する工程は、
   第１のＰＺＴ系膜を形成する工程と、
   前記第１のＰＺＴ系膜上に、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 前記強誘電体膜を形成する工程は、ＣＳＤ法により前記第２のＰＺＴ系膜上に第３のＰＺＴ系膜を形成する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記上部電極を形成する工程は、前記強誘電体膜上にＳＲＯ膜を直接形成する工程を有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。

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