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JP2008191470A - Liquid crystal display device - Google Patents

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JP2008191470A
JP2008191470A JP2007026750A JP2007026750A JP2008191470A JP 2008191470 A JP2008191470 A JP 2008191470A JP 2007026750 A JP2007026750 A JP 2007026750A JP 2007026750 A JP2007026750 A JP 2007026750A JP 2008191470 A JP2008191470 A JP 2008191470A
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JP
Japan
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light shielding
shielding layer
lines
line
liquid crystal
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Abandoned
Application number
JP2007026750A
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Japanese (ja)
Inventor
Satoru Maruyama
哲 丸山
Masaki Miyatake
正樹 宮武
Masakatsu Kitani
正克 木谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Central Inc
Original Assignee
Toshiba Matsushita Display Technology Co Ltd
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Publication date
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Priority to JP2007026750A priority Critical patent/JP2008191470A/en
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Abstract

<P>PROBLEM TO BE SOLVED: To improve the yield of a liquid crystal display device by reducing the contact defect of a light shielding layer for channel protection of a pixel TFT and a constat voltage wiring. <P>SOLUTION: The liquid crystal display device is provided with a common layer 7 which is integral with adjacent two light shielding layer lines among a plurality of the light shielding layer lines 4 and are used to connect these light shielding layer lines and a scanning line driving circuit line power source line 8 and thereby the space for installing the contact hole 15 is sufficiently assured and the designing taking the size of the contact holes, the number of installation thereof, etc., into consideration is made attainable and therefore, the contact defect of the light shielding layer line 4 and the scanning line driving circuit line power source line 8 can be reduced. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、アクティブマトリクス型の液晶表示装置に関する。   The present invention relates to an active matrix liquid crystal display device.

近年、アレイ基板上において互いに交差するように配線された複数の走査線と複数の信号線の各交差部にスイッチング素子として画素TFT(薄膜トランジスタ)がマトリクス状に配置されたアクティブマトリクス型の液晶表示装置は、発色性に優れ残像が少ないことから情報機器の表示装置として多く用いられている。プロジェクションなどの投射型液晶プロジェクタでは液晶表示装置に強力な光が照射されるため、トップゲート構造のアレイ基板では画素TFTの光リークが発生する。これに対し、画素TFTチャネルの裏側すなわち対向基板側から光を照射し、TFTの光リークを防止する方法がとられる。   2. Description of the Related Art In recent years, an active matrix type liquid crystal display device in which pixel TFTs (thin film transistors) are arranged in a matrix form as switching elements at intersections of a plurality of scanning lines and a plurality of signal lines that are arranged to cross each other on an array substrate. Is widely used as a display device for information equipment because of its excellent color development and few afterimages. In a projection type liquid crystal projector such as a projection, the liquid crystal display device is irradiated with strong light, and thus light leakage of the pixel TFT occurs in an array substrate having a top gate structure. On the other hand, a method of preventing light leakage of the TFT by irradiating light from the back side of the pixel TFT channel, that is, the counter substrate side is used.

一方、近年開発が進められているヘッドアップディスプレイでは映像を車のフロントガラスに投射する。この場合、強力なバックライト光が液晶表示装置に照射されると共に太陽光がフロントガラスを通じて液晶表示装置に照射される。この結果として、アレイ基板上の画素TFTはチャネルの上下方向から光にさらされ、光リークによるコントラスト比の低下などを引き起こしてしまう。そこで、最近ではヘッドアップディスプレイにおいて、画素TFTチャネルの裏側に絶縁膜を介して遮光層を形成すると共に、遮光層を定電圧配線に電気的に接続して遮光層の電位を安定させて光リークの発生を防ぐ技術が開示されている(例えば、特許文献1、特許文献2参照)。この場合はアレイ基板上に多層配線により形成された遮光層と定電圧配線とをコンタクトホールを介して接続する。
特開平11−101990号公報 特開2004−258671号公報
On the other hand, the head-up display, which has been developed in recent years, projects an image on the windshield of a car. In this case, powerful backlight light is applied to the liquid crystal display device, and sunlight is applied to the liquid crystal display device through the windshield. As a result, the pixel TFTs on the array substrate are exposed to light from above and below the channel, causing a reduction in contrast ratio due to light leakage. Therefore, recently, in a head-up display, a light shielding layer is formed on the back side of the pixel TFT channel via an insulating film, and the light shielding layer is electrically connected to a constant voltage wiring to stabilize the potential of the light shielding layer and cause light leakage. A technique for preventing the occurrence of the above has been disclosed (see, for example, Patent Document 1 and Patent Document 2). In this case, the light shielding layer formed by multilayer wiring on the array substrate and the constant voltage wiring are connected through the contact hole.
Japanese Patent Laid-Open No. 11-101990 JP 2004-258671 A

しかしながら、従来技術では、ESD(静電気放電)やコンタクトホールの形成不良により接触不良が発生すると、遮光層の電位が不安定となるため画素TFTに光リークが発生し歩留まりが低下するという問題がある。   However, in the prior art, when contact failure occurs due to ESD (electrostatic discharge) or contact hole formation failure, the potential of the light shielding layer becomes unstable, so that light leakage occurs in the pixel TFT and yield decreases. .

本発明は、上記に鑑みてなされたものであり、液晶表示装置において、画素TFTのチャネル保護用遮光層と定電圧配線とのコンタクト不良を低減させ、歩留まりを向上させることを課題とする。   The present invention has been made in view of the above, and an object of the present invention is to reduce contact failure between a channel protection light-shielding layer of a pixel TFT and a constant voltage wiring and improve yield in a liquid crystal display device.

本発明に係る液晶表示装置は、互いに交差して配線された複数の走査線および複数の信号線と、複数の走査線および複数の信号線の各交差部に配置された画素TFTと、画素TFTのチャネル部分を遮光すると共に、複数の走査線に沿って配線された複数の遮光層ラインと、複数の遮光層ラインのうち少なくとも隣接する2本の遮光層ラインと一体であって、それら遮光層ラインと定電圧配線とをコンタクトホールを介して電気的に接続するための共通層と、を備えることを特徴とする。   A liquid crystal display device according to the present invention includes a plurality of scanning lines and a plurality of signal lines that are wired to cross each other, a pixel TFT disposed at each intersection of the plurality of scanning lines and the plurality of signal lines, and a pixel TFT A plurality of light shielding layer lines wired along a plurality of scanning lines and at least two adjacent light shielding layer lines among the plurality of light shielding layer lines. And a common layer for electrically connecting the line and the constant voltage wiring through the contact hole.

本発明にあっては、画素TFTのチャネル部分を遮光すると共に複数の走査線に沿って配線された複数の遮光層ラインのうち、少なくとも隣接する2本の遮光層ラインと一体であって、それら遮光層ラインと定電圧配線とをコンタクトホールを介して電気的に接続するための共通層を設けることで、コンタクトホールを配置するスペースが十分に確保され、コンタクトホールの大きさや設置数などを考慮した設計が可能となるので、遮光層ラインと定電圧配線とのコンタクト不良を低減させることができる。   In the present invention, the channel portion of the pixel TFT is shielded from light and is integrated with at least two adjacent light shielding layer lines out of the plurality of light shielding layer lines wired along the plurality of scanning lines. By providing a common layer for electrically connecting the light shielding layer line and the constant voltage wiring through the contact hole, a sufficient space for the contact hole is secured, and the size and number of the contact holes are taken into consideration. Therefore, the contact failure between the light shielding layer line and the constant voltage wiring can be reduced.

また、上記液晶表示装置における共通層では、複数のコンタクトホールが分散して設置されることを特徴とする。   In the common layer of the liquid crystal display device, a plurality of contact holes are dispersedly provided.

本発明にあっては、共通層では複数のコンタクトホールを分散して設置することでコンタクトホールの形成不良の発生を低減させることができる。   In the present invention, it is possible to reduce the occurrence of contact hole formation defects by disposing a plurality of contact holes in the common layer.

また、上記液晶表示装置における定電圧配線には、例えば走査線を駆動する走査線駆動回路の電源ラインを使用する。   The constant voltage wiring in the liquid crystal display device uses, for example, a power line of a scanning line driving circuit that drives the scanning lines.

本発明の液晶表示装置によれば、画素TFTのチャネル保護用遮光層と定電圧配線とのコンタクト不良を低減させ、歩留まりを向上させることができる。   According to the liquid crystal display device of the present invention, it is possible to reduce the contact failure between the channel protection light-shielding layer of the pixel TFT and the constant voltage wiring, and to improve the yield.

以下、本発明の実施の形態について図面を用いて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

[実施の形態]
図1のブロック図は、一実施の形態に係る液晶表示装置のアレイ基板上の概略的な構成を示している。同図に示すように、液晶表示装置は、中央に設けられた表示領域101と、左辺部に配置された走査線駆動回路102と、下辺部に配置された信号線駆動回路103と、上辺部に配置された信号線終端部104と、右辺部に配置された走査線終端部105とをアレイ基板100に備える。ここで液晶表示装置は、例えば映像を車のフロントガラスに投射するヘッドアップディスプレイであり、アレイ基板100の裏側には図示しないバックライト装置が配置されている。
[Embodiment]
The block diagram of FIG. 1 shows a schematic configuration on an array substrate of a liquid crystal display device according to an embodiment. As shown in the figure, the liquid crystal display device includes a display area 101 provided in the center, a scanning line driving circuit 102 disposed on the left side, a signal line driving circuit 103 disposed on the lower side, and an upper side. The array substrate 100 is provided with a signal line termination portion 104 disposed on the right side and a scanning line termination portion 105 disposed on the right side portion. Here, the liquid crystal display device is, for example, a head-up display that projects an image on a windshield of a car, and a backlight device (not shown) is disposed on the back side of the array substrate 100.

表示領域101は、複数の走査線1および複数の信号線2が互いに交差して配線される。 複数の走査線1および複数の信号線2の各交差部にはスイッチング素子として画素TFT3および補助容量5が配置される。画素TFT3のゲート端子は走査線1に接続され、ドレイン端子は信号線2に接続され、ソース端子は補助容量5および図示しない画素電極に並列に接続される。複数の走査線1に沿って、画素TFT3のチャネル部分を遮光するための遮光層がライン状に複数配線される(以下、遮光層ライン4と称する)。   In the display area 101, a plurality of scanning lines 1 and a plurality of signal lines 2 intersect with each other. A pixel TFT 3 and an auxiliary capacitor 5 are arranged as switching elements at each intersection of the plurality of scanning lines 1 and the plurality of signal lines 2. The pixel TFT 3 has a gate terminal connected to the scanning line 1, a drain terminal connected to the signal line 2, and a source terminal connected in parallel to the auxiliary capacitor 5 and a pixel electrode (not shown). A plurality of light shielding layers for shielding the channel portions of the pixel TFTs 3 are wired along the plurality of scanning lines 1 (hereinafter referred to as light shielding layer lines 4).

走査線駆動回路102は、アレイ基板100外部から供給される電源電圧、タイミング信号に基づいて、走査線1を通じて画素TFTに制御信号を供給する。信号線駆動回路103は、信号線2を通じて画素TFTに映像信号を供給する。信号線終端部104と走査線終端部105には、例えば走査線1又は信号線2を終端させるための保護ダイオードが配置される。   The scanning line driving circuit 102 supplies a control signal to the pixel TFT through the scanning line 1 based on a power supply voltage and a timing signal supplied from the outside of the array substrate 100. The signal line driver circuit 103 supplies a video signal to the pixel TFT through the signal line 2. For example, a protective diode for terminating the scanning line 1 or the signal line 2 is disposed in the signal line termination unit 104 and the scanning line termination unit 105.

次に、一画素の具体的な構成について図2、図3を用いて説明する。図2のレイアウト図は、表示領域101における一画素を示している。画素TFT3が走査線1および信号線2の交差部に配置されている。ここで画素TFT3の構造はリーク電流を低減させるためにダブルゲート構造とする。走査線1の裏側には斜線で示した遮光層ライン4が配線されている。これにより画素の開口率の低下を防止している。   Next, a specific configuration of one pixel will be described with reference to FIGS. The layout diagram of FIG. 2 shows one pixel in the display area 101. A pixel TFT 3 is disposed at the intersection of the scanning line 1 and the signal line 2. Here, the structure of the pixel TFT 3 is a double gate structure in order to reduce leakage current. On the back side of the scanning line 1, a light shielding layer line 4 shown by oblique lines is wired. This prevents a decrease in pixel aperture ratio.

図3は、図2のA−A部の断面図である。同図に示すように、遮光層ライン4の上には絶縁膜10が形成される。画素TFTのチャネル11としてポリシリコン膜が絶縁膜10上に形成される。絶縁膜10および画素TFTのチャネル11上にTEOS膜12が形成され、更にその上にはMoWにより走査線1が配線される。TEOS膜12および走査線1上には絶縁膜13が形成され、更にその上には信号線2が配線される。ここではコンタクトホール14が絶縁膜13およびTEOS膜12を貫通し、信号線2はコンタクトホール14を介して画素TFTのチャネル11と電気的に接続される。このようにトップゲート構造のアレイ基板において、遮光層ライン4は、画素TFTのチャネル11の裏側に絶縁膜10を介して形成され、画素TFT3のチャネル部分を遮光する。   3 is a cross-sectional view taken along a line AA in FIG. As shown in the figure, an insulating film 10 is formed on the light shielding layer line 4. A polysilicon film is formed on the insulating film 10 as the channel 11 of the pixel TFT. A TEOS film 12 is formed on the insulating film 10 and the channel 11 of the pixel TFT, and further, the scanning line 1 is wired thereon by MoW. An insulating film 13 is formed on the TEOS film 12 and the scanning line 1, and a signal line 2 is further provided thereon. Here, the contact hole 14 penetrates the insulating film 13 and the TEOS film 12, and the signal line 2 is electrically connected to the channel 11 of the pixel TFT via the contact hole 14. Thus, in the array substrate having the top gate structure, the light shielding layer line 4 is formed on the back side of the channel 11 of the pixel TFT via the insulating film 10 to shield the channel portion of the pixel TFT 3.

次に、遮光層ライン4の具体的な構成について図を用いて説明する。図4のレイアウト図は、表示領域101と走査線駆動回路102の境界近傍を示している。表示領域101では遮光層ライン4が走査線1に沿って配線される。走査線駆動回路102では走査線駆動回路電源ライン8が境界側に遮光層ライン4の方向と垂直な方向に帯状に配線されている。走査線駆動回路電源ライン8は10V系の電源ラインであり、主に走査線駆動回路102内部のシフトレジスタ/レベルシフタ等で使用される。   Next, a specific configuration of the light shielding layer line 4 will be described with reference to the drawings. The layout diagram of FIG. 4 shows the vicinity of the boundary between the display area 101 and the scanning line driving circuit 102. In the display area 101, the light shielding layer line 4 is wired along the scanning line 1. In the scanning line driving circuit 102, the scanning line driving circuit power supply line 8 is wired in a strip shape on the boundary side in a direction perpendicular to the direction of the light shielding layer line 4. The scanning line drive circuit power supply line 8 is a 10V system power supply line, and is mainly used in a shift register / level shifter or the like in the scan line drive circuit 102.

斜線で示した複数の遮光層ライン4のうち隣接する2本の遮光層ライン4と一体であって、それら遮光層ラインと走査線駆動回路電源ライン8とをコンタクトホール14,15を介して電気的に接続するための共通層7が設けられている。ここでは走査線駆動回路電源ライン8を一定な電圧が供給される定電圧配線として使用する。   Of the plurality of light shielding layer lines 4 indicated by hatching, the light shielding layer lines 4 are integrated with two adjacent light shielding layer lines 4, and the light shielding layer lines and the scanning line drive circuit power supply line 8 are electrically connected via contact holes 14 and 15. A common layer 7 is provided for connection. Here, the scanning line driving circuit power supply line 8 is used as a constant voltage wiring to which a constant voltage is supplied.

このように共通層7を設けたことでコンタクトホール15を配置するスペースが十分に確保されるので、コンタクトホールの大きさや設置数などを考慮した設計が可能となる。ここでは共通層7において1行目と2行目の遮光層ライン4との間の領域と、2行目と3行目の遮光層ライン4との間の領域にそれぞれ3つのコンタクトホール15を設置している。
図5は共通層7のB−B部の断面を、図6は共通層7のC−C部の断面をそれぞれ示している。共通層7と走査線駆動回路電源ライン8とは異なる層に形成されている。具体的には、遮光層ライン4と一体かつ同一層に形成された共通層7上には、絶縁膜10、TEOS膜12、走査線1および補助容量線6などを形成するMoW層16、絶縁膜13、走査線駆動回路電源ライン8が順番に形成される。
By providing the common layer 7 in this manner, a sufficient space for arranging the contact hole 15 is secured, so that it is possible to design in consideration of the size and the number of the contact holes. Here, in the common layer 7, three contact holes 15 are provided in the region between the first and second light shielding layer lines 4 and in the region between the second and third light shielding layer lines 4, respectively. It is installed.
FIG. 5 shows a cross section of the common layer 7 taken along the line BB, and FIG. 6 shows a cross section of the common layer 7 taken along the line CC. The common layer 7 and the scanning line drive circuit power supply line 8 are formed in different layers. Specifically, on the common layer 7 formed integrally with the light shielding layer line 4 and on the same layer, the insulating film 10, the TEOS film 12, the scanning line 1, the auxiliary capacitance line 6, and the like, the MoW layer 16, the insulating layer The film 13 and the scanning line driving circuit power supply line 8 are formed in order.

このような積層構造において、コンタクトホール15が絶縁膜10とTEOS膜12を貫通し、共通層7がコンタクトホール15を介してMoW層16に接続される。更に、コンタクトホール14が絶縁膜13を貫通し、MoW層16がコンタクトホール14を介して走査線駆動回路電源ライン8に接続される。このような構成とすることで、遮光層ライン4と走査線駆動回路電源ライン8とのコンタクト不良を低減させることができ、遮光層ラインの電位が安定し画素TFTの光リークの発生が抑制されるので歩留まりを向上させることができる。   In such a laminated structure, the contact hole 15 penetrates the insulating film 10 and the TEOS film 12, and the common layer 7 is connected to the MoW layer 16 through the contact hole 15. Further, the contact hole 14 penetrates the insulating film 13, and the MoW layer 16 is connected to the scanning line driving circuit power supply line 8 through the contact hole 14. With such a configuration, contact failure between the light shielding layer line 4 and the scanning line drive circuit power supply line 8 can be reduced, the potential of the light shielding layer line is stabilized, and light leakage of the pixel TFT is suppressed. Therefore, the yield can be improved.

したがって、本実施の形態によれば、複数の遮光層ライン4のうち隣接する2本の遮光層ラインと一体であって、それら遮光層ラインと走査線駆動回路電源ライン8とをコンタクトホールを介して接続するための共通層7を設けることで、コンタクトホール15を設置するスペースが十分に確保され、コンタクトホールの大きさや設置数などを考慮した設計が可能となるので、遮光層ライン4と走査線駆動回路電源ライン8とのコンタクト不良を低減させることができる。よって画素TFTのチャネル保護用遮光層と定電圧配線とのコンタクト不良を低減させ、歩留まりを向上させることができる。   Therefore, according to the present embodiment, two light shielding layer lines adjacent to each other among the plurality of light shielding layer lines 4 are integrated, and the light shielding layer lines and the scanning line drive circuit power supply line 8 are connected via the contact holes. By providing the common layer 7 for connection, a sufficient space for installing the contact hole 15 is secured, and the design considering the size and number of contact holes can be made. Contact defects with the line drive circuit power supply line 8 can be reduced. Therefore, contact failure between the channel protection light-shielding layer of the pixel TFT and the constant voltage wiring can be reduced, and the yield can be improved.

[比較例]
ここで本実施の形態の理解を容易にするために比較例として従来開示されている液晶表示装置について説明する。比較例の液晶表示装置の構成は、本実施の形態で説明したものと基本的な構成は同様であるので以下では異なる点を中心に説明する。
[Comparative example]
Here, in order to facilitate understanding of the present embodiment, a liquid crystal display device conventionally disclosed as a comparative example will be described. The configuration of the liquid crystal display device of the comparative example has the same basic configuration as that described in this embodiment, and therefore, the following description will focus on differences.

図7のレイアウト図は、比較例としての液晶表示装置の表示領域と走査線駆動回路の境界近傍の詳細を示している。ここでは遮光層ライン4は1ライン毎に走査線駆動回路電源ライン8とコンタクトホール14,15を介して電気的に接続している。ここでは1ライン毎にコンタクトホール15は4個設置されている。   The layout diagram of FIG. 7 shows details in the vicinity of the boundary between the display area of the liquid crystal display device as a comparative example and the scanning line driving circuit. Here, the light shielding layer line 4 is electrically connected to the scanning line driving circuit power supply line 8 via the contact holes 14 and 15 for each line. Here, four contact holes 15 are provided for each line.

このような構成では例えば1行目の遮光層ライン4においてコンタクトホールの形成不良が発生した場合、画素TFTの遮光層ライン4の電位がフローティングとなってしまう。このため、1行目の走査線1に接続された画素TFTの特性が不安定なものとなってしまう場合がある。   In such a configuration, for example, when a contact hole formation failure occurs in the first light shielding layer line 4, the potential of the light shielding layer line 4 of the pixel TFT becomes floating. For this reason, the characteristics of the pixel TFT connected to the scanning line 1 in the first row may become unstable.

そこで、本実施の形態では、図4のレイアウト図に示すように、複数の遮光層ライン4のうち隣接する2本の遮光層ラインと一体となった共通層7を設けることで、コンタクトホール15を設置するスペースが十分に確保される。ここでは比較例と比べてコンタクトホール15の径をより大きくするとともに6個設置している。遮光層ライン4と走査線駆動回路電源ライン8とのコンタクト不良を低減させることができる。   Therefore, in the present embodiment, as shown in the layout diagram of FIG. 4, the contact hole 15 is provided by providing the common layer 7 integrated with two adjacent light shielding layer lines among the plurality of light shielding layer lines 4. Sufficient space for installation is secured. Here, the diameter of the contact hole 15 is made larger than that of the comparative example, and six are provided. Contact failures between the light shielding layer line 4 and the scanning line driving circuit power supply line 8 can be reduced.

更に、共通層7において1行目と2行目の遮光層ライン4との間の領域に3個、2行目と3行目の遮光層ライン4との間の領域に3個というように複数のコンタクトホール15が分散して設置されている。これにより、コンタクトホール15の形成不良に起因する共通層7とMoW層16との接触不良の発生を低減させることができる。   Further, in the common layer 7, three in the region between the first and second light shielding layer lines 4, and three in the region between the second and third light shielding layer lines 4. A plurality of contact holes 15 are distributed and installed. Thereby, the occurrence of contact failure between the common layer 7 and the MoW layer 16 due to the formation failure of the contact hole 15 can be reduced.

尚、本実施の形態では隣接する2本の遮光層ラインと一体となった共通層を定電圧配線に接続するような構成としたが、これに限れられるものではなく、例えば、隣接する3本の遮光層ライン乃至は全ての遮光層ラインと一体となった共通層を定電圧配線に接続するような構成としてもよい。   In this embodiment, the common layer integrated with the two adjacent light shielding layer lines is connected to the constant voltage wiring. However, the present invention is not limited to this. The light shielding layer line or a common layer integrated with all the light shielding layer lines may be connected to the constant voltage wiring.

また、本実施の形態では共通層毎にコンタクトホール15を6個設置する構成としたが、これに限れられるものではなく、例えば隣接する3本の遮光層ラインと一体となった共通層を定電圧配線に接続する場合にはコンタクトホール15を9個設置することが可能となる。   In the present embodiment, six contact holes 15 are provided for each common layer. However, the present invention is not limited to this. For example, a common layer integrated with three adjacent light shielding layer lines is defined. When connecting to the voltage wiring, nine contact holes 15 can be provided.

また、本実施の形態では、定電圧配線には走査線駆動回路の電源ラインを使用したがこれに限られるものではなく、定電圧配線には走査線終端部において配置される保護ダイオードの電源ラインを使用してもよい。   In the present embodiment, the power supply line of the scanning line driving circuit is used for the constant voltage wiring. However, the present invention is not limited to this, and the power supply line for the protective diode arranged at the scanning line termination portion is not limited to this. May be used.

また、本実施の形態では遮光層ラインを複数の走査線に沿って配線するような構成としたが、これに限れられるものではなく、例えば遮光層ラインを複数の信号線に沿って配線し、上記実施の形態と同様な共通層を設けて、定電圧配線として信号線駆動回路の電源ラインや信号線終端部の保護ダイオードの電源ラインを使用した場合でも本実施の形態と同様な効果を奏することができる。   Further, in this embodiment, the light shielding layer line is configured to be wired along a plurality of scanning lines, but the present invention is not limited to this, for example, the light shielding layer line is wired along a plurality of signal lines, Even when a common layer similar to that in the above embodiment is provided and the power line of the signal line driver circuit or the power line of the protection diode at the signal line terminal is used as the constant voltage wiring, the same effect as in this embodiment can be obtained. be able to.

一実施の形態に係る液晶表示装置のアレイ基板上の概略的な構成を示すブロック図である。It is a block diagram which shows the schematic structure on the array substrate of the liquid crystal display device which concerns on one embodiment. 上記液晶表示装置の一画素の詳細を示すレイアウト図である。It is a layout figure which shows the detail of one pixel of the said liquid crystal display device. 図2のA−A部の断面図である。It is sectional drawing of the AA part of FIG. 上記液晶表示装置の表示領域と走査線駆動回路の境界近傍の詳細を示すレイアウト図である。FIG. 3 is a layout diagram showing details in the vicinity of a boundary between a display area of the liquid crystal display device and a scanning line driving circuit. 図4の共通層のB−B部の断面図である。It is sectional drawing of the BB part of the common layer of FIG. 図4の共通層のC−C部の断面図である。It is sectional drawing of CC part of the common layer of FIG. 比較例としての液晶表示装置の表示領域と駆動回路の境界近傍の詳細を示すレイアウト図である。FIG. 6 is a layout diagram illustrating details in the vicinity of a boundary between a display area and a drive circuit of a liquid crystal display device as a comparative example.

符号の説明Explanation of symbols

1…走査線
2…信号線
3…画素TFT
4…遮光層
5…補助容量
6…補助容量線
7…共通層
8…走査線駆動回路電源ライン
10…絶縁膜
11…ポリシリコン膜
12…TEOS膜
13…絶縁膜
14…コンタクトホール(層間)
15…コンタクトホール(遮光層)
16…MoW層
100…アレイ基板
101…表示領域
102…走査線駆動回路
103…信号線駆動回路
104…信号線終端部
105…走査線終端部
DESCRIPTION OF SYMBOLS 1 ... Scanning line 2 ... Signal line 3 ... Pixel TFT
4 ... light shielding layer 5 ... auxiliary capacitor 6 ... auxiliary capacitor line 7 ... common layer 8 ... scanning line drive circuit power supply line 10 ... insulating film 11 ... polysilicon film 12 ... TEOS film 13 ... insulating film 14 ... contact hole (interlayer)
15 ... Contact hole (light shielding layer)
16 ... MoW layer 100 ... array substrate 101 ... display region 102 ... scanning line driving circuit 103 ... signal line driving circuit 104 ... signal line termination unit 105 ... scanning line termination unit

Claims (3)

互いに交差して配線された複数の走査線および複数の信号線と、
前記複数の走査線および複数の信号線の各交差部に配置された画素TFTと、
前記画素TFTのチャネル部分を遮光すると共に、前記複数の走査線に沿って配線された複数の遮光層ラインと、
前記複数の遮光層ラインのうち少なくとも隣接する2本の遮光層ラインと一体であって、それら遮光層ラインと定電圧配線とをコンタクトホールを介して電気的に接続するための共通層と、
を備えることを特徴とする液晶表示装置。
A plurality of scanning lines and a plurality of signal lines wired to cross each other;
A pixel TFT disposed at each intersection of the plurality of scanning lines and the plurality of signal lines;
A plurality of light shielding layer lines wired along the plurality of scanning lines, while shielding light from a channel portion of the pixel TFT;
A common layer that is integral with at least two adjacent light shielding layer lines among the plurality of light shielding layer lines, and electrically connects the light shielding layer lines and the constant voltage wiring via contact holes;
A liquid crystal display device comprising:
前記共通層では、複数のコンタクトホールが分散して設置されることを特徴とする請求項1に記載の液晶表示装置。   The liquid crystal display device according to claim 1, wherein a plurality of contact holes are distributed in the common layer. 前記定電圧配線は、前記走査線を駆動する走査線駆動回路の電源ラインであることを特徴とする請求項1又は2に記載の液晶表示装置。   The liquid crystal display device according to claim 1, wherein the constant voltage wiring is a power line of a scanning line driving circuit that drives the scanning line.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9459502B2 (en) 2013-05-27 2016-10-04 Japan Display Inc. Liquid crystal display device
US9880432B2 (en) 2014-04-10 2018-01-30 Samsung Display Co., Ltd. Display substrate

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213631A (en) * 1995-02-07 1996-08-20 Sony Corp Thin film semiconductor device
JPH10301100A (en) * 1997-02-27 1998-11-13 Seiko Epson Corp Liquid crystal device, manufacturing method thereof, and projection display device
JPH11101989A (en) * 1997-09-26 1999-04-13 Seiko Epson Corp LCD panel
JPH11218781A (en) * 1998-01-30 1999-08-10 Seiko Epson Corp Liquid crystal device, method of manufacturing the same, and electronic equipment
JP2002108244A (en) * 2000-09-27 2002-04-10 Seiko Epson Corp Manufacturing method of electro-optical device
JP2005527856A (en) * 2002-05-28 2005-09-15 サムスン エレクトロニクス カンパニー リミテッド Amorphous silicon thin film transistor-liquid crystal display device and method of manufacturing the same
JP2006330711A (en) * 2005-04-28 2006-12-07 Semiconductor Energy Lab Co Ltd Semiconductor device and liquid crystal display device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213631A (en) * 1995-02-07 1996-08-20 Sony Corp Thin film semiconductor device
JPH10301100A (en) * 1997-02-27 1998-11-13 Seiko Epson Corp Liquid crystal device, manufacturing method thereof, and projection display device
JPH11101989A (en) * 1997-09-26 1999-04-13 Seiko Epson Corp LCD panel
JPH11218781A (en) * 1998-01-30 1999-08-10 Seiko Epson Corp Liquid crystal device, method of manufacturing the same, and electronic equipment
JP2002108244A (en) * 2000-09-27 2002-04-10 Seiko Epson Corp Manufacturing method of electro-optical device
JP2005527856A (en) * 2002-05-28 2005-09-15 サムスン エレクトロニクス カンパニー リミテッド Amorphous silicon thin film transistor-liquid crystal display device and method of manufacturing the same
JP2006330711A (en) * 2005-04-28 2006-12-07 Semiconductor Energy Lab Co Ltd Semiconductor device and liquid crystal display device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9459502B2 (en) 2013-05-27 2016-10-04 Japan Display Inc. Liquid crystal display device
US9880432B2 (en) 2014-04-10 2018-01-30 Samsung Display Co., Ltd. Display substrate

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