JP2008191348A - 表示装置 - Google Patents
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Abstract
【課題】駆動回路に基準共通電圧調整用の電子ボリュームとその調整値を記憶するメモリ回路を内蔵する場合に、従来よりも低コスト化を図る。
【解決手段】複数の画素を駆動する駆動回路とを具備する表示装置であって、前記各画素は、画素電極と、前記画素電極に対向する対向電極とを有し、前記駆動回路は、前記対向電極に共通電圧を入力する共通電圧生成回路を備え、前記共通電圧生成回路は、基準共通電圧を生成する基準共通電圧生成回路と、メモリ回路とを備え、前記基準共通電圧生成回路は、基準共通電圧調整用の電子ボリュームを有し、前記メモリ回路は、複数の記憶セルを有するフューズメモリ素子を有し、前記電子ボリュームの調整値を記憶する。前記メモリ回路は、前記複数の記憶セルを有するフューズメモリ素子と、レジスタと、制御回路とを有する。
【選択図】図１
【解決手段】複数の画素を駆動する駆動回路とを具備する表示装置であって、前記各画素は、画素電極と、前記画素電極に対向する対向電極とを有し、前記駆動回路は、前記対向電極に共通電圧を入力する共通電圧生成回路を備え、前記共通電圧生成回路は、基準共通電圧を生成する基準共通電圧生成回路と、メモリ回路とを備え、前記基準共通電圧生成回路は、基準共通電圧調整用の電子ボリュームを有し、前記メモリ回路は、複数の記憶セルを有するフューズメモリ素子を有し、前記電子ボリュームの調整値を記憶する。前記メモリ回路は、前記複数の記憶セルを有するフューズメモリ素子と、レジスタと、制御回路とを有する。
【選択図】図１
Description
本発明は、表示装置に係り、特に、液晶表示装置の共通電圧生成回路に適用して有効な技術に関する。
小型の液晶パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機などの携帯機器の表示部として広く使用されている。
一般に、液晶は、直流電圧を印加すると寿命が劣化するので、交流で駆動する必要があり、この交流駆動方式の一つとして、コモン反転駆動法が知られている。
このコモン反転駆動法では、液晶層内の電界方向が、画素電極から対向電極（共通電極、または、コモン電極ともいう）に向かう方向（以下、正極性の書き込みという）、あるいは、対向電極から画素電極に向かう方向（以下、負極性の書き込みという）に、１画面（フレーム）毎、あるいは、１水平走査期間毎に交互に切り換えられる。
即ち、正極性の書き込みの時には、画素電極に印加する映像電圧の電位が、対向電極に印加する共通電圧（コモン電圧ともいう）（Ｖｃｏｍ）の電位よりも高電位であり、負極性の書き込みの時には、対向電極に印加する共通電圧（Ｖｃｏｍ）の電位が、画素電極に印加する映像電圧の電位よりも高電位となる。ここで、正極性の書き込みの時に、対向電極に印加される共通電圧（Ｖｃｏｍ）を、Ｌｏｗレベルの共通電圧（ＶｃｏｍＬ）、負極性の書き込みの時に、対向電極に印加される共通電圧（Ｖｃｏｍ）を、Ｈｉｇｈレベルの共通電圧（ＶｃｏｍＨ）という。
一般に、液晶は、直流電圧を印加すると寿命が劣化するので、交流で駆動する必要があり、この交流駆動方式の一つとして、コモン反転駆動法が知られている。
このコモン反転駆動法では、液晶層内の電界方向が、画素電極から対向電極（共通電極、または、コモン電極ともいう）に向かう方向（以下、正極性の書き込みという）、あるいは、対向電極から画素電極に向かう方向（以下、負極性の書き込みという）に、１画面（フレーム）毎、あるいは、１水平走査期間毎に交互に切り換えられる。
即ち、正極性の書き込みの時には、画素電極に印加する映像電圧の電位が、対向電極に印加する共通電圧（コモン電圧ともいう）（Ｖｃｏｍ）の電位よりも高電位であり、負極性の書き込みの時には、対向電極に印加する共通電圧（Ｖｃｏｍ）の電位が、画素電極に印加する映像電圧の電位よりも高電位となる。ここで、正極性の書き込みの時に、対向電極に印加される共通電圧（Ｖｃｏｍ）を、Ｌｏｗレベルの共通電圧（ＶｃｏｍＬ）、負極性の書き込みの時に、対向電極に印加される共通電圧（Ｖｃｏｍ）を、Ｈｉｇｈレベルの共通電圧（ＶｃｏｍＨ）という。
前述した共通電圧（Ｖｃｏｍ）は、液晶表示パネルを組み立て後に、液晶表示パネルに表示される画像の表示品質が最適となる電圧値に調整する必要がある。
この場合に、一般的には、ＶｃｏｍＨの電圧を調整するようにしているが、従来の方法では、外付け部品である半固定抵抗器を使用して、ＶｃｏｍＨの電圧を調整するようにしている。
しかしながら、近年、液晶表示モジュールは、より小型・集積化が要望されており、そのため、小型の液晶パネルを有する液晶表示モジュールでは、半固定抵抗器を実装するスペースがない場合もあるので、外付け部品である半固定抵抗器に代えて、電子ボリュームを使用する場合がある。半固定抵抗器に代えて、電子ボリュームを使用する場合には、より低コストを図ることが可能となる。
この場合に、電子ボリュームは、駆動回路（ドライバ）の中に内蔵されるので、ＶｃｏｍＨの電圧を調整した後の、電子ボリュームの調整値を駆動回路のメモリ回路に記憶する必要がある。このメモリ回路として、ＥＰ，ＥＥＰ−ＲＯＭを使用する場合には、テストコストが増大するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、駆動回路に基準共通電圧調整用の電子ボリュームとその調整値を記憶するメモリ回路を内蔵する場合に、従来よりも低コスト化を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
この場合に、一般的には、ＶｃｏｍＨの電圧を調整するようにしているが、従来の方法では、外付け部品である半固定抵抗器を使用して、ＶｃｏｍＨの電圧を調整するようにしている。
しかしながら、近年、液晶表示モジュールは、より小型・集積化が要望されており、そのため、小型の液晶パネルを有する液晶表示モジュールでは、半固定抵抗器を実装するスペースがない場合もあるので、外付け部品である半固定抵抗器に代えて、電子ボリュームを使用する場合がある。半固定抵抗器に代えて、電子ボリュームを使用する場合には、より低コストを図ることが可能となる。
この場合に、電子ボリュームは、駆動回路（ドライバ）の中に内蔵されるので、ＶｃｏｍＨの電圧を調整した後の、電子ボリュームの調整値を駆動回路のメモリ回路に記憶する必要がある。このメモリ回路として、ＥＰ，ＥＥＰ−ＲＯＭを使用する場合には、テストコストが増大するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、駆動回路に基準共通電圧調整用の電子ボリュームとその調整値を記憶するメモリ回路を内蔵する場合に、従来よりも低コスト化を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素を駆動する駆動回路とを具備する表示装置であって、前記各画素は、画素電極と、前記画素電極に対向する対向電極とを有し、前記駆動回路は、前記対向電極に共通電圧を入力する共通電圧生成回路を備え、前記共通電圧生成回路は、基準共通電圧を生成する基準共通電圧生成回路と、メモリ回路とを備え、前記基準共通電圧生成回路は、基準共通電圧調整用の電子ボリュームを有し、前記メモリ回路は、複数の記憶セルを有するフューズメモリ素子を有し、前記電子ボリュームの調整値を記憶する。
（２）（１）において、前記メモリ回路は、前記複数の記憶セルを有するフューズメモリ素子と、前記フューズメモリ素子から読み出した前記調整値を格納、あるいは、前記フューズメモリ素子に書き込む前記調整値を格納するレジスタと、前記フューズメモリ素子に格納された前記調整値を読み出し前記レジスタに格納、あるいは、前記レジスタに格納された前記調整値を前記フューズメモリ素子に書き込む制御回路とを有する。
（１）複数の画素と、前記複数の画素を駆動する駆動回路とを具備する表示装置であって、前記各画素は、画素電極と、前記画素電極に対向する対向電極とを有し、前記駆動回路は、前記対向電極に共通電圧を入力する共通電圧生成回路を備え、前記共通電圧生成回路は、基準共通電圧を生成する基準共通電圧生成回路と、メモリ回路とを備え、前記基準共通電圧生成回路は、基準共通電圧調整用の電子ボリュームを有し、前記メモリ回路は、複数の記憶セルを有するフューズメモリ素子を有し、前記電子ボリュームの調整値を記憶する。
（２）（１）において、前記メモリ回路は、前記複数の記憶セルを有するフューズメモリ素子と、前記フューズメモリ素子から読み出した前記調整値を格納、あるいは、前記フューズメモリ素子に書き込む前記調整値を格納するレジスタと、前記フューズメモリ素子に格納された前記調整値を読み出し前記レジスタに格納、あるいは、前記レジスタに格納された前記調整値を前記フューズメモリ素子に書き込む制御回路とを有する。
（３）（１）または（２）において、前記フューズメモリ素子は、それぞれｋビットの記憶セルから成るｍ個の調整値記憶用ブロックと、ｎビットの記憶セルから成る１個の管理情報記憶用ブロックとで構成される。
（４）（３）において、前記制御回路は、前記管理情報記憶用ブロックに記憶された管理情報を読み出し、最新の前記調整値が書き込まれた前記調整値記憶用ブロックを特定し、前記特定した前記調整値記憶用ブロックから最新の前記調整値を読み出して前記レジスタに格納し、あるいは、前記管理情報記憶用ブロックに記憶された管理情報を読み出し、新規の前記調整値を書き込む前記調整値記憶用ブロックを特定し、前記レジスタに格納された新規の前記調整値を前記特定した前記調整値記憶用ブロックに書き込む。
（５）（１）ないし（４）の何れかにおいて、前記基準共通電圧は、Ｈｉｇｈレベルの共通電圧である。
（６）（１）ないし（５）の何れかにおいて、前記表示装置は、液晶表示装置である。
（４）（３）において、前記制御回路は、前記管理情報記憶用ブロックに記憶された管理情報を読み出し、最新の前記調整値が書き込まれた前記調整値記憶用ブロックを特定し、前記特定した前記調整値記憶用ブロックから最新の前記調整値を読み出して前記レジスタに格納し、あるいは、前記管理情報記憶用ブロックに記憶された管理情報を読み出し、新規の前記調整値を書き込む前記調整値記憶用ブロックを特定し、前記レジスタに格納された新規の前記調整値を前記特定した前記調整値記憶用ブロックに書き込む。
（５）（１）ないし（４）の何れかにおいて、前記基準共通電圧は、Ｈｉｇｈレベルの共通電圧である。
（６）（１）ないし（５）の何れかにおいて、前記表示装置は、液晶表示装置である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、駆動回路に基準共通電圧調整用の電子ボリュームとその調整値を記憶するメモリ回路を内蔵する場合に、従来よりも低コスト化を図ることが可能となる。
本発明の表示装置によれば、駆動回路に基準共通電圧調整用の電子ボリュームとその調整値を記憶するメモリ回路を内蔵する場合に、従来よりも低コスト化を図ることが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
液晶表示パネル（ＰＮＬ）には、複数の走査線（またはゲート線）（ＧＬ）と、映像線（ソース線またはドレイン線とも呼ばれる）（ＤＬ）とが各々並列して設けられる。走査線（ＧＬ）と映像線（ＤＬ）との交差する部分に対応して複数のサブピクセルが設けられる。各サブピクセルは、薄膜トランジスタ（ＴＦＴ）と、薄膜トランジスタ（ＴＦＴ）のソース電極（または、ドレイン電極）に接続される画素電極（ＰＸ）と、画素電極（ＰＸ）と液晶層を介して対向する対向電極（ＣＴ）とを有する。なお、ＬＣは液晶層を等価的に示す液晶容量、Ｃａｄｄは、対向電極（ＣＴ）と画素電極（ＰＸ）との間に形成された保持容量である。
図２は、図１に示す液晶表示パネル（ＰＮＬ）のサブピクセル構造を示す図である。図２に示す液晶表示パネル（ＰＮＬ）では、Ｒ，Ｇ、Ｂの各サブピクセルが、１表示ライン方向（走査線（ＧＬ）の延長方向）に、Ｒ→Ｇ→Ｂの順番で配置され、また、映像線（ＤＬ）の延長方向に、それぞれＲ，Ｇ、Ｂの各サブピクセルが、１直線上に配置される。なお、図２では、液晶パネル（ＰＮＬ）のサブピクセル数は、６４０×３×４８０である。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
液晶表示パネル（ＰＮＬ）には、複数の走査線（またはゲート線）（ＧＬ）と、映像線（ソース線またはドレイン線とも呼ばれる）（ＤＬ）とが各々並列して設けられる。走査線（ＧＬ）と映像線（ＤＬ）との交差する部分に対応して複数のサブピクセルが設けられる。各サブピクセルは、薄膜トランジスタ（ＴＦＴ）と、薄膜トランジスタ（ＴＦＴ）のソース電極（または、ドレイン電極）に接続される画素電極（ＰＸ）と、画素電極（ＰＸ）と液晶層を介して対向する対向電極（ＣＴ）とを有する。なお、ＬＣは液晶層を等価的に示す液晶容量、Ｃａｄｄは、対向電極（ＣＴ）と画素電極（ＰＸ）との間に形成された保持容量である。
図２は、図１に示す液晶表示パネル（ＰＮＬ）のサブピクセル構造を示す図である。図２に示す液晶表示パネル（ＰＮＬ）では、Ｒ，Ｇ、Ｂの各サブピクセルが、１表示ライン方向（走査線（ＧＬ）の延長方向）に、Ｒ→Ｇ→Ｂの順番で配置され、また、映像線（ＤＬ）の延長方向に、それぞれＲ，Ｇ、Ｂの各サブピクセルが、１直線上に配置される。なお、図２では、液晶パネル（ＰＮＬ）のサブピクセル数は、６４０×３×４８０である。
図１において、液晶を挟み、各画素電極（ＰＸ）に対向するように、対向電極（共通電極、または、コモン電極ともいう）（ＣＴ）が設けられる。そのため、各画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶容量（ＬＣ）が形成される。
液晶パネル（ＰＮＬ）は、例えば、ガラス基板等でから成り、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が設けられた第１の基板（ＳＵＢ１）と、カラーフィルタ等が形成される第２の基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極（ＣＴ）は第２の基板に形成される。横電界方式の場合、対向電極（ＣＴ）は第１の基板に形成される。また、カラーフィルタを第１の基板に設けても良い。
液晶パネル（ＰＮＬ）は、例えば、ガラス基板等でから成り、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が設けられた第１の基板（ＳＵＢ１）と、カラーフィルタ等が形成される第２の基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極（ＣＴ）は第２の基板に形成される。横電界方式の場合、対向電極（ＣＴ）は第１の基板に形成される。また、カラーフィルタを第１の基板に設けても良い。
図１に示す液晶表示モジュールにおいて、第１の基板（ＳＵＢ１）上には、駆動回路（ＤＲＶ）が搭載される。また、図１において、ＦＰＣはフレキシブル配線基板である。
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１の基板（ＳＵＢ１）上に直接形成するようにしてもよい。
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１の基板（ＳＵＢ１）上に直接形成するようにしてもよい。さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、第１の基板（ＳＵＢ１）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
駆動回路（ＤＲＶ）には、本体側のグラフィックコントローラなどから、表示データと表示コントロール信号が入力される。図１において、ＤＩは、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。この表示データインターフェース（ＤＩ）では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１の基板（ＳＵＢ１）上に直接形成するようにしてもよい。
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１の基板（ＳＵＢ１）上に直接形成するようにしてもよい。さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、第１の基板（ＳＵＢ１）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
駆動回路（ＤＲＶ）には、本体側のグラフィックコントローラなどから、表示データと表示コントロール信号が入力される。図１において、ＤＩは、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。この表示データインターフェース（ＤＩ）では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
図１において、列方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）のドレイン電極（または、ソース電極）は、それぞれ映像線（ＤＬ）に接続され、各映像線（ＤＬ）は駆動回路（ＤＲＶ）に接続される。駆動回路（ＤＲＶ）は、表示データに対応する映像電圧を映像線（ＤＬ）に供給する。
また、行方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（ＧＬ）に接続され、各走査線（ＧＬ）は駆動回路（ＤＲＶ）に接続される。駆動回路（ＤＲＶ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給する。
液晶表示パネル（ＰＮＬ）に画像を表示する際、駆動回路（ＤＲＶ）は、走査線（ＧＬ１〜ＧＬｍ）を上から下に向かって（ＧＬ１→ＧＬｍの順番で）、あるいは、下から上に向かって（ＧＬｍ→ＧＬ１の順番で）選択し、一方で、ある走査線の選択期間中に、駆動回路（ＤＲＶ）は、表示データに対応する映像電圧を映像線（ＤＬ）に供給する。
映像線（ＤＬ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に出力され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（ＬＣ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
また、行方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（ＧＬ）に接続され、各走査線（ＧＬ）は駆動回路（ＤＲＶ）に接続される。駆動回路（ＤＲＶ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給する。
液晶表示パネル（ＰＮＬ）に画像を表示する際、駆動回路（ＤＲＶ）は、走査線（ＧＬ１〜ＧＬｍ）を上から下に向かって（ＧＬ１→ＧＬｍの順番で）、あるいは、下から上に向かって（ＧＬｍ→ＧＬ１の順番で）選択し、一方で、ある走査線の選択期間中に、駆動回路（ＤＲＶ）は、表示データに対応する映像電圧を映像線（ＤＬ）に供給する。
映像線（ＤＬ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に出力され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（ＬＣ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
図３は、図１に示す駆動回路（ＤＲＶ）の概略構成を示すブロック図である。図３において、１０は画像データインターフェース回路、１１はＤ／Ａ変換回路、１２は走査線・映像線駆動回路、１３はシリアルインターフェース回路（コントロールレジスタ回路用）、１４は共通電圧調整用メモリ回路、１５はコントロールレジスタ回路、１６は共通電圧生成回路、１７は液晶印加用電圧生成回路である。
本実施例において、表示データインターフェース（ＤＩ）から入力される表示データ（Ｄａｔａ）が、Ｒ，Ｇ，Ｂの各色毎６ビットで構成されるものとすると、液晶印加用電圧生成回路１７は、６４（＝２６）階調の階調電圧を生成する。
また、画像データインターフェース回路１０内のシフトレジスタ回路が、外部から入力されるドットクロック（ＤＣＬＫ）に基づき、ドットクロック（ＤＣＬＫ）に同期した取込みパルスを生成する。
画像データインターフェース回路１０のラッチ回路は、シフトレジスタ回路から出力される取込みパルスに基づき、外部から入力される表示データを取り込む。
Ｄ／Ａ変換回路１１は、液晶印加用電圧生成回路１７で生成された６４階調の階調電圧の中から、ラッチ回路に格納された表示データに対応する階調電圧を選択して出力する。
画像データインターフェース回路１０内の走査線・映像線駆動回路１２は、Ｄ／Ａ変換回路１１から出力される階調電圧を増幅（電流増幅）して、それぞれ対応する映像線（ＤＬ）に出力する。また、走査線・映像線駆動回路１２は、走査電圧を生成し、走査線（ＧＬ）に出力する。
これにより、液晶表示パネル（ＰＮＬ）に画像が表示される。なお、前述した動作は、コントロールレジスタ回路１５の指示・制御の下に実行される。
本実施例において、表示データインターフェース（ＤＩ）から入力される表示データ（Ｄａｔａ）が、Ｒ，Ｇ，Ｂの各色毎６ビットで構成されるものとすると、液晶印加用電圧生成回路１７は、６４（＝２６）階調の階調電圧を生成する。
また、画像データインターフェース回路１０内のシフトレジスタ回路が、外部から入力されるドットクロック（ＤＣＬＫ）に基づき、ドットクロック（ＤＣＬＫ）に同期した取込みパルスを生成する。
画像データインターフェース回路１０のラッチ回路は、シフトレジスタ回路から出力される取込みパルスに基づき、外部から入力される表示データを取り込む。
Ｄ／Ａ変換回路１１は、液晶印加用電圧生成回路１７で生成された６４階調の階調電圧の中から、ラッチ回路に格納された表示データに対応する階調電圧を選択して出力する。
画像データインターフェース回路１０内の走査線・映像線駆動回路１２は、Ｄ／Ａ変換回路１１から出力される階調電圧を増幅（電流増幅）して、それぞれ対応する映像線（ＤＬ）に出力する。また、走査線・映像線駆動回路１２は、走査電圧を生成し、走査線（ＧＬ）に出力する。
これにより、液晶表示パネル（ＰＮＬ）に画像が表示される。なお、前述した動作は、コントロールレジスタ回路１５の指示・制御の下に実行される。
共通電圧生成回路１６は、共通電圧（Ｖｃｏｍ）を対向電極（ＣＴ）に出力する。この共通電圧生成回路１６は、ＶｃｏｍＨの電圧（基準共通電圧）を生成する基準共通電圧生成回路を有する。
図４は、基準共通電圧生成回路の一例を示す回路図である。図４に示す基準共通電圧生成回路では、液晶印加用電圧生成回路１７で生成されたＶＤＨの電圧を、電子ボリューム（Ｒ１）と抵抗素子（Ｒ２）とからなる直列抵抗分圧回路で分圧して、ＶｃｏｍＨの電圧を生成する。さらに、ＶｃｏｍＬ電圧生成回路３０により、ＶｃｏｍＨの電圧からＶｃｏｍＬの電圧を生成する。このＶｃｏｍＬ電圧生成回路３０は、オペアンプを用いた減算回路等で構成される。
本実施例では、電子ボリューム（Ｒ１）を調整して、液晶表示パネル（ＰＮＬ）に表示される画像の表示品質が最適となるように、ＶｃｏｍＨの電圧を調整する。この時の調整値は、共通電圧調整用メモリ回路１４に格納される。この共通電圧調整用メモリ回路１４は、ＯＴＰ（One-Time-Program）−ＲＯＭであるフューズメモリ素子を有する。
シリアルインターフェース回路１３は、液晶表示モジュールの起動時に、共通電圧調整用メモリ回路１４から調整値を読み出して共通電圧生成回路１６に渡す。共通電圧生成回路１６は、当該調整値に基づき電子ボリュームを調整して、ＶｃｏｍＨの電圧を生成し、さらに、当該ＶｃｏｍＨの電圧からＶｃｏｍＬの電圧を生成する。
そして、コモン反転駆動法の交流化周期に併せて、ＶｃｏｍＨの電圧、あるいは、ＶｃｏｍＬの電圧を対向電極（ＣＴ）に出力する。
図４は、基準共通電圧生成回路の一例を示す回路図である。図４に示す基準共通電圧生成回路では、液晶印加用電圧生成回路１７で生成されたＶＤＨの電圧を、電子ボリューム（Ｒ１）と抵抗素子（Ｒ２）とからなる直列抵抗分圧回路で分圧して、ＶｃｏｍＨの電圧を生成する。さらに、ＶｃｏｍＬ電圧生成回路３０により、ＶｃｏｍＨの電圧からＶｃｏｍＬの電圧を生成する。このＶｃｏｍＬ電圧生成回路３０は、オペアンプを用いた減算回路等で構成される。
本実施例では、電子ボリューム（Ｒ１）を調整して、液晶表示パネル（ＰＮＬ）に表示される画像の表示品質が最適となるように、ＶｃｏｍＨの電圧を調整する。この時の調整値は、共通電圧調整用メモリ回路１４に格納される。この共通電圧調整用メモリ回路１４は、ＯＴＰ（One-Time-Program）−ＲＯＭであるフューズメモリ素子を有する。
シリアルインターフェース回路１３は、液晶表示モジュールの起動時に、共通電圧調整用メモリ回路１４から調整値を読み出して共通電圧生成回路１６に渡す。共通電圧生成回路１６は、当該調整値に基づき電子ボリュームを調整して、ＶｃｏｍＨの電圧を生成し、さらに、当該ＶｃｏｍＨの電圧からＶｃｏｍＬの電圧を生成する。
そして、コモン反転駆動法の交流化周期に併せて、ＶｃｏｍＨの電圧、あるいは、ＶｃｏｍＬの電圧を対向電極（ＣＴ）に出力する。
図５は、図３に示す共通電圧調整用メモリ回路１４の一例を示すブロック図である。図５において、２０はフューズメモリ素子、２１は制御回路、２２は調整値を格納するレジスタ、２３は管理情報を格納するレジスタである。
図６は、図５に示すフューズメモリ素子２０の１記憶セルの構成の一例を示す回路図である。図６（ａ）に示すように、フューズメモリ素子２０の１記憶セルは、書き込み信号（ＰＲＯＧＲＡＭ）をレベルシフトするレベルシフト回路（ＲＥＳ）と、ポリシリコンで構成されるヒューズ素子（ＦＵＳＥ）と、ヒューズ素子（ＦＵＳＥ）のオン（溶断）・オフ（非溶断）を制御するＮＭＯＳトランジスタ（ＮＭＳ）と、ヒューズ素子（ＦＵＳＥ）の状態を検知するレベルセンス回路（ＲＳＣ）と、レベルセンス回路（ＲＳＣ）の出力に挿入されるインバータ（ＩＮＢ）と、読み出し信号（ＲＥＡＤ）によりオンとなり、レベルセンス回路（ＲＳＣ）の出力を読み出すトランスファーゲート回路（ＴＦＧ）と、ラッチ回路（ＲＣＨ）とで構成される。
図６に示すフューズメモリ素子２０の１記憶セルにおいて、プログラム時には、ヒューズ素子溶断用の電源電圧（ＶＦＳ）と、ヒューズ素子オン・オフ制御用電源電圧（ＶＰＰ）と、ロジック電源電圧（ＶＤＤ）を印加し、アドレス信号（Ａ［５：０］）で１アドレスずつプログラムするヒューズ（ＦＵＳＥ）を指定する。そして、書き込み信号（ＰＲＯＧＲＡＭ）を“Ｈｉｇｈ”レベルとし、ＮＭＯＳトランジスタ（ＮＭＳ）をオンとして、フューズ素子（ＦＵＳＥ）に電流を流し、フューズ素子（ＦＵＳＥ）を溶断する。
図６は、図５に示すフューズメモリ素子２０の１記憶セルの構成の一例を示す回路図である。図６（ａ）に示すように、フューズメモリ素子２０の１記憶セルは、書き込み信号（ＰＲＯＧＲＡＭ）をレベルシフトするレベルシフト回路（ＲＥＳ）と、ポリシリコンで構成されるヒューズ素子（ＦＵＳＥ）と、ヒューズ素子（ＦＵＳＥ）のオン（溶断）・オフ（非溶断）を制御するＮＭＯＳトランジスタ（ＮＭＳ）と、ヒューズ素子（ＦＵＳＥ）の状態を検知するレベルセンス回路（ＲＳＣ）と、レベルセンス回路（ＲＳＣ）の出力に挿入されるインバータ（ＩＮＢ）と、読み出し信号（ＲＥＡＤ）によりオンとなり、レベルセンス回路（ＲＳＣ）の出力を読み出すトランスファーゲート回路（ＴＦＧ）と、ラッチ回路（ＲＣＨ）とで構成される。
図６に示すフューズメモリ素子２０の１記憶セルにおいて、プログラム時には、ヒューズ素子溶断用の電源電圧（ＶＦＳ）と、ヒューズ素子オン・オフ制御用電源電圧（ＶＰＰ）と、ロジック電源電圧（ＶＤＤ）を印加し、アドレス信号（Ａ［５：０］）で１アドレスずつプログラムするヒューズ（ＦＵＳＥ）を指定する。そして、書き込み信号（ＰＲＯＧＲＡＭ）を“Ｈｉｇｈ”レベルとし、ＮＭＯＳトランジスタ（ＮＭＳ）をオンとして、フューズ素子（ＦＵＳＥ）に電流を流し、フューズ素子（ＦＵＳＥ）を溶断する。
図６に示すフューズメモリ素子２０の１記憶セルにおいて、読み出し時には、ロジック電源電源（ＶＤＤ）のみが印加されていればよく、プログラムしていないヒューズ素子（ＦＵＳＥ）を読み出した場合、図６（ｂ）に示すように、ＮＭＯＳトランジスタ（ＮＭＳ）のドレインは、ヒューズ素子（ＦＵＳＥ）と抵抗素子（Ｒ）を介して接地電圧（ＧＮＤ）にプルダウンされるので、レベルセンス回路（ＲＳＣ）は接地電圧（ＧＮＤ）を検知して、“Ｌｏｗ”レベル（＝ＧＮＤ）を出力する。この“Ｌｏｗ”レベルの電圧は、インバータ（ＩＮＢ）で反転され、さらに、ラッチ回路（ＲＣＨ）で反転されるので、出力（ＤＯＵＴ）は“Ｌｏｗ”レベル（＝ＧＮＤ）となる。
一方、プログラムしたヒューズ素子（ＦＵＳＥ）を読み出した場合、図６（ｃ）に示すように、ＮＭＯＳトランジスタ（ＮＭＳ）のドレインはフローティング状態となるので、レベルセンス回路（ＲＳＣ）はフローティング状態を検知して、“Ｈｉｇｈ”レベル（＝ＶＤＤ）を出力する。この“Ｈｉｇｈ”レベルの電圧は、インバータ（ＩＮＢ）で反転され、さらに、ラッチ回路（ＲＣＨ）で反転されるので、出力（ＤＯＵＴ）は“Ｈｉｇｈ”レベル（＝ＶＤＤ）となる。
このようにして、フューズメモリ素子２０のプログラム状態を、“Ｈｉｇｈ”、“Ｌｏｗ”レベルのディジタル信号（ＤＯＵＴ［６３：０］）として、出力することが可能となる。
一方、プログラムしたヒューズ素子（ＦＵＳＥ）を読み出した場合、図６（ｃ）に示すように、ＮＭＯＳトランジスタ（ＮＭＳ）のドレインはフローティング状態となるので、レベルセンス回路（ＲＳＣ）はフローティング状態を検知して、“Ｈｉｇｈ”レベル（＝ＶＤＤ）を出力する。この“Ｈｉｇｈ”レベルの電圧は、インバータ（ＩＮＢ）で反転され、さらに、ラッチ回路（ＲＣＨ）で反転されるので、出力（ＤＯＵＴ）は“Ｈｉｇｈ”レベル（＝ＶＤＤ）となる。
このようにして、フューズメモリ素子２０のプログラム状態を、“Ｈｉｇｈ”、“Ｌｏｗ”レベルのディジタル信号（ＤＯＵＴ［６３：０］）として、出力することが可能となる。
本実施例では、フューズメモリ素子２０は、６４ビットの記憶セルで構成されるが、図７（ａ）に示すように、［７：０］ビットの記憶セルは、管理情報が記憶される管理情報記憶用ブロックとされ、そして、残りの［６３：８］ビットの記憶セルが、電子ボリュームの調整値を記憶する調整値記憶用ブロックとされる。
本実施例では、電子ボリュームの調整値は、７ビットのデータであるので、調整値記憶用ブロックは、［１４：８］ビットの記憶セルから成る調整値記憶用ブロック１、［２１：１５］ビットの記憶セルから成る調整値記憶用ブロック２、［２８：２２］ビットの記憶セルから成る調整値記憶用ブロック３、［３５：２９］ビットの記憶セルから成る調整値記憶用ブロック４、［４２：３６］ビットの記憶セルから成る調整値記憶用ブロック５、［４９：４３］ビットの記憶セルから成る調整値記憶用ブロック６、［５６：５０］ビットの記憶セルから成る調整値記憶用ブロック７、［６３：５７］ビットの記憶セルから成る調整値記憶用ブロック８とで構成されることになる。
フューズメモリ素子２０の、１〜８の調整値記憶用ブロックに調整値を記憶したときの、［７：０］ビットの記憶セルに記憶される管理情報を図７（ｂ）に示す。［７：０］ビットの記憶セルは、最下位ビットから順に（［０］ビットから［７］ビットへ）プログラムされる。
本実施例では、電子ボリュームの調整値は、７ビットのデータであるので、調整値記憶用ブロックは、［１４：８］ビットの記憶セルから成る調整値記憶用ブロック１、［２１：１５］ビットの記憶セルから成る調整値記憶用ブロック２、［２８：２２］ビットの記憶セルから成る調整値記憶用ブロック３、［３５：２９］ビットの記憶セルから成る調整値記憶用ブロック４、［４２：３６］ビットの記憶セルから成る調整値記憶用ブロック５、［４９：４３］ビットの記憶セルから成る調整値記憶用ブロック６、［５６：５０］ビットの記憶セルから成る調整値記憶用ブロック７、［６３：５７］ビットの記憶セルから成る調整値記憶用ブロック８とで構成されることになる。
フューズメモリ素子２０の、１〜８の調整値記憶用ブロックに調整値を記憶したときの、［７：０］ビットの記憶セルに記憶される管理情報を図７（ｂ）に示す。［７：０］ビットの記憶セルは、最下位ビットから順に（［０］ビットから［７］ビットへ）プログラムされる。
この管理情報を、例えば、図８に示す論路回路に入力することにより、最新の調整値が記憶された調整値記憶用ブロックを判断することが可能となる。なお、図７（ｂ）に、図８に示す論路回路の出力（Ｂ［７：０］）を合わせて図示している。
図８に示す論理回路では、［７：０］ビットの記憶セルが［0,0,0,0,0,0,0,1］の時、その出力（Ｂ［７：０］）は［0,0,0,0,0,0,0,1］となり、最新の調整値を出力する調整値記憶用ブロックが調整値記憶用ブロック１であることを示し、［７：０］ビットの記憶セルが、［0,0,0,0,0,0,1,1］の時、その出力（Ｂ［７：０］）は［0,0,0,0,0,0,1,0］となり、最新の調整値を出力する調整値記憶用ブロックが調整値記憶用ブロック２であることを示している。同様に、［７：０］ビットの記憶セルが、順次［0,0,0,0,0,1,1,1］から［1,1,1,1,1,1,1,1］までプログラムされるとき、出力（Ｂ［７：０］）は［0,0,0,0,0,1,0,0］から［1,0,0,0,0,0,0,0］へ変化し、最新の調整値を出力する調整値記憶用ブロックが整値記憶用ブロック３乃至調整値記憶用ブロック８であることを示す。
また、次回調整値を書き込む調整値記憶用ブロックは、［７：０］ビットの状態を監視し、例えば、［７：０］ビットの記憶セルが［0,0,0,0,0,0,0,1］の時、調整値を書き込む調整値記憶用ブロックが、調整値記憶用ブロック２となり、［７：０］ビットの記憶セルが［0,0,0,0,0,0,1,1］の時、調整値を書き込む調整値記憶用ブロックが、調整値記憶用ブロック３となるように、アドレス管理を行う。
図８に示す論理回路では、［７：０］ビットの記憶セルが［0,0,0,0,0,0,0,1］の時、その出力（Ｂ［７：０］）は［0,0,0,0,0,0,0,1］となり、最新の調整値を出力する調整値記憶用ブロックが調整値記憶用ブロック１であることを示し、［７：０］ビットの記憶セルが、［0,0,0,0,0,0,1,1］の時、その出力（Ｂ［７：０］）は［0,0,0,0,0,0,1,0］となり、最新の調整値を出力する調整値記憶用ブロックが調整値記憶用ブロック２であることを示している。同様に、［７：０］ビットの記憶セルが、順次［0,0,0,0,0,1,1,1］から［1,1,1,1,1,1,1,1］までプログラムされるとき、出力（Ｂ［７：０］）は［0,0,0,0,0,1,0,0］から［1,0,0,0,0,0,0,0］へ変化し、最新の調整値を出力する調整値記憶用ブロックが整値記憶用ブロック３乃至調整値記憶用ブロック８であることを示す。
また、次回調整値を書き込む調整値記憶用ブロックは、［７：０］ビットの状態を監視し、例えば、［７：０］ビットの記憶セルが［0,0,0,0,0,0,0,1］の時、調整値を書き込む調整値記憶用ブロックが、調整値記憶用ブロック２となり、［７：０］ビットの記憶セルが［0,0,0,0,0,0,1,1］の時、調整値を書き込む調整値記憶用ブロックが、調整値記憶用ブロック３となるように、アドレス管理を行う。
以下、本実施例のフューズメモリ素子２０からの調整値の読み出し動作について説明する。
図９は、本実施例のフューズメモリ素子２０からの調整値の読み出し動作を説明するためのフローチャートである。
初めに、電源がオンとなり（ステップ１０１）、シーケンスビットオンとなると（ステップ１０２）、読み出し信号（ＲＥＡＤ）を生成する（ステップ１０３）。
そして、フューズメモリ素子２０から、フューズメモリ素子２０の各記憶セルに格納されているデータ（ＤＯＵＴ［６３：０］）を読み出す（ステップ１０４）。
次に、読み出したデータ（ＤＯＵＴ［６３：０］）の中の［７：０］ビットの管理情報に基づき、最新の調整値が記憶されている調整値記憶用ブロックを選択する（ステップ１０５）。
前述のステップで選択した調整値記憶用ブロックから、７ビットの調整値を読み出し、レジスタ２２に格納する。
その後、共通電圧生成回路１６は、レジスタ２２に格納された調整値に基づき電子ボリュームを調整して、ＶｃｏｍＨの電圧を生成し、さらに、当該ＶｃｏｍＨの電圧からＶｃｏｍＬの電圧を生成する。
図９は、本実施例のフューズメモリ素子２０からの調整値の読み出し動作を説明するためのフローチャートである。
初めに、電源がオンとなり（ステップ１０１）、シーケンスビットオンとなると（ステップ１０２）、読み出し信号（ＲＥＡＤ）を生成する（ステップ１０３）。
そして、フューズメモリ素子２０から、フューズメモリ素子２０の各記憶セルに格納されているデータ（ＤＯＵＴ［６３：０］）を読み出す（ステップ１０４）。
次に、読み出したデータ（ＤＯＵＴ［６３：０］）の中の［７：０］ビットの管理情報に基づき、最新の調整値が記憶されている調整値記憶用ブロックを選択する（ステップ１０５）。
前述のステップで選択した調整値記憶用ブロックから、７ビットの調整値を読み出し、レジスタ２２に格納する。
その後、共通電圧生成回路１６は、レジスタ２２に格納された調整値に基づき電子ボリュームを調整して、ＶｃｏｍＨの電圧を生成し、さらに、当該ＶｃｏｍＨの電圧からＶｃｏｍＬの電圧を生成する。
図１０は、本実施例のフューズメモリ素子２０からの調整値の読み出し動作の一例のタイミングチャートである。
図１０において、ＶＳＹＮＣは垂直同期信号、ＨＳＹＮＣは水平同期信号である。水平同期信号（ＨＳＹＮＣ）に同期する、ＨＳＹＮＣ１＿Ｐの信号に基づき、制御回路２１は、イネーブル信号（ＥＮＢ＿Ｎ）を、Ｔ１の期間有効にする。
次に、制御回路２１は、読み出し信号（ＲＥＡＤ＿Ｐ）をフューズメモリ素子２０に出力し、フューズメモリ素子２０から、フューズメモリ素子２０の各記憶セルに格納されているデータ（ＤＯＵＴ［６３：０］）を読み出す。
次に、制御回路２１は、レジスタクロック（ＦＡＤＣＫ＿Ｐ）をレジスタ２３に出力し、レジスタ２３は、読み出したデータ（ＤＯＵＴ［６３：０］）の中の［７：０］ビットの管理情報を格納し、その管理情報（ＦＢＳＥＬ［７：０］）を制御回路２１に出力する。
制御回路２１は、管理情報（ＦＢＳＥＬ［７：０］）に基づき、最新の調整値が記憶されている調整値記憶用ブロックを選択し、当該選択した調整値記憶用ブロックの情報と、レジスタクロック（ＩＮ＿ＳＲＥＧ２＿Ｐ）をレジスタ２２に出力する。
レジスタ２２は、指示された調整値記憶用ブロックから７ビットの調整値（図５のＶＣＯＭ調整ビット）を読み出し、レジスタ２２に格納した後、調整値（ＶＣＭ［６：０］）を出力する。
図１０において、ＶＳＹＮＣは垂直同期信号、ＨＳＹＮＣは水平同期信号である。水平同期信号（ＨＳＹＮＣ）に同期する、ＨＳＹＮＣ１＿Ｐの信号に基づき、制御回路２１は、イネーブル信号（ＥＮＢ＿Ｎ）を、Ｔ１の期間有効にする。
次に、制御回路２１は、読み出し信号（ＲＥＡＤ＿Ｐ）をフューズメモリ素子２０に出力し、フューズメモリ素子２０から、フューズメモリ素子２０の各記憶セルに格納されているデータ（ＤＯＵＴ［６３：０］）を読み出す。
次に、制御回路２１は、レジスタクロック（ＦＡＤＣＫ＿Ｐ）をレジスタ２３に出力し、レジスタ２３は、読み出したデータ（ＤＯＵＴ［６３：０］）の中の［７：０］ビットの管理情報を格納し、その管理情報（ＦＢＳＥＬ［７：０］）を制御回路２１に出力する。
制御回路２１は、管理情報（ＦＢＳＥＬ［７：０］）に基づき、最新の調整値が記憶されている調整値記憶用ブロックを選択し、当該選択した調整値記憶用ブロックの情報と、レジスタクロック（ＩＮ＿ＳＲＥＧ２＿Ｐ）をレジスタ２２に出力する。
レジスタ２２は、指示された調整値記憶用ブロックから７ビットの調整値（図５のＶＣＯＭ調整ビット）を読み出し、レジスタ２２に格納した後、調整値（ＶＣＭ［６：０］）を出力する。
以下、本実施例のフューズメモリ素子２０への調整値の書き込み動作について説明する。
図１１は、本実施例のフューズメモリ素子２０への調整値の書き込み動作を説明するためのフローチャートである。
初めに、液晶表示パネル（ＰＮＬ）に画像を表示し（ステップ１１１）、液晶表示パネル（ＰＮＬ）に表示中の画像を視認しながら、電子ボリューム（Ｒ１）を調整して、ＶｃｏｍＨの電圧の調整を行い、電子ボリューム（Ｒ１）の調整値をレジスタ２２に格納する（ステップ１１２）。
次に、読み出し信号（ＲＥＡＤ）を生成し（ステップ１１３）、フューズメモリ素子２０から、フューズメモリ素子２０の各記憶セルに格納されているデータ（ＤＯＵＴ［６３：０］）を読み出す（ステップ１１４）。
次に、読み出したデータ（ＤＯＵＴ［６３：０］）の中の［７：０］ビットの管理情報に基づき、新規の調整値を書き込むための調整値記憶用ブロックを選択し（ステップ１１５）、レジスタ２２に格納された調整値を順に書き込み（ステップ１１６）、フューズメモリ素子２０への調整値の書き込み動作を終了する（ステップ１１７）。
この後は、図１１のＡに示すように、直ちに、ＶｃｏｍＨの電圧に反映させるか、あるいは、再オンシーケンスでレジスタ２２に書き込んだ最新の調整値をロードした後、ＶｃｏｍＨの電圧に反映させる（ステップ１１８）。
図１１は、本実施例のフューズメモリ素子２０への調整値の書き込み動作を説明するためのフローチャートである。
初めに、液晶表示パネル（ＰＮＬ）に画像を表示し（ステップ１１１）、液晶表示パネル（ＰＮＬ）に表示中の画像を視認しながら、電子ボリューム（Ｒ１）を調整して、ＶｃｏｍＨの電圧の調整を行い、電子ボリューム（Ｒ１）の調整値をレジスタ２２に格納する（ステップ１１２）。
次に、読み出し信号（ＲＥＡＤ）を生成し（ステップ１１３）、フューズメモリ素子２０から、フューズメモリ素子２０の各記憶セルに格納されているデータ（ＤＯＵＴ［６３：０］）を読み出す（ステップ１１４）。
次に、読み出したデータ（ＤＯＵＴ［６３：０］）の中の［７：０］ビットの管理情報に基づき、新規の調整値を書き込むための調整値記憶用ブロックを選択し（ステップ１１５）、レジスタ２２に格納された調整値を順に書き込み（ステップ１１６）、フューズメモリ素子２０への調整値の書き込み動作を終了する（ステップ１１７）。
この後は、図１１のＡに示すように、直ちに、ＶｃｏｍＨの電圧に反映させるか、あるいは、再オンシーケンスでレジスタ２２に書き込んだ最新の調整値をロードした後、ＶｃｏｍＨの電圧に反映させる（ステップ１１８）。
図１２は、本実施例のフューズメモリ素子２０への調整値の書き込み動作の一例のタイミングチャートである。
制御回路２１は、レジスタクロック（ＦＡＤＣＫ＿Ｐ）をレジスタ２３に出力する。レジスタ２３は、格納している管理情報（ＦＢＳＥＬ［７：０］）を制御回路２１に出力する。
制御回路２１は、管理情報（ＦＢＳＥＬ［７：０］）に基づき、新規の調整値を記憶する調整値記憶用ブロックの初期アドレス（Ａ［５：０］）を設定する。
次に、制御回路２１は、垂直同期信号（ＶＳＹＮＣ）に同期して、イネーブル信号（ＥＮＢ＿Ｎ）をＴ２の期間有効にする。さらに、１垂直走査期間内に、アドレス信号（Ａ［５：０］）により、１アドレスずつプログラムするヒューズ（ＦＵＳＥ）を指定し、書き込み信号（ＰＲＯＧＲＡＭ）に基づき、レジスタ２２に格納された調整値を含む新規に書き込む調整値（ＶＣＭ［７：０］）を調整値記憶用ブロックに書き込む。
即ち、フューズ素子（ＦＵＳＥ）を溶断する場合には、書き込み信号（ＰＲＯＧＲＡＭ）を“Ｈｉｇｈ”レベルとし、ＮＭＯＳトランジスタ（ＮＭＳ）をオンとし、フューズ素子（ＦＵＳＥ）を溶断しない場合は、書き込み信号（ＰＲＯＧＲＡＭ）を“Ｌｏｗ”レベルとし、ＮＭＯＳトランジスタ（ＮＭＳ）をオフとする。図１２では、フューズ素子（ＦＵＳＥ）を溶断しない場合を破線で図示している。
なお、図１２において、８ビットの調整値の最後のビット（図１２のＡ）は、フューズメモリ素子２０の［７：０］ビットの管理情報の一つのビットをプログラムするためのものである。
制御回路２１は、レジスタクロック（ＦＡＤＣＫ＿Ｐ）をレジスタ２３に出力する。レジスタ２３は、格納している管理情報（ＦＢＳＥＬ［７：０］）を制御回路２１に出力する。
制御回路２１は、管理情報（ＦＢＳＥＬ［７：０］）に基づき、新規の調整値を記憶する調整値記憶用ブロックの初期アドレス（Ａ［５：０］）を設定する。
次に、制御回路２１は、垂直同期信号（ＶＳＹＮＣ）に同期して、イネーブル信号（ＥＮＢ＿Ｎ）をＴ２の期間有効にする。さらに、１垂直走査期間内に、アドレス信号（Ａ［５：０］）により、１アドレスずつプログラムするヒューズ（ＦＵＳＥ）を指定し、書き込み信号（ＰＲＯＧＲＡＭ）に基づき、レジスタ２２に格納された調整値を含む新規に書き込む調整値（ＶＣＭ［７：０］）を調整値記憶用ブロックに書き込む。
即ち、フューズ素子（ＦＵＳＥ）を溶断する場合には、書き込み信号（ＰＲＯＧＲＡＭ）を“Ｈｉｇｈ”レベルとし、ＮＭＯＳトランジスタ（ＮＭＳ）をオンとし、フューズ素子（ＦＵＳＥ）を溶断しない場合は、書き込み信号（ＰＲＯＧＲＡＭ）を“Ｌｏｗ”レベルとし、ＮＭＯＳトランジスタ（ＮＭＳ）をオフとする。図１２では、フューズ素子（ＦＵＳＥ）を溶断しない場合を破線で図示している。
なお、図１２において、８ビットの調整値の最後のビット（図１２のＡ）は、フューズメモリ素子２０の［７：０］ビットの管理情報の一つのビットをプログラムするためのものである。
なお、前述の説明では、基準共通電圧がＶｃｏｍＨの電圧であり、電子ボリューム（Ｒ１）でＶｃｏｍＨの電圧を調整する場合ついて説明したが、基準共通電圧は、必ずしも、ＶｃｏｍＨの電圧である必要ではなく、基準共通電圧は、例えば、ＶｃｏｍＬの電圧、あるいは、ＶｃｏｍＨの電圧とＶｃｏｍＬの電圧の中間のＶｃｏｍＭの電圧であってもよく、それらの電圧から、ＶｃｏｍＨの電圧、あるいは、ＶｃｏｍＨの電圧とＶｃｏｍＬの電圧を生成するようにしてもよい。
以上説明したように、本実施例では、駆動回路（ＤＲＶ）に、ＶｃｏｍＨの電圧調整用の電子ボリューム（Ｒ１）と、その調整値を記憶するフューズメモリ素子を内蔵するようにしたので、外付け部品（半固定抵抗器）を省略することが可能となる。これにより、外付け部品（半固定抵抗器）を実装するためのスペースを省くことができるので、より小型化を図ることが可能となる。
また、本実施例では、ＯＴＰ（One-Time-Program）−ＲＯＭであるフューズメモリ素子を使用するようにしたので、ＥＰ，ＥＥＰ−ＲＯＭのように、テストコストが増大しないので、低コスト化を図ることが可能となる。
さらに、本実施例では、フューズメモリ素子に、調整値を８回書き込めるようにしたので、書き損じた場合にも対応可能である。
以上説明したように、本実施例では、駆動回路（ＤＲＶ）に、ＶｃｏｍＨの電圧調整用の電子ボリューム（Ｒ１）と、その調整値を記憶するフューズメモリ素子を内蔵するようにしたので、外付け部品（半固定抵抗器）を省略することが可能となる。これにより、外付け部品（半固定抵抗器）を実装するためのスペースを省くことができるので、より小型化を図ることが可能となる。
また、本実施例では、ＯＴＰ（One-Time-Program）−ＲＯＭであるフューズメモリ素子を使用するようにしたので、ＥＰ，ＥＥＰ−ＲＯＭのように、テストコストが増大しないので、低コスト化を図ることが可能となる。
さらに、本実施例では、フューズメモリ素子に、調整値を８回書き込めるようにしたので、書き損じた場合にも対応可能である。
なお、前述の説明では、フューズメモリ素子２０が６４ビットの記憶セルで構成される場合について説明したが、本発明は、フューズメモリ素子２０は６４ビット以上多ビットの記憶セルで構成される場合に適用可能である。
また、前述の説明では、ＶｃｏｍＨの電圧を調整する場合ついて説明したが、液晶表示パネルの個体差をドライバ内蔵回路を使用してレジスタ設定による調整を行うケース、例えば、バックライトと液晶表示パネルを合わせた時の色味調整をドライバの中に演算機能を内蔵し、レジスタにて調整することで各液晶表示パネルの個体差を外付け部品なしで吸収するといった場合などに適用可能である。
さらに、フューズメモリ素子２０に代えて、アドレス指定によりリード・ライトが可能で出力信号がデジタル化されたメモリ素子を使用することも可能である。
なお、本発明は、液晶表示装置に限られず、周期的に電圧レベルを切り換える表示装置に対して適用が可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
また、前述の説明では、ＶｃｏｍＨの電圧を調整する場合ついて説明したが、液晶表示パネルの個体差をドライバ内蔵回路を使用してレジスタ設定による調整を行うケース、例えば、バックライトと液晶表示パネルを合わせた時の色味調整をドライバの中に演算機能を内蔵し、レジスタにて調整することで各液晶表示パネルの個体差を外付け部品なしで吸収するといった場合などに適用可能である。
さらに、フューズメモリ素子２０に代えて、アドレス指定によりリード・ライトが可能で出力信号がデジタル化されたメモリ素子を使用することも可能である。
なお、本発明は、液晶表示装置に限られず、周期的に電圧レベルを切り換える表示装置に対して適用が可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１０ 画像データインターフェース回路
１１ Ｄ／Ａ変換回路
１２ 走査線・映像線駆動回路
１３ シリアルインターフェース回路（コントロールレジスタ回路用）
１４ 共通電圧調整用メモリ回路
１５ コントロールレジスタ回路
１６ 共通電圧生成回路
１７ 液晶印加用電圧生成回路
２０ フューズメモリ素子
２１ 制御回路
２２，２３ レジスタ
３０ ＶｃｏｍＬ電圧生成回路
ＲＥＳ レベルシフト回路
ＦＵＳＥ ヒューズ素子
ＮＭＳ ＮＭＯＳトランジスタ
ＲＳＣ レベルセンス回路
ＩＮＢ インバータ
ＴＦＧ トランスファーゲート回路
ＲＣＨ ラッチ回路
ＰＮＬ 液晶パネル
ＤＬ 映像線（ソース線またはドレイン線）
ＧＬ 走査線（またはゲート線）
ＴＦＴ 薄膜トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極（共通電極、または、コモン電極）
ＬＣ 液晶容量
Ｃａｄｄ 保持容量
ＳＵＢ１ 第１の基板
ＤＲＶ 駆動回路
ＦＰＣ フレキシブル配線基板
Ｒ１ 電子ボリューム
Ｒ，Ｒ２ 抵抗素子
１１ Ｄ／Ａ変換回路
１２ 走査線・映像線駆動回路
１３ シリアルインターフェース回路（コントロールレジスタ回路用）
１４ 共通電圧調整用メモリ回路
１５ コントロールレジスタ回路
１６ 共通電圧生成回路
１７ 液晶印加用電圧生成回路
２０ フューズメモリ素子
２１ 制御回路
２２，２３ レジスタ
３０ ＶｃｏｍＬ電圧生成回路
ＲＥＳ レベルシフト回路
ＦＵＳＥ ヒューズ素子
ＮＭＳ ＮＭＯＳトランジスタ
ＲＳＣ レベルセンス回路
ＩＮＢ インバータ
ＴＦＧ トランスファーゲート回路
ＲＣＨ ラッチ回路
ＰＮＬ 液晶パネル
ＤＬ 映像線（ソース線またはドレイン線）
ＧＬ 走査線（またはゲート線）
ＴＦＴ 薄膜トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極（共通電極、または、コモン電極）
ＬＣ 液晶容量
Ｃａｄｄ 保持容量
ＳＵＢ１ 第１の基板
ＤＲＶ 駆動回路
ＦＰＣ フレキシブル配線基板
Ｒ１ 電子ボリューム
Ｒ，Ｒ２ 抵抗素子
Claims (6)
- 複数の画素と、
前記複数の画素を駆動する駆動回路とを具備する表示装置であって、
前記各画素は、画素電極と、
前記画素電極に対向する対向電極とを有し、
前記駆動回路は、前記対向電極に共通電圧を入力する共通電圧生成回路を備え、
前記共通電圧生成回路は、基準共通電圧を生成する基準共通電圧生成回路と、
メモリ回路とを備え、
前記基準共通電圧生成回路は、基準共通電圧調整用の電子ボリュームを有し、
前記メモリ回路は、複数の記憶セルを有するフューズメモリ素子を有し、前記電子ボリュームの調整値を記憶することを特徴とする表示装置。 - 前記メモリ回路は、前記複数の記憶セルを有するフューズメモリ素子と、
前記フューズメモリ素子から読み出した前記調整値を格納、あるいは、前記フューズメモリ素子に書き込む前記調整値を格納するレジスタと、
前記フューズメモリ素子に格納された前記調整値を読み出し前記レジスタに格納、あるいは、前記レジスタに格納された前記調整値を前記フューズメモリ素子に書き込む制御回路とを有することを特徴とする請求項１に記載の表示装置。 - 前記フューズメモリ素子は、それぞれｋビットの記憶セルから成るｍ個の調整値記憶用ブロックと、ｎビットの記憶セルから成る１個の管理情報記憶用ブロックとで構成されることを特徴とする請求項１または請求項２に記載の表示装置。
- 前記制御回路は、前記管理情報記憶用ブロックに記憶された管理情報を読み出し、最新の前記調整値が書き込まれた前記調整値記憶用ブロックを特定し、前記特定した前記調整値記憶用ブロックから最新の前記調整値を読み出して前記レジスタに格納し、あるいは、前記管理情報記憶用ブロックに記憶された管理情報を読み出し、新規の前記調整値を書き込む前記調整値記憶用ブロックを特定し、前記レジスタに格納された新規の前記調整値を前記特定した前記調整値記憶用ブロックに書き込むことを特徴とする請求項３に記載の表示装置。
- 前記基準共通電圧は、Ｈｉｇｈレベルの共通電圧であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
- 前記表示装置は、液晶表示装置であることを特徴とする請求項１から請求項５のいずれか１項に記載の表示装置。
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