JP2008182238A - 不揮発性メモリ素子、その動作方法及びその製造方法 - Google Patents

Abstract

【課題】酸化物系化合物半導体を用いた高集積不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子は、１つ以上の酸化物系化合物半導体層を備える。複数の補助ゲート電極は、かかる１つ以上の酸化物系化合物半導体層と絶縁されるように配される。複数の制御ゲート電極は、複数の補助ゲート電極の隣接した両者間に複数の補助ゲート電極と異なる高さに配され、１つ以上の酸化物系化合物半導体層と絶縁される。そして、複数の電荷保存層は、１つ以上の酸化物系化合物半導体層と複数の制御ゲート電極との間に各々介在される。
【選択図】図１

Description

本発明は、半導体素子に係り、特に、不揮発性メモリ素子、その動作方法及びその製造方法に関する。

最近、通常のシリコンウェーハを用いた不揮発性メモリ素子は、その集積度及び動作速度の増加で限界に当面している。したがって、最近では、シリコンに代替するために多様な化合物半導体（ｃｏｍｐｏｕｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）物質が半導体素子として研究されている。このような化合物半導体のうち、酸化物系（ｏｘｉｄｅ ｂａｓｅｄ）化合物半導体は、発光素子（ＬＥＤ）に用いられている。

例えば、Ｎｉｋｉ Ｓｈｉｇｅｒｕによる特許文献１にはＺｎＯ化合物半導体を用いた発光素子及びその製造方法を開示している。ここで、ＺｎＯは、シリコン基板上に積層されうる。

しかし、このような酸化物系化合物半導体は、シリコンと異なる接合（ｊｕｎｃｔｉｏｎ）を形成し難い。したがって、ソースまたはドレイン領域が酸化物系化合物半導体に限定し難いという短所がある。したがって、酸化物系化合物半導体を利用してＮＡＮＤ構造の不揮発性メモリ素子を製造し難く、その集積度も高め難い。
国際公開ＷＯ０１／００８２２９号パンフレット

したがって、本発明が解決しようとする技術的課題は、酸化物系化合物半導体を用いた高集積不揮発性メモリ素子を提供するところにある。

本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の高効率動作方法を提供するところにある。

本発明が解決しようとするさらに他の技術的課題は、前記不揮発性メモリ素子の製造方法を提供するところにある。

前記技術的課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。１つ以上の酸化物系化合物半導体層が提供される。複数の補助ゲート電極は、前記１つ以上の酸化物系化合物半導体層と絶縁されるように配される。複数の制御ゲート電極は、前記複数の補助ゲート電極の隣接した両者間に前記複数の補助ゲート電極と異なる高さに配され、前記１つ以上の酸化物系化合物半導体層と絶縁される。そして、複数の電荷保存層は、前記１つ以上の酸化物系化合物半導体層及び前記複数の制御ゲート電極間に各々介在される。

前記本発明の一側面によれば、前記１つ以上の酸化物系化合物半導体層は、ストリング状に各々配された複数の酸化物系化合物半導体層を備えることができる。さらに、前記複数の酸化物系化合物半導体層は、複数のブロックに区分され、前記不揮発性メモリ素子は、前記複数のブロックそれぞれの前記複数の酸化物系化合物半導体層と接触した複数の基板電極をさらに備えることができる。

前記本発明の他の側面によれば、前記複数の制御ゲート電極は前記１つ以上の酸化物系化合物半導体層の上面に形成され、前記複数の補助ゲート電極は前記１つ以上の酸化物系化合物半導体層の内部にリセスされて形成されうる。

前記本発明のさらに他の側面によれば、前記複数の制御ゲート電極は、前記１つ以上の酸化物系化合物半導体層の内部にリセスされて形成され、前記複数の補助ゲート電極は、前記１つ以上の酸化物系化合物半導体層の上面に形成されうる。

前記他の技術的課題を達成するための一形態による不揮発性メモリ素子の動作方法は、前記複数の電荷保存層のうち、選択された第１電荷保存層にデータを保存するプログラム段階と、前記複数の電荷保存層のうち、選択された第２電荷保存層のデータ状態を判読する読出し段階と、を含む。前記プログラム段階及び前記読出し段階で、前記複数の補助ゲート電極に第１パス電圧を印加する。

前記不揮発性メモリ素子の動作方法は、前記複数の電荷保存層に保存されたデータを一時に消去する消去段階をさらに含むことができる。

前記さらに他の技術的課題を達成するための一形態による不揮発性メモリ素子の製造方法が提供される。１つ以上の酸化物系化合物半導体層を提供する。前記酸化物系化合物半導体層と絶縁された複数の補助ゲート電極を形成する。前記複数の補助ゲート電極の隣接した両者間に前記複数の補助ゲート電極と異なる高さに各々配され、前記１つ以上の酸化物系化合物半導体層と絶縁された複数の制御ゲート電極を形成する。そして、前記酸化物系化合物半導体層及び前記複数の制御ゲート電極間に複数の電荷保存層を形成する。

本発明による不揮発性メモリ素子によれば、制御ゲート電極と補助ゲート電極とを平面状に密接に配置しうる。したがって、不揮発性メモリ素子の集積度を高めうる。さらに、不揮発性メモリ素子は、酸化物系化合物半導体層を積層することによって、多層構造で形成できて、さらにその集積度を高めうる。

また、本発明による不揮発性メモリ素子によれば、酸化物系化合物半導体層を複数のブロックに区分し、これにより、ブロックを同時に動作させうる。したがって、不揮発性メモリ素子の動作速度及び動作効率が向上しうる。

以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は以下に開示される実施形態に限定されるものではなく、相異なる多様な形態に具現され、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるものである。図面において構成要素は、説明の便宜上、その大きさが誇張されうる。

本発明の実施形態による不揮発性メモリ素子は、例えば、ＥＥＰＲＯＭ素子及び／またはフラッシュメモリ素子を含みうるが、本発明の範囲はこのような名称の素子に制限されない。

図１は、本発明の一実施形態による不揮発性メモリ素子１００を示す斜視図である。

図１を参照すれば、１対の酸化物系化合物半導体層１１０が提供される。例えば、酸化物系化合物半導体層１１０は、ＩＩ−ＶＩ族酸化物、例えば、ＺｎＯを含むことができる。例えば、酸化物系化合物半導体層１１０は、ストリング状に配され、ＮＡＮＤ構造の不揮発性メモリ素子として用いられる。酸化物系化合物半導体層１１０の数は例示的であり、したがって、不揮発性メモリ素子１００の容量によって１つまたは複数選択されうる。

選択的に、素子分離膜１１０は、酸化物系化合物半導体層１１０間に介在されうる。例えば、素子分離膜１２０は、ストリングを分離または絶縁するために利用でき、酸化膜または絶縁膜を備えることができる。

複数の補助ゲート電極１３０は、酸化物系化合物半導体層１１０の内部にリセスされるように形成されうる。補助ゲート電極１３０及び酸化物系化合物半導体層１１０間には、複数のゲート絶縁層１２５が介在されうる。補助ゲート電極１３０の上面は、酸化物系化合物半導体層１１０の上面より低くなりうる。この場合、複数のキャッピング絶縁層１３５が補助ゲート電極１３０上に形成されうる。

例えば、補助ゲート電極１３０は、導電層、例えば、ポリシリコン、金属または金属シリサイドを含むことができる。ゲート絶縁層１２５は、酸化膜、窒化膜または高誘電率膜を備えることができる。高誘電率膜とは、酸化膜及び窒化膜より誘電定数の大きな絶縁層のことを称する。

補助ゲート電極１３０及び酸化物系化合物半導体層１１０は、補助トランジスタを構成しうる。補助トランジスタのチャンネル領域（第１チャンネル領域、図４の１８５参照）は、補助ゲート電極１３０を取り囲む酸化物系化合物半導体層１１０の表面に限定されうる。このような構造の補助トランジスタは、リセス型またはトレンチ型と呼ばれる。後述するように、このような補助トランジスタは、メモリトランジスタ（図示せず）を連結する役割を果たせる。

複数の制御ゲート電極１５５は、補助ゲート電極１３０の隣接した両者の間に各々配されうる。例えば、制御ゲート電極１５５は、酸化物系化合物半導体層１１０の上面に補助ゲート電極１３０より高く配されうる。例えば、ＮＡＮＤ構造の不揮発性メモリ素子１００で、制御ゲート電極１５５は、酸化物系化合物半導体層１１０を横切って延ばせる。

複数の電荷保存層１４５は、制御ゲート電極１５５及び酸化物系化合物半導体層１１０間に各々介在されうる。電荷保存層１４５は、１つの酸化物系化合物半導体層１１０上に限定され、電荷保存層１４５を横切って延ばせる。選択的に、酸化物系化合物半導体層１１０と電荷保存層１４５との間には、複数のトンネリング絶縁層１４０が各々介在され、電荷保存層１４５と制御ゲート電極１５５との間には、複数のブロッキング絶縁層１５０が各々介在されうる。

例えば、制御ゲート電極１５５は、導電層、例えば、ポリシリコン、金属または金属シリサイドを含むことができる。電荷保存層１１０は、ポリシリコン、シリコン窒化膜、ドットまたはナノクリスタルを含むことができる。ドットまたはナノクリスタルは、金属または半導体物質の微細結晶を含むことができる。トンネリング絶縁層１４０及びブロッキング絶縁層１５０は、酸化膜、窒化膜または高誘電率膜を備えうる。

酸化物系化合物半導体層１１０、電荷保存層１４５及び制御ゲート電極１５５の積層構造はメモリトランジスタを構成しうる。メモリトランジスタのチャンネル領域（第２チャンネル領域、図４の１８０参照）は、制御ゲート電極１５５下の酸化物系化合物半導体層１１０の表面に限定されうる。不揮発性メモリ素子１００は、ＮＡＮＤ構造を有し、メモリトランジスタは、直列に配されうる。

選択的に、基板電極１０５が補助ゲート電極１３０及び制御ゲート電極１５５に対向して位置した酸化物系化合物半導体層１１０の下に接触されるように配されうる。基板電極１０５は、酸化物系化合物半導体層１１０とオーミックコンタクトとを形成しうる。例えば、基板電極１０５は、酸化物系化合物半導体層１１０にバイアス電圧を印加するために用いられる。

不揮発性メモリ素子１００で、制御ゲート電極１５５及び補助ゲート電極１３０は相異なる高さに配されるために、平面上には互いに近接配置されうる。したがって、不揮発性メモリ素子１００の集積度を高めることができる。さらに、酸化物系化合物半導体層１１０は、複層で形成されるために、不揮発性メモリ素子１００は同じ平面でさらに高い集積度をも有することができる。

以下で、不揮発性メモリ素子１００の動作方法を説明する。プログラム段階で、電荷保存層１４５のうちから選択された第１電荷保存層１４５に、データを保存する。読出し段階で、電荷保存層１４５のうち、選択された第２電荷保存層１４５のデータ状態を判読する。そして、消去段階で、電荷保存層１４５に保存されたデータが一時に消されうる。

例えば、プログラム段階で、補助ゲート電極１３０には、第１パス電圧が印加されうる。第１電荷保存層１４５上の制御ゲート電極１５５には、プログラム電圧が印加され、残りの制御ゲート電極１５５には第２パス電圧が印加されうる。読出し段階で、補助ゲート電極１３０には、第１パス電圧が印加されうる。第２電荷保存層１４５上の制御ゲート電極１５５には読出し電圧が印加され、残り制御ゲート電極１５５には第２パス電圧が印加されうる。

第１パス電圧及び第２パス電圧は、補助トランジスタ及びメモリトランジスタを各々ターンオンさせるために適切に選択されうる。プログラム電圧は、酸化物系化合物半導体層１１０と第１電荷保存層１４５との間に電荷のトンネリングを許容するように高い電圧が選択されうる。読出し電圧は、第２電荷保存層１４５の状態によって適切に選択されうる。

消去段階で、制御ゲート電極１５５を接地させ、基板電極１０５に消去電圧を印加しうる。補助ゲート電極１３０は、浮遊させうる。消去電圧は、酸化物系化合物半導体層１１０と第１電荷保存層１４５との間に電荷のトンネリングを許容するように高い電圧が選択されうる。

図２は、本発明の他の実施形態による不揮発性メモリ素子２００を示す斜視図である。この実施形態の不揮発性メモリ素子２００は、図１の不揮発性メモリ素子１００で、メモリトランジスタと補助トランジスタとの位置を置き換えたものであり得る。したがって、二つの実施形態における重複説明は省略する。

図２を参照すれば、複数の補助ゲート電極２３０は、酸化物系化合物半導体層１１０の上面に形成されうる。補助ゲート電極２３０及び酸化物系化合物半導体層１１０間には、複数のゲート絶縁層２２５が介在されうる。補助ゲート電極２３０及び酸化物系化合物半導体層１１０は、補助トランジスタを構成しうる。補助トランジスタのチャンネル領域（第１チャンネル領域、図７の２８５参照）は、補助ゲート電極２３０下の酸化物系化合物半導体層１１０の表面に限定されうる。

複数の制御ゲート電極２５５は、補助ゲート電極２３０の隣接した両者の間に各々配されうる。例えば、制御ゲート電極２５５は、酸化物系化合物半導体層１１０の内部にリセスされるように形成されうる。したがって、制御ゲート電極２５５は、補助ゲート電極２３０より低く配されうる。

複数の電荷保存層２４５は、制御ゲート電極２５５及び酸化物系化合物半導体層１１０間に各々介在されうる。選択的に、酸化物系化合物半導体層１１０及び電荷保存層２４５間には、複数のトンネリング絶縁層２４０が各々介在され、電荷保存層２４５及び制御ゲート電極２５５の間には、複数のブロッキング絶縁層２５０が各々介在されうる。

酸化物系化合物半導体層１１０、電荷保存層２４５及び制御ゲート電極２５５の積層構造は、メモリトランジスタを構成しうる。メモリトランジスタのチャンネル領域（第２チャンネル領域、図７の２８０参照）は、制御ゲート電極２５５を取り囲む酸化物系化合物半導体層１１０の表面に限定されうる。

不揮発性メモリ素子２００の動作方法は、図１の不揮発性メモリ素子１００の動作方法を参照して容易に実施できるということは自明である。

本発明のさらに他の実施形態において、不揮発性メモリ素子は、複数のブロック（図示せず）を備えることもできる。この場合、図１または図２の不揮発性メモリ素子１００、２００は、１つのブロックを形成しうる。したがって、酸化物系化合物半導体層１１０及び基板電極１０５は、前述したブロックに区分しうる。この場合、ブロックの基板電極１０５は、個別的に制御されうる。

したがって、ブロックに対して動作を分離しうる。例えば、ブロックのうち、第１ブロックに対しては消去動作を行い、第２ブロックに対しては読出しまたはプログラム動作を行える。この場合、第１ブロックと第２ブロックとは同時に動作されうる。なぜなら、第１及び第２ブロックの基板電極１０５が互いに分離されているためである。

したがって、この実施形態による不揮発性メモリ素子を利用すれば、ブロックを同時に動作させることによって、不揮発性メモリ素子の動作速度及び動作効率を高めることができる。

図３は、本発明の一実験例による不揮発性メモリ素子を示す斜視図である。図４は、図３の不揮発性メモリ素子に対するシミュレーションによる電子密度分布を示す斜視図であり、図５は、図３の不揮発性メモリ素子に対する電圧−電流特性を示すグラフである。例えば、この実験例は、図１の不揮発性メモリ素子１００の一部に対応しうる。

図３を参照すれば、この実験例では、シミュレーションの便宜上、図１の酸化物系化合物半導体層１１０の代わりに通常のシリコン基板１１０ａを利用し、図１の基板電極１０５を省略した。スペーサ絶縁層１６０は、制御ゲート電極１５５の側壁に形成され、層間絶縁層１６５は、シリコン基板１１０ａ上に形成された。補助ゲート電極１３０及び制御ゲート電極１５５はチタン（Ｔｉ）で形成し、電荷保存層１４５はシリコン窒化膜で形成した。コンタクトプラグ１７０は補助ゲート電極１３０の外側のシリコン基板１１０ａ上にタングステン（Ｗ）で形成された。

図３及び図４を共に参照すれば、補助ゲート電極１３０に第１パス電圧を印加し、制御ゲート電極１５５に第２パス電圧を印加した。ソースまたはドレイン領域１７５は、コンタクトプラグ１７０と連結されるようにシリコン基板１１０ａに限定され、コンタクトプラグ１７０には所定の動作電圧を印加した。

図４に示されたように、電子密度の分布を見れば、第１チャンネル領域１８５は、補助ゲート電極１３０を取り囲むシリコン基板１１０ａの表面に形成され、第２チャンネル領域１８０は、制御ゲート電極１５５下のシリコン基板１１０ａの表面に形成されたことが分かる。さらに、第１チャンネル領域１８５及び第２チャンネル領域１８０は直接連結されたことが分かる。すなわち、第１チャンネル領域１８０は、メモリトランジスタのソースまたはドレイン領域と類似した役割を果たせる。したがって、メモリトランジスタの間にソースまたはドレイン領域が省略された場合にも、メモリトランジスタが直列に連結されうる。

図５を参照すれば、制御ゲート電極１５５に印加された電圧（Ｖ_Ｇ）によるソースまたはドレイン領域１７５間の電流（Ｉ_Ｄ）の変化が図示される。このような電圧（Ｖ_Ｇ）−電流（Ｉ_Ｄ）特性は通常のトランジスタと類似している。

図３ないし図５の結果は、動作条件のみを異ならせてシリコン基板１１０ａの代りに酸化物系化合物半導体層（図１の１１０）の場合にも同一に適用されうるということは自明である。したがって、図１の不揮発性メモリ素子１００の正常な動作を間接的に類推しうる。

図６は、本発明の他の実験例による不揮発性メモリ素子を示す斜視図である。図７は、図６の不揮発性メモリ素子に対するシミュレーションによる電子密度分布を示す斜視図であり、図８は、図７の不揮発性メモリ素子に対する電圧−電流特性を示すグラフである。図６の実験例は、図２の不揮発性メモリ素子２００の一部に対応しうる。

図６を参照すれば、この実験例では、シミュレーションの便宜上、図２の酸化物系化合物半導体層１１０の代わりに通常のシリコン基板１１０ａを利用し、図２の基板電極１０５を省略した。また、メモリトランジスタで図２のブロッキング絶縁層２５０は省略された。スペーサ絶縁層２６０は、制御ゲート電極２５５の側壁に形成され、層間絶縁層２６５はシリコン基板１１０ａ上に形成された。補助ゲート電極２３０及び制御ゲート電極２５５は、チタン（Ｔｉ）で形成し、電荷保存層２４５はシリコン窒化膜で形成した。コンタクトプラグ２７０は、補助ゲート電極２３０の外側のシリコン基板１１０ａ上にタングステン（Ｗ）で形成された。

図６及び図７を共に参照すれば、補助ゲート電極２３０に第１パス電圧を印加し、制御ゲート電極２５５に第２パス電圧を印加した。ソースまたはドレイン領域２７５は、コンタクトプラグ２７０と連結されるようにシリコン基板１１０ａに限定され、コンタクトプラグ２７０には所定の動作電圧を印加した。

図７に示されたように、電子密度の分布を見れば、第１チャンネル領域２８５は補助ゲート電極２３０下のシリコン基板１１０ａの表面に形成され、第２チャンネル領域２８０は制御ゲート電極２５５を取り囲むシリコン基板１１０ａの表面に形成されたことが分かる。さらに、第１チャンネル領域２８５及び第２チャンネル領域２８０は直接連結されたことが分かる。

図８を参照すれば、制御ゲート電極２５５に印加された電圧Ｖ_Ｇによるソースまたはドレイン領域２７５間の電流Ｉ_Ｄの変化が示される。このような電圧Ｖ_Ｇ−電流Ｉ_Ｄ特性は、通常のトランジスタと類似している。

図７ないし図８の結果は、動作条件のみを異ならせてシリコン基板１１０ａの代りに酸化物系化合物半導体層（図２の１１０）の場合にも同一に適用されうるということは自明である。したがって、図２の不揮発性メモリ素子２００の正常な動作を間接的に類推しうる。

図９ないし図１２は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。この実施形態で、図１の不揮発性メモリ素子の製造方法が例示的に説明される。

図９を参照すれば、基板電極１０５上に１つ以上の酸化物系化合物半導体層１１０を形成する。酸化物系化合物半導体層１１０は、複数の第１トレンチ１１２を各々備えうる。また、酸化物系化合物半導体層１１０は、第２トレンチ１１５によって互いに離隔されうる。第１トレンチ１１２の深さは、第２トレンチ１１５の深さより浅い。また、第１及び第２トレンチ１１２、１１５はコーナー部分で緩慢な曲線形態を有することができる。

図１０を参照すれば、酸化物系化合物半導体層１１０の間に素子分離膜１２０を形成する。素子分離膜１２０は、第１トレンチ１１２に対応する位置に第３トレンチ１２２を含むことができる。例えば、第２トレンチ１１５に絶縁層を埋め込んだ後、この絶縁層をエッチングして第３トレンチ１２２を形成することによって、素子分離膜１２０を形成しうる。

図１１を参照すれば、第１トレンチ１１２の表面上にゲート絶縁層１２５を形成する。次いで、第１トレンチ１１２を少なくとも部分的に埋め込むように補助ゲート電極１３０を形成する。すなわち、補助ゲート電極１３０は、酸化物系化合物半導体層１１０の内部にリセスされるように形成される。例えば、第１トレンチ１１２を埋め込むように導電層を形成し、これを部分的にエッチングするか、平坦化することによって、補助ゲート電極１３０を形成しうる。

選択的に、補助ゲート電極１３０上に第１トレンチ１１２を埋め込むようにキャッピング絶縁層１３５をさらに形成することもできる。

トンネリング絶縁層１４０は、酸化物系化合物半導体層１１０の上面に形成されうる。例えば、ゲート絶縁層１２５及びトンネリング絶縁層１４０は互いに連結するように同時に形成されうる。次いで、トンネリング絶縁層１４０上に電荷保存層１４５を形成する。電荷保存層１４５は、補助ゲート電極１３０間の酸化物系化合物半導体層１１０上に限定されうる。しかし、この実施形態の変形例では、電荷保存層１４５は酸化物系化合物半導体層１１０を横切って延ばしてもよい。

図１２を参照すれば、電荷保存層１４５上にブロッキング絶縁層１５０を形成する。次いで、ブロッキング絶縁層１５０上に制御ゲート電極１５５を形成する。制御ゲート電極１５５は、補助ゲート電極１３０の間に限定され、酸化物系化合物半導体層１１０を横切って延びるように配されうる。

次いで、当業者に公知された技術によって、不揮発性メモリ素子（図１の１００）を完成しうる。

前述した図１の不揮発性メモリ素子１００の製造方法は、図２の不揮発性メモリ素子２００にも変形されて適用されうるということは自明である。この場合、図１１で、第１トレンチ１１２内にトンネリング絶縁層２４０、電荷保存層２４５、ブロッキング絶縁層２５０及び制御ゲート電極２５５が形成されうる。また、図１２で、酸化物系化合物半導体層１１０の上面にゲート絶縁層２２５及び補助ゲート電極２３０が形成されうる。

本発明の特定実施形態についての以上の説明は、例示及び説明の目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組合わせて実施するなど、色々な修正及び変更が可能であるということは明白である。

本発明は、不揮発性メモリ素子関連の技術分野に好適に適用されうる。

本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。 本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。 本発明の一実験例による不揮発性メモリ素子を示す斜視図である。 図３の不揮発性メモリ素子に対するシミュレーションによる電子密度分布を示す斜視図である。 図３の不揮発性メモリ素子に対する電圧−電流特性を示すグラフである。 本発明の他の実験例による不揮発性メモリ素子を示す斜視図である。 図６の不揮発性メモリ素子に対するシミュレーションによる電子密度分布を示す斜視図である。 図７の不揮発性メモリ素子に対する電圧−電流特性を示すグラフである。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。

符号の説明

１０５ 基板電極
１１０ 酸化物系化合物半導体
１２０ 素子分離膜
１２５、２２５ ゲート絶縁層
１３０、２３０ 補助ゲート電極
１３５、２３５ キャッピング絶縁層
１４０、２４０ トンネル絶縁層
１４５、２４５ 電荷保存層
１５０、２５０ ブロッキング絶縁層
１５５、２５５ 制御ゲート電極
１６０、２６０ スペーサ絶縁層
１６５、２６５ 層間絶縁層
１７０、２７０ コンタクトプラグ
１７５、２７５ ソースまたはドレイン領域
１８０、１８５、２８０、２８５ チャンネル領域

Claims (34)

1. １つ以上の酸化物系化合物半導体層と、
   前記１つ以上の酸化物系化合物半導体層と絶縁された複数の補助ゲート電極と、
   前記複数の補助ゲート電極の隣接した両者間に前記複数の補助ゲート電極と異なる高さに配され、前記１つ以上の酸化物系化合物半導体層と絶縁された複数の制御ゲート電極と、
   前記１つ以上の酸化物系化合物半導体層及び前記複数の制御ゲート電極間に各々介在された複数の電荷保存層と、を備えることを特徴とする不揮発性メモリ素子。
2. 前記１つ以上の酸化物系化合物半導体層は、ストリング状に各々配された複数の酸化物系化合物半導体層を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
3. 前記複数の酸化物系化合物半導体層の間に介在された素子分離膜をさらに備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
4. 前記複数の制御ゲート電極及び前記複数の補助ゲート電極に対向して位置した前記複数の酸化物系化合物半導体層の下に接触された基板電極をさらに備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
5. 前記複数の酸化物系化合物半導体層は、複数のブロックに区分され、前記複数のブロックそれぞれの前記複数の酸化物系化合物半導体層と接触された複数の基板電極をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
6. 前記複数の制御ゲート電極は、前記１つ以上の酸化物系化合物半導体層の上面に形成され、
   前記複数の補助ゲート電極は、前記１つ以上の酸化物系化合物半導体層の内部にリセスされて形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
7. 前記複数の補助ゲート電極を取り囲む前記１つ以上の酸化物系化合物半導体層の表面に限定された第１チャンネル領域と、
   前記複数の制御ゲート電極下の前記１つ以上の酸化物系化合物半導体層の表面に限定された第２チャンネル領域と、をさらに備え、
   前記第１チャンネル領域及び前記第２チャンネル領域は、直接連結されたことを特徴とする請求項６に記載の不揮発性メモリ素子。
8. 前記複数の補助ゲート電極上の複数のキャッピング絶縁層をさらに備えることを特徴とする請求項６に記載の不揮発性メモリ素子。
9. 前記複数の制御ゲート電極は、前記１つ以上の酸化物系化合物半導体層の内部にリセスされて形成され、
   前記複数の補助ゲート電極は、前記１つ以上の酸化物系化合物半導体層の上面に形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
10. 前記複数の補助ゲート電極上の複数のキャッピング絶縁層をさらに備えることを特徴とする請求項９に記載の不揮発性メモリ素子。
11. 前記複数の補助ゲート電極下の前記１つ以上の酸化物系化合物半導体層の表面に限定された第１チャンネル領域と、
    前記複数の制御ゲート電極を取り囲む前記１つ以上の酸化物系化合物半導体層の表面に限定された第２チャンネル領域と、をさらに備え、
    前記第１チャンネル領域及び前記第２チャンネル領域は、直接連結されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
12. 前記１つ以上の酸化物系化合物半導体層及び前記複数の電荷保存層間に各々介在された複数のトンネリング絶縁層と、
    前記複数の電荷保存層及び前記複数の制御ゲート電極間に各々介在された複数のブロッキング絶縁層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
13. 前記１つ以上の酸化物系化合物半導体層及び前記複数の補助ゲート電極間に介在された複数のゲート絶縁層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
14. 前記酸化物系化合物半導体層は、ＺｎＯを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
15. 請求項１に記載の不揮発性メモリ素子を用いたものであって、
    前記複数の電荷保存層のうち、選択された第１電荷保存層にデータを保存するプログラム段階と、
    前記複数の電荷保存層のうち、選択された第２電荷保存層のデータ状態を判読する読出し段階を含み、
    前記プログラム段階及び前記読出し段階で、前記複数の補助ゲート電極に第１パス電圧を印加することを特徴とする不揮発性メモリ素子の動作方法。
16. 前記プログラム段階で、前記複数の制御ゲート電極のうち、前記第１電荷保存層上に位置した第１制御ゲート電極にプログラム電圧を印加し、残りの制御ゲート電極に第２パス電圧を印加することを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
17. 前記読出し段階で、前記複数の制御ゲート電極のうち、前記第２電荷保存層上に位置した第２制御ゲート電極に読出し電圧を印加し、残りの制御ゲート電極に第２パス電圧を印加することを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
18. 前記複数の電荷保存層に保存されたデータを一時に取り消す消去段階をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
19. 前記複数の電荷保存層を複数のブロックに区分し、前記複数のブロックのうち、選択された第１ブロックのデータを一時に取り消す消去段階をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
20. 前記第１ブロックの消去と同時に、前記複数のブロックのうち、選択された第２ブロックに対して前記プログラム段階または前記読出し段階を行うことを特徴とする請求項１９に記載の不揮発性メモリ素子の動作方法。
21. １つ以上の酸化物系化合物半導体層を提供する段階と、
    前記酸化物系化合物半導体層と絶縁された複数の補助ゲート電極を形成する段階と、
    前記複数の補助ゲート電極の隣接した両者間に前記複数の補助ゲート電極と異なる高さに各々配され、前記１つ以上の酸化物系化合物半導体層と絶縁された複数の制御ゲート電極を形成する段階と、
    前記酸化物系化合物半導体層及び前記複数の制御ゲート電極間に複数の電荷保存層を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
22. 前記１つ以上の酸化物系化合物半導体層を提供する段階は、複数の酸化物系化合物半導体層をストリング状に各々配するように提供することを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
23. 前記複数の補助ゲート電極を形成する前に、前記複数の酸化物系化合物半導体層間に素子分離膜を形成する段階をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
24. 前記複数の酸化物系化合物半導体層は、基板電極上に形成することを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
25. 前記複数の酸化物系化合物半導体層は、複数の基板電極上に複数のブロックで形成することを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
26. 前記複数の制御ゲート電極は、前記１つ以上の酸化物系化合物半導体層の上面に形成し、
    前記複数の補助ゲート電極は、前記１つ以上の酸化物系化合物半導体層の内部にリセスされるように形成することを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
27. 前記複数の制御ゲート電極は、前記１つ以上の酸化物系化合物半導体層の内部にリセスされるように形成し、
    前記複数の補助ゲート電極は、前記１つ以上の酸化物系化合物半導体層の上面に形成することを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
28. 前記複数の補助ゲート電極を取り囲む前記１つ以上の酸化物系化合物半導体層の表面に限定された第１チャンネル領域を形成する段階と、
    前記複数の制御ゲート電極下の前記１つ以上の酸化物系化合物半導体層の表面に限定された第２チャンネル領域を形成する段階と、をさらに含み、
    前記第１チャンネル領域及び前記第２チャンネル領域は直接連結されたことを特徴とする請求項２６に記載の不揮発性メモリ素子の製造方法。
29. 前記複数の補助ゲート電極上の複数のキャッピング絶縁層をさらに備えることを特徴とする請求項２６に記載の不揮発性メモリ素子の製造方法。
30. 前記複数の補助ゲート電極上の複数のキャッピング絶縁層をさらに備えることを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
31. 前記複数の補助ゲート電極を取り囲む前記１つ以上の酸化物系化合物半導体層の表面に限定された第１チャンネル領域を形成する段階と、
    前記複数の制御ゲート電極下の前記１つ以上の酸化物系化合物半導体層の表面に限定された第２チャンネル領域を形成する段階と、をさらに含み、
    前記第１チャンネル領域及び前記第２チャンネル領域は、直接連結されたことを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
32. 前記１つ以上の酸化物系化合物半導体層及び前記複数の電荷保存層間に各々介在された複数のトンネリング絶縁層を形成する段階と、
    前記複数の電荷保存層及び前記複数の制御ゲート電極間に各々介在された複数のブロッキング絶縁層を形成する段階と、をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
33. 前記１つ以上の酸化物系化合物半導体層及び前記複数の補助ゲート電極間に介在された複数のゲート絶縁層を形成する段階をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
34. 前記酸化物系化合物半導体層はＺｎＯを含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。