JP2008182063A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】コンタクトライナー膜を有し、ゲート絶縁膜に水素を効果的に供給することが可能な構造を有するＰＭＩＳトランジスタを備える半導体装置を提供する。
【解決手段】活性領域１００上に形成されたＰ型ＭＩＳトランジスタを有する半導体装置は、ゲート絶縁１０２膜と、ゲート電極１０３と、側壁絶縁膜１１２と、ソースドレイン領域１０７と、ゲート電極１０３及び側壁絶縁膜１１２を覆うように形成されたコンタクトライナー膜１０９と、層間絶縁膜１１０と、コンタクトプラグ１１１とを備える、コンタクトライナー膜１０９は、側壁絶縁膜１１２の側面と活性領域１００の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリット１０９Ａを有している。
【選択図】図１

Description

本発明は、水素シンター時において、ゲート絶縁膜に水素を効果的に供給することが可能な電界効果型トランジスタ及びその製造方法に関するものである。

半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型（Metal Insulator Semiconductor）トランジスタを搭載することも可能となっている。このようなチップを実現するためには、数十ナノメートルオーダーの加工精度が要求されるリソグラフィ、エッチング等の超微細加工技術の進展だけでなく、加工寸法又は合わせずれのマージンを向上させる技術開発も強く求められている。

加工寸法又は合わせずれのマージンを向上させる技術の一つとして、コンタクトプラグ形成工程におけるＳＡＣ（Self Aligned Contact hole）技術が有効な技術として多く用いられている。これは、ゲート電極全体をシリコン窒化膜で覆い、コンタクト層間膜の構成材料であるシリコン酸化膜との間に高いエッチング選択比を持たせることでマージンの向上を行う技術である。

図１０は、ＳＡＣ技術を用いて形成されたトランジスタを含む従来の半導体装置の断面構造を示している。

図１０に示すように、半導体基板５０１上には、ゲート絶縁膜５０２を介して、上層にシリサイド層５０７を有するゲート電極５０３が形成されている。半導体基板５０１におけるゲート電極５０３の両側方の領域には、接合深さが浅いｐ型ソースドレイン領域５０４が形成されている。シリサイド層５０７、ゲート電極５０３及びゲート絶縁膜５０２の側面には、サイドウォール５０５が形成されている。半導体基板５０１におけるサイドウォール５０５の外側方の領域には、上層にシリサイド層５０７を有する接合深さが深いｐ型ソースドレイン領域５０６が形成されている。半導体基板５０１の全面上には、ゲート電極５０３及びサイドウォール５０５を覆うように、シリコン窒化膜からなるコンタクトライナー膜５０８が形成されている。コンタクトライナー膜５０８の上には、シリコン酸化膜からなる層間絶縁膜５０９が形成されており、層間絶縁膜５０９及びコンタクトライナー膜５０８には、該層間絶縁膜５０９及びコンタクトライナー膜５０８を貫通し、下端がシリサイド層５０７に到達するコンタクトプラグ５１０が形成されている。

以上の構造を採用することにより、コンタクトプラグ５１０を形成する際のエッチングマージンを向上させることが可能となる。すなわち、コンタクトプラグ５１０を形成するためのコンタクトホールを形成する際、コンタクトライナー膜５０８をエッチングストッパー膜に用いて、層間絶縁膜５０９を構成するシリコン酸化膜をエッチングする工程と、その後、コンタクトライナー膜５０８をエッチングする工程との２つの工程に分けることにより、シリコン酸化膜に対するエッチングが過剰に行われても、サイドウォール５０５又は半導体基板５０１へのエッチングを防止することが可能となる。

ところで、ゲート電極５０３の全体を覆うようにシリコン窒化膜からなるコンタクトライナー膜５０８を形成するＳＡＣ構造を採用すると、ゲート絶縁膜５０２のダメージを回復させる水素シンター工程において、ゲート絶縁膜に水素を供給することが困難になり、トランジスタの信頼性、特にｐチャネルＭＩＳトランジスタのＮＢＴＩ（ Negative Bias Temperature Instability ）を劣化させるという問題が発生する。すなわち、コンタクトライナー膜５０８を構成するシリコン窒化膜は、水素を遮断する効果が非常に強いため、水素シンター時にゲート絶縁膜５０２に供給される水素は、コンタクトプラグ５１０を通過してゲート絶縁膜５０２に供給される水素のみとなる。このため、ゲート絶縁膜５０２に供給される水素の絶対量が非常に少なくなり、ゲート絶縁膜５０２のダメージを回復することが困難となり、ＰＭＩＳトランジスタのしきい値電圧が経時的に変動する。

これに対して、コンタクトライナー膜５０８にシリコン窒化膜を用いる場合であって、ゲート絶縁膜５０２のダメージを効果的に回復させる手法として、水素を多量に含んだシリコン窒化膜を用いてコンタクトライナー膜を形成した後に、熱アニールを加えることにより、シリコン窒化膜からゲート絶縁膜５０２に水素が供給され、ゲート絶縁膜５０２のダメージを回復するという手法が提案されている（例えば、特許文献１参照）。
特開２００５−７９２５５号公報

しかしながら、上記特許文献１の方法では、ゲート絶縁膜への水素の供給量は、コンタクトライナー膜に含まれる水素の量に制限される。トランジスタの微細化を進展させるためには、コンタクトライナー膜の膜厚も薄膜化させる必要があるため、微細なトランジスタに対しては、ゲート絶縁膜への水素の供給量が少なくなる。その結果、ゲート絶縁膜のダメージを回復させることが困難になるという問題がある。

前記に鑑み、本発明の目的は、コンタクトライナー膜を備えた半導体装置であって、ゲート絶縁膜に水素を効果的に供給することが可能な構造を有する半導体装置及びその製造方法を提供することである。

前記の目的を達成するために、本発明の一形態の半導体装置は、半導体基板における第１の活性領域上に形成された第１のＰ型ＭＩＳトランジスタを有する半導体装置であって、第１のＰ型ＭＩＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面に形成された第１の側壁絶縁膜と、第１の活性領域における第１の側壁絶縁膜の外側方に形成された第１のｐ型ソースドレイン領域と、第１の活性領域上に、第１のゲート電極及び第１の側壁絶縁膜を覆うように形成された第１のコンタクトライナー膜と、第１のコンタクトライナー膜の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜及び第１のコンタクトライナー膜を貫通し、第１のソースドレイン領域の上面上に到達するように形成された第１のコンタクトプラグとを備え、第１のコンタクトライナー膜は、第１の側壁絶縁膜の側面と第１の活性領域の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリットを有している。

本発明の一形態の半導体装置において、第１の側壁絶縁膜は、第１のゲート電極の側面及び第１の活性領域の上面に形成された断面形状がＬ字状の絶縁膜と、Ｌ字状の絶縁膜の内側表面に形成されたサイドウォールとからなる。

本発明の一形態の半導体装置において、第１のｐ型ソースドレイン領域上に形成された第１のシリサイド層をさらに備え、第１のコンタクトプラグは、第１のシリサイド層に到達するように形成されている。

本発明の一形態の半導体装置において、半導体基板における第１の活性領域とは異なる第２の活性領域に形成された第２のＰ型ＭＩＳトランジスタをさらに備え、第２のＰ型ＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面に形成された第２の側壁絶縁膜と、第２の活性領域における第２の側壁絶縁膜の外側方に形成された第２のｐ型ソースドレイン領域と、第２の活性領域上に、第２のゲート電極及び第２の側壁絶縁膜を覆うように形成された第２のコンタクトライナー膜と、第２のコンタクトライナー膜の上に形成された第２の層間絶縁膜と、第２の層間絶縁膜及び第２のコンタクトライナー膜を貫通し、第２のソースドレイン領域の上面上及び第２の側壁絶縁膜の側面に到達するように形成された第２のコンタクトプラグとを備え、第１のコンタクトプラグは、第１にソースドレイン領域の上面上のみに到達するように形成されており、第２のコンタクトライナー膜は、第２の側壁絶縁膜の側面と第２の活性領域の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリットを有していない。

本発明の一形態の半導体装置において、第２のｐ型ソースドレイン領域上に形成された第２のシリサイド層をさらに備え、第２のコンタクトプラグは、第２のシリサイド層に到達するように形成されている。

本発明の一形態の半導体装置において、第１のコンタクトライナー膜は、シリコン窒化膜からなる。

本発明の一形態の半導体装置において、第１のコンタクトライナー膜は、水素含有シリコン窒化膜からなる。

本発明の一形態の半導体装置の製造方法は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、第１のゲート電極の側面に第１の側壁絶縁膜を形成する工程（ｃ）と、第１の活性領域における第１の側壁絶縁膜の外側方に第１のｐ型ソースドレイン領域を形成する工程（ｄ）と、第１の活性領域上に、第１のゲート電極及び第１の側壁絶縁膜を覆うように、第１のコンタクトライナー膜を形成する工程（ｅ）と、第１のコンタクトライナー膜に、第１の側壁絶縁膜の側面と第１の活性領域の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリットを形成する工程（ｆ）と、工程（ｆ）の後に、第１のコンタクトライナー膜の上に第１の層間絶縁膜を形成する工程（ｇ）と、第１の層間絶縁膜及び第１のコンタクトライナー膜を貫通し、第１のソースドレイン領域の上面上に到達するように第１のコンタクトプラグを形成する工程（ｈ）と、工程（ｈ）の後に、半導体基板に対して水素雰囲気中で熱アニールを行う工程（ｉ）とを備える。

本発明の一形態の半導体装置の製造方法において、工程（ｄ）の後で工程（ｅ）の前に、第１のｐ型ソースドレイン領域上に第１のシリサイド層を形成する工程（ｊ）をさらに備え、工程（ｈ）では、第１のシリサイド層に到達するように第１のコンタクトプラグを形成する。

本発明の一形態の半導体装置の製造方法において、工程（ａ）は、半導体基板における第１の活性領域とは異なる第２の活性領域に第２のゲート絶縁膜を形成する工程を含み、工程（ｂ）は、第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、工程（ｃ）は、第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程を含み、工程（ｄ）は、第２の活性領域における第２の側壁絶縁膜の外側方に第２のｐ型ソースドレイン領域を形成する工程を含み、工程（ｅ）は、第２の活性領域上に、第２のゲート電極及び第２の側壁絶縁膜を覆うように第２のコンタクトライナー膜を形成する工程を含み、工程（ｇ）は、第２のコンタクトライナー膜の上に第２の層間絶縁膜を形成する工程を含み、工程（ｈ）は、第１のソースドレイン領域の上面上にのみ到達する第１のコンタクトプラグを形成すると共に、第２の層間絶縁膜及び第２のコンタクトライナー膜を貫通し、第２のソースドレイン領域の上面上及び第２の側壁絶縁膜の側面上に到達するように第２のコンタクトプラグを形成する工程（ｈ）を含み、第２のコンタクトライナー膜には、第２の側壁絶縁膜の側面と第２の活性領域の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリットを形成しない。

本発明の一形態の半導体装置の製造方法において、工程（ｅ）は、シリコン窒化膜からなる第１のコンタクトライナー膜を形成する工程である。

本発明の一形態の半導体装置の製造方法において、工程（ｅ）は、水素含有シリコン窒化膜からなる第２のコンタクトライナー膜を形成する工程である。

本発明の一形態の半導体装置の製造方法において、工程（ｆ）では、第１のコンタクトライナー膜に対して紫外線照射することにより、第１のコンタクトライナー膜にスリットを形成する。

本発明によると、コンタクトライナー膜にシリコン窒化膜を用いた場合においても、ゲート絶縁膜へ十分な水素の供給を可能とし、ゲート絶縁膜のダメージを効果的に回復させることが可能となる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の構造について図面を参照しながら説明する。

図１は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。

図１に示すように、例えばシリコンからなる半導体基板１０１には、図示しない素子分離領域によって囲まれ、ｎウェル（図示せず）が形成された活性領域１００が形成されており、該活性領域１００上には、膜厚約２ｎｍのゲート絶縁膜１０２を介して、上層に例えばＮｉＳｉからなる膜厚約２０ｎｍのシリサイド層１０８を有する膜厚約１２０ｎｍのゲート電極１０３が形成されている。なお、ゲート電極１０３のゲート長は約５０ｎｍとしている。活性領域１００におけるゲート電極１０３の両側方の領域には、ボロンやインジウムなどのｐ型不純物が注入された接合深さが浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）１０４が形成されている。

また、シリサイド層１０８、ゲート電極１０３及びゲート絶縁膜１０２の側面並びに活性領域１００上には、例えばＳｉＯ_２ からなる膜厚約２０ｎｍの断面形状がＬ字状の絶縁膜（Ｌ字状サイドウォール）１０５が形成されており、該Ｌ字状の絶縁膜１０５の内側表面上には、例えばＳｉ_３Ｎ_４からなる底部の幅約５０ｎｍのサイドウォール１０６が形成されている。Ｌ字状の絶縁膜１０５及びサイドウォール１０６によってサイドウォールスペーサ１１２（第１の側壁絶縁膜）が構成されている。なお、サイドウォール１０６は、例えばＳｉＯ_２とＳｉ_３Ｎ_４からなる積層膜で構成してもよい。また、活性領域１００におけるサイドウォールスペーサ１１２の外側方の領域には、上層に膜厚約２０ｎｍのシリサイド層１０８を有し、ボロンやインジウムなどのｐ型不純物が注入され、接合深さがｐ型ソースドレイン領域１０４よりも深いｐ型ソースドレイン領域１０７が形成されている。

また、半導体基板１０１上には、ゲート電極１０３及びサイドウォールスペーサ１１２を覆うように、スリット１０９Ａを有する膜厚２５ｎｍのシリコン窒化膜からなるコンタクトライナー膜１０９が形成されている。ここで、スリット１０９Ａは、Ｌ字状の絶縁膜１０５及びサイドウォール１０６からなるサイドウォールスペーサ１１２の側面と活性領域１００の上面とが交わる角部近傍において、コンタクトライナー膜１０９の上面側から当該角部に向かって延びるように形成されている。

また、スリット１０９Ａの内部を含むコンタクトライナー膜１０９上には、例えばＴＥＯＳ（tetraethylorthosilicate）膜に代表されるシリコン酸化膜からなり、表面が平坦化された膜厚約５００ｎｍの層間絶縁膜１１０が形成されている。層間絶縁膜１１０及びコンタクトライナー膜１０９には、これらの膜を貫通し、下端がｐ型ソースドレイン領域１０７上のシリサイド層１０８に到達するコンタクトプラグ１１１が形成されている。

以下に、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。

図２（ａ）〜（ｃ）並びに図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。

まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１０１における、例えばＳＴＩ（shallow trench isolation）法等を用いて選択的に形成した素子分離領域（図示せず）によって囲まれた領域に、イオン注入法により、ｎウェル（図示せず）を形成することによって活性領域１００を形成する。続いて、活性領域１００上に、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍのゲート絶縁膜形成膜を形成した後に、例えばポリシリコンからなる膜厚約１２０ｎｍのゲート電極形成膜を形成する。続いて、リソグラフィ及びドライエッチング技術を用いて、ゲート絶縁膜形成膜よりなるゲート絶縁膜１０２及びゲート電極形成膜よりなるゲート電極１０３を形成する。なお、ゲート電極１０３のゲート長は約５０ｎｍとしている。

続いて、ゲート電極１０３をマスクにして活性領域１００に対して、例えば注入エネルギーが１ｋｅＶであって且つ注入ドーズ量が１×１０^１４ｉｏｎｓ／ｃｍ^２である条件下で、ｐ型不純物であるボロンのイオン注入を行うことにより接合深さが浅いｐ型ソースドレイン領域１０４を形成する。

続いて、ゲート電極１０３を覆うように、半導体基板１０１上の全面に例えばＳｉＯ_２ からなる膜厚約２０ｎｍの第１の絶縁膜及び例えばＳｉ_３Ｎ_４からなる膜厚約５０ｎｍの第２の絶縁膜を順次形成した後、第２の絶縁膜及び第１の絶縁膜を順次エッチバックすることにより、ゲート絶縁膜１０２及びゲート電極１０３の側面上には、第１の絶縁膜からなる断面形状がＬ字状の絶縁膜１０５と、該Ｌ字状の絶縁膜１０５の内側表面を覆うように形成された第２の絶縁膜からなるサイドウォール１０６が形成される。このように、Ｌ字状の絶縁膜１０５及びサイドウォール１０６によってサイドウォールスペーサ１１２が構成されている。なお、サイドウォール１０６は、例えばＳｉＯ_２とＳｉ_３Ｎ_４からなる積層膜で構成してもよい。

続いて、ゲート電極１０３及びサイドウォールスペーサ１１２をマスクに用いて、活性領域１００におけるサイドウォールスペーサ１１２の外側方の領域に、例えば注入エネルギーが３ｋｅＶであって且つ注入ドーズ量が１×１０^１５ｉｏｎｓ／ｃｍ^２である条件下で、ｐ型不純物であるボロンのイオン注入を行うことにより、接合深さがｐ型ソースドレイン領域１０４よりも深いｐ型ソースドレイン領域１０７を形成する。

続いて、半導体基板１０１上の全面に、例えばコバルト又はニッケル等の金属膜を２０ｎｍ程度堆積した後に、熱処理を加えてシリコンと金属膜の金属とを反応させることにより、サイドウォールスペーサ１１２の外側のｐ型ソースドレイン領域１０７の表面に例えばＮｉＳｉからなるシリサイド層１０８を形成すると共に、ゲート電極１０３の上層にもシリサイド層１０８を形成する。

次に、図２（ｂ）に示すように、プラズマＣＶＤ（chemical vapor deposition）法を用いて、半導体基板１０１上の全面に、ゲート電極１０３及びサイドウォールスペーサ１１２を覆うように、膜厚３０ｎｍでシリコン窒化膜からなるコンタクトライナー膜１０９を堆積する。

次に、図２（ｃ）に示すように、コンタクトライナー膜１０９に対して上面側から、波長が２００ｎｍ以上で且つ４００ｎｍ以下の光源を用いて紫外線照射１２０を行うことにより、コンタクトライナー膜１０９を収縮させて、スリット１０９Ａを形成する。具体的には、当該構造を備えたウェハを４５０℃のステージ上に置いて、窒素ガス雰囲気中にて、波長が２００ｎｍの光源を用いた紫外線照射１２０を１５分間行った。これにより、コンタクトライナー膜１０９の膜厚は２５ｎｍにまで収縮し、スリット１０９Ａが形成された。ここで、スリット１０９Ａは、Ｌ字状の絶縁膜１０５及びサイドウォール１０６からなるサイドウォールスペーサ１１２の側面と活性領域１００の上面とが交わる角部近傍において、コンタクトライナー膜１０９の上面側から当該角部に向かって延びるように形成される。

なお、図２（ｂ）の工程において、２５０℃以上であって且つ６００℃以下の堆積温度でコンタクトライナー膜１０９を堆積した後に、図２（ｃ）の紫外線照射を行うことなく室温に戻すことにより、コンタクトライナー膜１０９を収縮させて、スリット１０９Ａを形成することもできる。また、図２（ｃ）の紫外線照射の代わりに、熱アニールを行うことによってスリット１０９Ａを形成してもよい。

次に、図３（ａ）に示すように、スリット１０９Ａの内部を含むコンタクトライナー膜１０９の全面上に、ＴＥＯＳ膜に代表されるシリコン酸化膜を５００ｎｍ程度堆積した後、ＣＭＰ（chemical mechanical polishing）を用いて表面を平坦化することにより、３５０ｎｍ程度の膜厚を有する層間絶縁膜１１０を形成する。

続いて、層間絶縁膜１１０及びコンタクトライナー膜１０９に、リソグラフィ及びエッチング技術を用いて、該層間絶縁膜１１０及びコンタクトライナー膜１０９を貫通し、ｐ型ソースドレイン領域１０７上のシリサイド層１０８の表面を露出するコンタクトホールを形成する。具体的には、コンタクトライナー膜１０９をエッチングストッパー膜に用いて、層間絶縁膜１１０を構成するシリコン酸化膜をエッチングする工程と、その後、コンタクトライナー膜１０９をエッチングする工程との２つの工程に分けて行うことにより、サイドウォールスペーサ１１２又は半導体基板１０１へのエッチングを防止しながらコンタクトホールを形成することができる。その後、該コンタクトホールに、例えばタングステンなどの導電膜を埋め込むことにより、下端がシリサイド層１０８に到達するコンタクトプラグ１１１を形成する。

次に、図３（ｂ）に示すように、半導体基板１０１に対して水素雰囲気中で熱アニール（水素シンター）１２１を行う。水素シンター１２１は、水素と窒素との比率がＨ_２：Ｎ_２＝１：１である雰囲気中、温度４００℃の条件下で３０分間行う。

以上のように、本発明の第１の実施形態に係る半導体装置及びその製造方法によると、スリット１０９Ａを有するコンタクトライナー膜１０９が形成されていることにより、コンタクトプラグ１１１を形成した後にゲート絶縁膜１０２のダメージ回復のために行う水素シンター工程（図３（ｂ）参照）において、ゲート絶縁膜１０２へ供給する水素の拡散パスとして、コンタクトプラグ１１１を介してゲート絶縁膜１０２へ供給するパスに加えて、サイドウォールスペーサ１１２の側面の底部に形成されたスリット１０９Ａを介してゲート絶縁膜１０２へ供給するパスを通じて、ゲート絶縁膜１０２への水素の供給を効果的に行うことができる。このようにすると、コンタクトライナー膜１０９の膜厚によらず、ゲート絶縁膜１０２への水素の供給が可能となるため、コンタクトライナー膜１０９を薄膜化させる場合であっても、特にＰＭＩＳトランジスタのＮＢＴＩの劣化を防止し、ＰＭＩＳトランジスタの信頼性を向上させることが可能となる。

なお、本発明の第１の実施形態では、コンタクトライナー膜１０９が、膜厚２５ｎｍのシリコン窒化膜からなる場合を例としたが、この膜厚及び材料に限定されるものではなく、例えば水素含有シリコン窒化膜であっても良い。

本発明の第１の実施形態におけるＬ字状の絶縁膜１０５及びサイドウォール１０６からなるサイドウォールスペーサ１１２の代わりに、Ｌ字状の絶縁膜１０５が形成されていないサイドウォール１０６のみから構成されたサイドウォールスペーサを用いても良く、また、ゲート電極１０３とサイドウォールスペーサ１１２との間に断面形状がＩ字状の絶縁膜（オフセットスペーサ）を形成してもよい。

（第２の実施形態）
本発明の第２の実施形態は、上述した第１の実施形態の応用例であって、コンタクトライナー膜を有する半導体装置において、該コンタクトライナー膜を貫通して半導体基板のソースドレイン領域（ソースドレイン領域上のシリサイド層を含む）のみに到達するコンタクトプラグが形成される領域では、上述の第１の実施形態におけるスリットを有するコンタクトライナー膜を適用する一方で、該コンタクトライナー膜を貫通して半導体基板のソースドレイン領域（ソースドレイン領域上のシリサイド層を含む）のみならずサイドウォールスペーサの側面にも到達するコンタクトプラグが形成される領域では、上述の第１の実施形態におけるスリットを有するコンタクトライナー膜を適用しない、つまり、通常のコンタクトライナー膜を用いた構造の半導体装置及びその製造方法について説明するものである。

以下、本発明の第２の実施形態に係る半導体装置の構造について図面を参照しながら説明する。

図４には、本発明の第２の実施形態に係る半導体装置の構造を示す要部断面図である。なお、図４における半導体基板２０１上の第１の領域Ａ（例えばロジック部）及び第２の領域Ｂ（例えばメモリ部）に示した各ＰＭＩＳトランジスタの構成部分について、前述した図１に示したＰＭＩＳトランジスタの構成部分と対応する部分の説明は符号は異なるものの前述した第１の実施形態と同様であるため、以下では、その詳細な説明は簡略化して本実施形態に係る半導体装置の構造における特徴部分を中心に説明する。

図４に示す第１の領域Ａにおいて、半導体基板２０１には、図示しない素子分離領域によって囲まれ、ｎウェル（図示せず）が形成された第１の活性領域２００ａが形成されている。第１の活性領域２００ａ上には、第１のゲート絶縁膜２０２ａを介して、上層に第１のシリサイド層２０８ａを有する第１のゲート電極２０３ａが形成されている。第１の活性領域２００ａにおける第１のゲート電極２０３ａの両側方の領域には、接合深さが浅い第１の浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）２０４ａが形成されている。また、第１のシリサイド層２０８ａ、第１のゲート電極２０３ａ及び第１のゲート絶縁膜２０２ａの側面並びに第１の活性領域２００ａ上には、断面形状がＬ字状である第１のＬ字状絶縁膜２０５ａが形成されており、該第１のＬ字状絶縁膜２０５ａの内側表面上には、第１のサイドウォール２０６ａが形成されている。第１のＬ字状絶縁膜２０５ａ及び第１のサイドウォール２０６ａによって第１のサイドウォールスペーサ２１８ａ（第１の側壁絶縁膜）が構成されている。なお、第１のサイドウォール２０６ａは積層膜で構成してもよい。また、第１の活性領域２００ａにおける第１のサイドウォールスペーサ２１８ａの外側方の領域には、上層に第１のシリサイド層２０８ａを有する接合深さが第１の浅いｐ型ソースドレイン領域２０４ａよりも深い第１の深いｐ型ソースドレイン領域２０７ａが形成されている。

また、半導体基板２０１上には、第１のゲート電極２０３ａ及び第１のサイドウォールスペーサ２１８ａを覆うように、スリット２０９Ａを有するシリコン窒化膜からなる第１のコンタクトライナー膜２０９ａが形成されている。ここで、スリット２０９Ａは、第１のＬ字状絶縁膜２０５ａ及び第１のサイドウォール２０６ａからなる第１のサイドウォールスペーサ２１８ａの側面と第１の活性領域２００ａの上面とが交わる角部近傍において、第１のコンタクトライナー膜２０９ａの上面側から当該角部に向かって延びるように形成されている。ここで、第１のコンタクトライナー膜２０９ａは、２５ｎｍの膜厚を有している。

また、スリット２０９Ａの内部を含む第１のコンタクトライナー膜２０９ａ上には第１の層間絶縁膜２１０ａが形成されており、第１の層間絶縁膜２１０ａには、該第１の層間絶縁膜２１０ａ及び第１のコンタクトライナー膜２０９ａを貫通し、半導体基板２０１の上面（具体的には第１の深いｐ型ソースドレン領域２０７ａの上層の第１のシリサイド層２０８ａの上面）に到達する第１のコンタクトプラグ２１１ａが形成されている。

一方、図４に示す第２の領域Ｂにおいて、半導体基板２０１には、図示しない素子分離領域によって囲まれ、ｎウェル（図示せず）が形成された第２の活性領域２００ｂが形成されている。第２の活性領域２００ｂ上には、第２のゲート絶縁膜２０２ｂを介して、上層に第２のシリサイド層２０８ｂを有する第２のゲート電極２０３ｂが形成されている。第２の活性領域２００ｂにおける第２のゲート電極２０３ｂの両側方の領域には、接合深さが浅い第２の浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）２０４ｂが形成されている。また、第２のシリサイド層２０８ｂ、第２のゲート電極２０３ｂ及び第２のゲート絶縁膜２０２ｂの側面並びに第２の活性領域２００ｂ上には、断面形状がＬ字状である第２のＬ字状絶縁膜２０５ｂが形成されており、該第２のＬ字状絶縁膜２０５ｂの内側表面上には、第２のサイドウォール２０６ｂが形成されている。第２のＬ字状絶縁膜２０５ｂ及び第２のサイドウォール２０６ｂによって第２のサイドウォールスペーサ２１８ｂ（第２の側壁絶縁膜）が構成されている。なお、第２のサイドウォール２０６ａは積層膜で構成してもよい。また、第２の活性領域２００ｂにおける第２のサイドウォールスペーサ２１８ｂの外側方の領域には、第２のシリサイド層２０８ｂを有する接合深さが第２の浅いｐ型ソースドレイン領域２０４ｂよりも深い第２の深いｐ型ソースドレイン領域２０７ｂが形成されている。

また、半導体基板２０１上には、上述の第１のコンタクトライナー膜２０９ａと連続するように形成され、第２のゲート電極２０３ｂ及び第２のサイドウォールスペーサ２１８ｂを覆うように、シリコン窒化膜からなる第２のコンタクトライナー膜２０９ｂが形成されている。但し、第２のコンタクトライナー膜２０９ｂには、スリットは形成されていない。ここで、第２のコンタクトライナー膜２０９ｂは、３０ｎｍの膜厚を有している。

また、第２のコンタクトライナー膜２０９ｂ上には、上述した第２の層間絶縁膜２１０ａと一体的に連続して形成された第２の層間絶縁膜２１０ｂが形成されている。第２の層間絶縁膜２１０ｂには、該第２の層間絶縁膜２１０ｂ及び第２のコンタクトライナー膜２０９ｂを貫通し、半導体基板２０１の上面（具体的には第２の深いｐ型ソースドレン領域２０７ｂの上層の第２のシリサイド層２０８ｂの上面）のみならず第２のサイドウォールスペーサ２１８ｂの側面に到達する第２のコンタクトプラグ２１１ｂが形成されている。なお、図４では、第２のコンタクトプラグ２１１ｂが、半導体基板２０１の上面上及び第２のサイドウォールスペーサ２１８ｂの側面上に到達している場合について示しているが、第２のコンタクトプラグ２１１ｂがさらに第２のゲート電極２０３上にも到達しているＭＩＳダイオードの構成となる場合であってもよい。

以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。

−−第１の製造方法−−
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の第１の製造方法を工程順に示す要部断面図である。なお、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）における半導体基板２０１上の第１の領域Ａ（例えばロジック部）及び第２の領域Ｂ（例えばメモリ部）に示した各ＰＭＩＳトランジスタの構成部分の詳細な説明は、上述の本実施形態に係る半導体装置の構造の場合と同様に簡略化し、当該第１の製造方法における特徴部分を中心に説明する。

まず、図５（ａ）に示すように、半導体基板２０１における素子分離領域（図示せず）によって囲まれた領域に、イオン注入法により、ｎウェル（図示せず）を選択的に形成することにより、第１の領域Ａに第１の活性領域２００ａを形成すると共に、第２の領域Ｂに第２の活性領域２００ｂを形成する。続いて、第１の活性領域２００ａ上に第１のゲート絶縁膜２０２ａ及び第１のゲート電極２０３ａを形成すると共に、第２の活性領域２００ｂ上に第２のゲート絶縁膜２０２ｂ及び第２のゲート電極２０３ｂを形成する。続いて、第１のゲート電極２０３ａ及び第２のゲート電極２０３ｂをそれぞれマスクに用いて、第１の活性領域２００ａにおける第１のゲート電極２０３ａの両側方の領域に、接合深さが浅い第１の浅いｐ型ソースドレイン領域２０４ａを形成すると共に、第２の活性領域２００ｂにおける第２のゲート電極２０３ｂの両側方の領域に、接合深さが浅い第２の浅いｐ型ソースドレイン領域２０４ｂを形成する。

続いて、第１のゲート絶縁膜２０２ａ及び第１のゲート電極２０３ａの側面上に、断面形状がＬ字状である第１のＬ字状絶縁膜２０５ａを形成すると共に、第２のゲート絶縁膜２０２ｂ及び第２のゲート電極２０３ｂの側面上に、断面形状がＬ字状である第２のＬ字状絶縁膜２０５ｂを形成する。また、第１のＬ字状絶縁膜２０５ａ及び第２のＬ字状絶縁膜２０５ｂの形成と同時に、第１のＬ字状絶縁膜２０５ａの内側表面に第１のサイドウォール２０６ａを形成すると共に、第２のＬ字状絶縁膜２０５ｂの内側表面に第２のサイドウォール２０６ｂを形成する。このようにして、第１のＬ字状絶縁膜２０５ａ及び第１のサイドウォール２０６ａによって第１のサイドウォールスペーサ２１８ａが構成されると共に、第２のＬ字状絶縁膜２０５ｂ及び第２のサイドウォール２０６ｂによって第２のサイドウォールスペーサ２１８ｂが構成される。なお、第１及び第２のサイドウォール２０６ａ及び２０６ｂは積層膜で構成してもよい。

続いて、第１のゲート電極２０３ａ及び第１のサイドウォールスペーサ２１８ａをマスクに用いて、ｐ型不純物のイオン注入を行うことにより、第１の活性領域２００ａにおける第１のサイドウォールスペーサ２１８ａの外側方の領域に、接合深さが第１の浅いｐ型ソースドレイン領域２０４ａよりも深い第１の深いｐ型ソースドレイン領域２０７ａを形成する。また、第２のゲート電極２０３ｂ及び第２のサイドウォールスペーサ２１８ｂをマスクに用いて、ｐ型不純物のイオン注入を行うことにより、第２の活性領域２００ｂにおける第２のサイドウォールスペーサ２１８ｂの外側方の領域に、接合深さが第２の浅いｐ型ソースドレイン領域２０４ｂよりも深い第２の深いｐ型ソースドレイン領域２０７ｂを形成する。

続いて、半導体基板２０１上の全面に、例えばコバルト又はニッケル等の金属膜を堆積した後に熱処理を加えることにより、第１のサイドウォールスペーサ２１８ａの外側の第１の深いｐ型ソースドレイン領域２０７ａの上層及び第１のゲート電極２０３ａの上層に第１のシリサイド層２０８ａを形成すると共に、第２のサイドウォールスペーサ２１８ｂの外側の第２の深いｐ型ソースドレイン領域２０７ｂの上層及び第２のゲート電極２０３ｂの上層に、第２のシリサイド層２０８ｂを形成する。

次に、図５（ｂ）に示すように、プラズマＣＶＤ法を用いて、半導体基板２０１上の全面に、膜厚３０ｎｍでシリコン窒化膜からなるコンタクトライナー膜２０９ｃを堆積する。

次に、図５（ｃ）に示すように、第２の領域Ｂにおけるシリコン窒化膜を覆うレジストパターン２２０を形成した後に、該シリコン窒化膜の上側から、波長が２００ｎｍ〜４００ｎｍである光源を用いて紫外線照射２２１を行う。なお、具体的には、当該構造を備えたウェハを１５０℃のステージ上に置いて、窒素ガス雰囲気中にて、波長が２００ｎｍの光源を用いた紫外線照射２２１を６０分間行った。これにより、図５（ｃ）に示すように、同一半導体基板上において、第１の領域Ａでは、シリコン窒化膜を膜厚２５ｎｍまで収縮させてスリット２０９Ａを有する第１のコンタクトライナー膜２０９ａが形成されると共に、第２の領域Ｂでは、膜厚３０ｎｍのままでスリットを有さない第２のコンタクトライナー膜２０９ｂが形成される。

なお、図５（ｃ）の紫外線照射の代わりに、熱アニールを行うことによってスリット２０９Ａを形成してもよい。

次に、第２の領域Ｂにおけるレジストパターン２２０を除去することにより、図６（ａ）に示す構造が得られる。

次に、図６（ｂ）に示すように、半導体基板２０１の全面上に、スリット２０９Ａの内部を含む第１のコンタクトライナー膜２０９ａ及び第２のコンタクトライナー膜２０９ｂを覆うように、例えばシリコン酸化膜を堆積した後、ＣＭＰを用いて表面を平坦化することにより、第１の領域Ａに第１の層間絶縁膜２１０ａを形成すると共に、第２の領域Ｂに第２の層間絶縁膜２１０ｂを形成する。

続いて、リソグラフィ及びドライエッチング技術を用いて、第１の領域Ａにおける第１の層間絶縁膜２１０ａには、該第１の層間絶縁膜２１０ａ及び第１のコンタクトライナー膜２０９ａを貫通し、半導体基板２０１の第１の深いｐ型ソースドレイン領域２０７ａの上層における第１のシリサイド層２０８ａを露出させる第１のコンタクトホールを形成すると共に、第２の領域Ｂにおける第２の層間絶縁膜２１０ｂには、該第２の層間絶縁膜２１０ｂ及び第２のコンタクトライナー膜２０９ｂを貫通し、半導体基板２０１の第２の深いｐ型ソースドレイン領域２０７ｂの上層における第２のシリサイド層２０８ｂのみならず第２のサイドウォールスペーサ２１８ｂの側面を露出させる第２のコンタクトホールを形成する。なお、第１及び第２のコンタクトホールの形成は、上述の第１の実施形態と同様に、第１及び第２の層間絶縁膜２１０ａ及び２１０ｂを構成するシリコン酸化膜をエッチングする工程と、その後、第１及び第２のコンタクトライナー膜２０９ａ及び２０９ｂをエッチングする工程との２つの工程に分けて行うことが好ましい。

続いて、該１及び第２のコンタクトホールに例えばタングステンなどの導電膜を埋め込むことにより、第１の領域Ａには第１のシリサイド層２０８ａの上面に到達する第１のコンタクプラグ２１１ａを形成すると共に、第２の領域Ｂには第２のシリサイド層２０８ｂの上面のみならず第２のサイドウォールスペーサ２１８ｂの側面にも到達する第２のコンタクプラグ２１１ｂを形成する。なお、図６（ｂ）では、第２のコンタクトプラグ２１１ｂが、半導体基板２０１の上面上及び第２のサイドウォールスペーサ２１８ｂの側面上に到達している場合について示しているが、第２のコンタクトプラグ２１１ｂがさらに第２のゲート電極２０３上にも到達しているＭＩＳダイオードの構成となるように、当該工程を行うようにすることもできる。

次に、図６（ｃ）に示すように、半導体基板２０１に対して水素シンター２２２を行う。水素シンター２２２は、水素と窒素との比率がＨ_２：Ｎ_２＝１：１である雰囲気中、温度４００℃の条件下で３０分間行う。

−−第２の製造方法−−
図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）、及び図９（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の第２の製造方法を工程順に示す要部断面図である。なお、以下では、上述した第１の製造方法と共通する部分の説明は簡略化して説明する。

まず、図７（ａ）に示す工程では、上述した図５（ａ）を用いた説明と同様に行うことにより、図７（ａ）に示した構造を形成する。

次に、図７（ｂ）に示すように、ＡＬＤ（atomic layer deposition）法を用いて、半導体基板２０１の全面に、第１のゲート電極２０３ａ及び第１のサイドウォールスペーサ２１８ａ、並びに第２のゲート電極２０３ｂ及び第２のサイドウォールスペーサ２１８ｂを覆うように、膜厚２５ｎｍのシリコン窒化膜からなるコンタクトライナー膜２０９ｃを堆積する。なお、当該工程では、コンタクトライナー膜２０９ｃにはスリットは形成されない。

次に、図７（ｃ）に示すように、第２の領域Ｂにおいて、コンタクトライナー膜２０９ｃ上にレジストパターン２３０を形成した後に、該レジストパターン２３０をマスクに用いたエッチング２３１により、第１の領域Ａにおけるコンタクトライナー膜２０９を除去する。これにより、第２の領域Ｂには、スリットを有さない第２のコンタクトライナー膜２０９ｂが形成される。

次に、図８（ａ）に示すように、レジストパターン２３０を除去した後に、プラズマＣＶＤ法を用いて、２５０℃以上であって且つ６００℃以下の堆積温度にて、半導体基板２０１の全面に、第１のゲート電極２０３ａ及び第１のサイドウォールスペーサ２１８ａ並びに第２のコンタクトライナー膜２０９ｂを覆うように、膜厚３０ｎｍのシリコン窒化膜を堆積した後に、室温の雰囲気に戻すことにより、第１の領域Ａ及び第２の領域にはスリット２０９Ａを有する第１のコンタクトライナー膜２０９ａが形成される。なお、ここでは、シリコン窒化膜を収縮させることで第１のコンタクトライナー膜２０９ａを形成する場合について説明したが、プラズマ窒化膜の堆積時にスリット２０９Ａが形成されるようにすることもできる。

次に、図８（ｂ）に示すように、第１の領域Ａにおいて、第１のコンタクトライナー膜２０９ａ上にレジストパターン２３２を形成した後に、該レジストパターン２３２をマスクに用いたエッチング２３３により、第１のコンタクトライナー膜２０９ａにおける第２の領域Ｂに存在している部分を除去する。

次に、図８（ｃ）に示すように、レジストパターン２３２を除去することにより、図８（ｂ）に示す構造を形成する。すなわち、同図に示すように、同一半導体基板上において、第１の領域Ａでは、シリコン窒化膜を膜厚２５ｎｍまで収縮させてスリット２０９Ａを有する第１のコンタクトライナー膜２０９ａが形成されると共に、第２の領域Ｂでは、膜厚２５ｎｍのままでスリットを有さない第２のコンタクトライナー膜２０９ｂが形成される。

次に、図９（ａ）に示すように、半導体基板２０１の全面上に、スリット２０９Ａの内部を含む第１のコンタクトライナー膜２０９ａ及び第２のコンタクトライナー膜２０９ｂを覆うように、例えばシリコン酸化膜を堆積した後、ＣＭＰを用いて表面を平坦化することにより、第１の領域Ａに第１の層間絶縁膜２１０ａを形成すると共に、第２の領域Ｂに第２の層間絶縁膜２１０ｂを形成する。

次に、図９（ｂ）に示すように、リソグラフィ及びドライエッチング技術を用いて、第１の領域Ａにおける第１の層間絶縁膜２１０ａには、該第１の層間絶縁膜２１０ａ及び第１のコンタクトライナー膜２０９ａを貫通し、半導体基板２０１の第１の深いｐ型ソースドレイン領域２０７ａの上層における第１のシリサイド層２０８ａを露出させる第１のコンタクトホールを形成すると共に、第２の領域Ｂにおける第２の層間絶縁膜２１０ｂには、該第２の層間絶縁膜２１０ｂ及び第２のコンタクトライナー膜２０９ｂを貫通し、半導体基板２０１の第２の深いｐ型ソースドレイン領域２０７ｂの上層における第２のシリサイド層２０８ｂのみならず第２のサイドウォールスペーサ２１８ｂの側面を露出させる第２のコンタクトホールを形成する。なお、第１及び第２のコンタクトホールの形成は、上述の第１の実施形態と同様に、第１及び第２の層間絶縁膜２１０ａ及び２１０ｂを構成するシリコン酸化膜をエッチングする工程と、その後、第１及び第２のコンタクトライナー膜２０９ａ及び２０９ｂをエッチングする工程との２つの工程に分けて行うことが好ましい。

続いて、該１及び第２のコンタクトホールに例えばタングステンなどの導電膜を埋め込むことにより、第１の領域Ａには第１のシリサイド層２０８ａの上面に到達する第１のコンタクプラグ２１１ａを形成すると共に、第２の領域Ｂには第２のシリサイド層２０８ｂの上面のみならず第２のサイドウォールスペーサ２１８ｂの側面にも到達する第２のコンタクプラグ２１１ｂを形成する。なお、図９（ｂ）では、第２のコンタクトプラグ２１１ｂが、半導体基板２０１の上面上及び第２のサイドウォールスペーサ２１８ｂの側面上に到達している場合について示しているが、第２のコンタクトプラグ２１１ｂがさらに第２のゲート電極２０３上にも到達しているＭＩＳダイオードの構成となるように、当該工程を行うようにすることもできる。

次に、図９（ｃ）に示すように、半導体基板２０１に対して水素シンター２３４を行う。水素シンター２３４は、水素と窒素との比率がＨ_２：Ｎ_２＝１：１である雰囲気中、温度４００℃の条件下で３０分間行う。

以上のように、本発明の第２の実施形態に係る半導体装置及びその第１及び第２の製造方法によると、第１の領域Ａでは、スリット２０９Ａを有する第１のコンタクトライナー膜２０９ａが形成されていることにより、第１のコンタクトプラグ２１１ａ及び第２のコンタクトプラグ２１１ｂを形成した後に第１のゲート絶縁膜２０２ａ及び第２のゲート絶縁膜２０２ｂのダメージ回復のために行う水素シンター工程（図６（ｃ）及び図９（ｃ）参照）において、第１のゲート絶縁膜２０２ａへ供給する水素の拡散パスとしては、第１のコンタクトプラグ２１１ａを介して第１のゲート絶縁膜２０２ａへ供給するパスに加えて、スリット２０９Ａを介してゲート絶縁膜２０２ａへ供給するパスを通じて、第１のゲート絶縁膜２０２ａへの水素の供給を効果的に行うことができる。このようにすると、第１のコンタクトライナー膜２０９ａの膜厚によらず、第１のゲート絶縁膜２０２ａへの水素の供給が可能となるため、第１のコンタクトライナー膜２０９ａ及び第２のコンタクトライナー膜２０９ｂを薄膜化させる場合であっても、特にＰＭＩＳトランジスタのＮＢＴＩの劣化を防止し、第１の領域ＡにおけるＰＭＩＳトランジスタの信頼性を向上させることが可能となる。

一方、第２の領域Ｂでは、第２のコンタクトライナー膜２０９ｂにはスリットを設けないことにより、第２のコンタクトプラグ２１１ｂを形成する際のエッチング耐性が向上し、コンタクト起因のリーク電流の増大を抑制することが可能となると共に、水素シンター工程（図６（ｃ）及び図９（ｃ）参照）において、第２のシリサイド層２０８ｂのみならず第２のサイドウォールスペーサ２１８ｂの側面に到達する第２のコンタクトプラグ２１１ｂが第２のゲート絶縁膜２０２ｂへの水素の供給パスとなり、第１の領域Ａにおけるスリット２０９Ａを介するパスと同等となるため、第２のゲート絶縁膜２０２ｂは第１のゲート絶縁膜２０２ａと同様のダメージ回復が可能である。

このように、ロジックトランジスタが形成される領域に代表される領域（第１の領域Ａ）のように、第１のシリサイド領域２０８ａ上に第１のコンタクトプラグ２１１ａを形成する場合には、ＰＭＩＳトランジスタの信頼性を向上させるために、スリット２０９Ａを有する第１のコンタクトライナー膜２０９ａを形成する一方で、メモリ部が形成される領域に代表される領域（第２の領域Ｂ）のように、第２のサイドウォールスペーサー２１８ｂ上にも第２のコンタクトプラグ２１１ｂを形成する場合には、第２のコンタクトプラグ２１１ｂが半導体基板２０１中に突き抜け、リーク電流が増大するのを防止するために、スリット無しの第２のコンタクトライナー膜２０９ｂを形成する。

以上のように、コンタクトプラグの形状及び形成位置に応じて、コンタクトライナー膜の形状を変化させた構造を採用することにより、トランジスタの信頼性の向上が要求される領域とリーク電流抑制が要求される領域とを１チップ上に形成することが可能となる。

さらに、本発明の第２の実施形態に係る半導体装置の第２の製造方法では、第１の製造方法とは異なり、第１のコンタクトライナー膜２０９ａ及び第２のコンタクトライナー膜２０９ｂを第１及び第２の領域Ａ及びＢに対して独立に形成することが可能となる。したがって、第１及び第２の領域Ａ及びＢの各々の領域に最適化された第１のコンタクトライナー膜２０９ａ及び第２のコンタクトライナー膜２０９ｂを形成することが可能となる。

なお、本発明の第２の実施形態における第１及び第２のコンタクトライナー膜２０９ａ及び２０９ｂは、前述した第１の実施形態と同様に、その膜厚及び材料に限定されるものではない。例えば、第１のコンタクトライナー膜２０９ａとして、水素含有シリコン窒化膜を用いて良い。

また、前述した第１の実施形態と同様に、第１及び第２のサイドウォールスペーサ２１８ａ及び２１８ｂを第１及び第２のサイドウォール２０６ａ及び２０６ｂのみで構成しても良く、また、第１及び第２のゲート電極２０３ａ及び２０３ｂと第１及び第２のサイドウォールスペーサ２１８ａ及び２１８ｂとの間に、断面形状がＩ字状の絶縁膜（オフセットスペーサ）を形成してもよい。

以上説明したように、本発明は、コンタクトライナー膜を用いた半導体装置において、ゲート絶縁膜のダメージの回復にとって有用である。

本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 本発明の第２の実施形態に係る半導体装置の構造を示す要部断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の第１の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の第１の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の第２の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の第２の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の第２の製造方法を工程順に示す要部断面図である。 従来の半導体装置の構造を示す要部断面図である。

符号の説明

１００ 活性領域
１０１ 半導体基板
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ 浅いｐ型ソースドレイン領域
１０５ Ｌ字状の絶縁膜
１０６ サイドウォール
１０７ 深いｐ型ソースドレイン領域
１０８ シリサイド層
１０９ コンタクトライナー膜
１０９Ａ スリット
１１０ 層間絶縁膜
１１１ コンタクトプラグ
１１２ サイドウォールスペーサ
２００ａ 第１の活性領域
２００ｂ 第２の活性領域
２０１ 半導体基板
２０２ａ 第１のゲート絶縁膜
２０２ｂ 第２のゲート絶縁膜
２０３ａ 第１のゲート電極
２０３ｂ 第２のゲート電極
２０４ａ 第１の浅いｐ型ソースドレイン領域
２０４ｂ 第２の浅いｐ型ソースドレイン領域
２０５ａ 第１のＬ字状絶縁膜
２０５ｂ 第２のＬ字状絶縁膜
２０６ａ 第１のサイドウォール
２０６ｂ 第２のサイドウォール
２０７ａ 第１の深いｐ型ソースドレイン領域
２０７ｂ 第２の深いｐ型ソースドレイン領域
２０８ａ 第１のシリサイド層
２０８ｂ 第２のシリサイド層
２０９ａ 第１のコンタクトライナー膜
２０９ｂ 第２のコンタクトライナー膜
２０９、２０９ｃ コンタクトライナー膜
２０９Ａ スリット
２１０ａ 第１の層間絶縁膜
２１１ａ 第１のコンタクトプラグ
２１１ｂ 第２のコンタクトプラグ
２１８ａ 第１のサイドウォールスペーサ
２１８ｂ 第２のサイドウォールスペーサ
２２０、２３０、２３２ レジストパターン
２２１ 紫外線照射
２２２、２３４ 水素シンター
２３１、２３３ エッチング

Claims (13)

1. 半導体基板における第１の活性領域上に形成された第１のＰ型ＭＩＳトランジスタを有する半導体装置であって、
   前記第１のＰ型ＭＩＳトランジスタは、
   前記第１の活性領域上に形成された第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
   前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、
   前記第１の活性領域における前記第１の側壁絶縁膜の外側方に形成された第１のｐ型ソースドレイン領域と、
   前記第１の活性領域上に、前記第１のゲート電極及び前記第１の側壁絶縁膜を覆うように形成された第１のコンタクトライナー膜と、
   前記第１のコンタクトライナー膜の上に形成された第１の層間絶縁膜と、
   前記第１の層間絶縁膜及び前記第１のコンタクトライナー膜を貫通し、前記第１のソースドレイン領域の上面上に到達するように形成された第１のコンタクトプラグとを備え、
   前記第１のコンタクトライナー膜は、前記第１の側壁絶縁膜の側面と前記第１の活性領域の上面とが交わる角部近傍において、上面側から前記角部に向かって延びるスリットを有している、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１の側壁絶縁膜は、
   前記第１のゲート電極の側面及び前記第１の活性領域の上面に形成された断面形状がＬ字状の絶縁膜と、前記Ｌ字状の絶縁膜の内側表面に形成されたサイドウォールとからなる、半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第１のｐ型ソースドレイン領域上に形成された第１のシリサイド層をさらに備え、
   前記第１のコンタクトプラグは、前記第１のシリサイド層に到達するように形成されている、半導体装置。
4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
   前記半導体基板における前記第１の活性領域とは異なる第２の活性領域に形成された第２のＰ型ＭＩＳトランジスタをさらに備え、
   前記第２のＰ型ＭＩＳトランジスタは、
   前記第２の活性領域上に形成された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
   前記第２のゲート電極の側面に形成された第２の側壁絶縁膜と、
   前記第２の活性領域における前記第２の側壁絶縁膜の外側方に形成された第２のｐ型ソースドレイン領域と、
   前記第２の活性領域上に、前記第２のゲート電極及び前記第２の側壁絶縁膜を覆うように形成された第２のコンタクトライナー膜と、
   前記第２のコンタクトライナー膜の上に形成された第２の層間絶縁膜と、
   前記第２の層間絶縁膜及び前記第２のコンタクトライナー膜を貫通し、前記第２のソースドレイン領域の上面上及び前記第２の側壁絶縁膜の側面に到達するように形成された第２のコンタクトプラグとを備え、
   前記第１のコンタクトプラグは、前記第１にソースドレイン領域の上面上のみに到達するように形成されており、
   前記第２のコンタクトライナー膜は、前記第２の側壁絶縁膜の側面と前記第２の活性領域の上面とが交わる角部近傍において、上面側から前記角部に向かって延びるスリットを有していない、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第２のｐ型ソースドレイン領域上に形成された第２のシリサイド層をさらに備え、
   前記第２のコンタクトプラグは、前記第２のシリサイド層に到達するように形成されている、半導体装置。
6. 請求項１〜５のうちのいずれか１項に記載の半導体装置において、
   前記第１のコンタクトライナー膜は、シリコン窒化膜からなる、半導体装置。
7. 請求項１〜６のうちのいずれか１項に記載の半導体装置において、
   前記第１のコンタクトライナー膜は、水素含有シリコン窒化膜からなる、半導体装置。
8. 半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
   前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、
   前記第１のゲート電極の側面に第１の側壁絶縁膜を形成する工程（ｃ）と、
   前記第１の活性領域における前記第１の側壁絶縁膜の外側方に第１のｐ型ソースドレイン領域を形成する工程（ｄ）と、
   前記第１の活性領域上に、前記第１のゲート電極及び前記第１の側壁絶縁膜を覆うように、第１のコンタクトライナー膜を形成する工程（ｅ）と、
   前記第１のコンタクトライナー膜に、前記第１の側壁絶縁膜の側面と前記第１の活性領域の上面とが交わる角部近傍において、上面側から前記角部に向かって延びるスリットを形成する工程（ｆ）と、
   前記工程（ｆ）の後に、前記第１のコンタクトライナー膜の上に第１の層間絶縁膜を形成する工程（ｇ）と、
   前記第１の層間絶縁膜及び前記第１のコンタクトライナー膜を貫通し、前記第１のソースドレイン領域の上面上に到達するように第１のコンタクトプラグを形成する工程（ｈ）と、
   前記工程（ｈ）の後に、前記半導体基板に対して水素雰囲気中で熱アニールを行う工程（ｉ）とを備える、半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   前記工程（ｄ）の後で前記工程（ｅ）の前に、前記第１のｐ型ソースドレイン領域上に第１のシリサイド層を形成する工程（ｊ）をさらに備え、
   前記工程（ｈ）では、前記第１のシリサイド層に到達するように前記第１のコンタクトプラグを形成する、半導体装置の製造方法。
10. 請求項８又は９に記載の半導体装置の製造方法において、
    前記工程（ａ）は、前記半導体基板における前記第１の活性領域とは異なる第２の活性領域に第２のゲート絶縁膜を形成する工程を含み、
    前記工程（ｂ）は、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、
    前記工程（ｃ）は、前記第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程を含み、
    前記工程（ｄ）は、前記第２の活性領域における前記第２の側壁絶縁膜の外側方に第２のｐ型ソースドレイン領域を形成する工程を含み、
    前記工程（ｅ）は、前記第２の活性領域上に、前記第２のゲート電極及び前記第２の側壁絶縁膜を覆うように第２のコンタクトライナー膜を形成する工程を含み、
    前記工程（ｇ）は、前記第２のコンタクトライナー膜の上に第２の層間絶縁膜を形成する工程を含み、
    前記工程（ｈ）は、前記第１のソースドレイン領域の上面上にのみ到達する前記第１のコンタクトプラグを形成すると共に、前記第２の層間絶縁膜及び前記第２のコンタクトライナー膜を貫通し、前記第２のソースドレイン領域の上面上及び前記第２の側壁絶縁膜の側面上に到達するように第２のコンタクトプラグを形成する工程（ｈ）を含み、
    前記第２のコンタクトライナー膜には、前記第２の側壁絶縁膜の側面と前記第２の活性領域の上面とが交わる角部近傍において、上面側から前記角部に向かって延びるスリットを形成しない、半導体装置の製造方法。
11. 請求項８〜１０のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、シリコン窒化膜からなる前記第１のコンタクトライナー膜を形成する工程である、半導体装置の製造方法。
12. 請求項８〜１１のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、水素含有シリコン窒化膜からなる前記第２のコンタクトライナー膜を形成する工程である、半導体装置の製造方法。
13. 請求項８〜１２のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｆ）では、前記第１のコンタクトライナー膜に対して紫外線照射することにより、前記第１のコンタクトライナー膜に前記スリットを形成する、半導体装置の製造方法。

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