JP2008135567A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】膜厚に依存することなく、駆動力の変動を抑制することが可能な構造を持つストレッサー膜を備えた半導体装置を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタは、活性領域１００上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成されたゲート電極１０３と、ゲート絶縁膜１０２及びゲート電極１０３の側面に形成されたサイドウォールスペーサ１１２と、活性領域１００におけるサイドウォールスペーサ１１２の外側方に形成されたソースドレイン領域１０７と、活性領域１００上に、ゲート電極１０３及びサイドウォールスペーサ１１２を覆うように形成され、チャネル領域におけるゲート長方向に引張応力を印加するストレッサー膜１０９とを備える。ストレッサー膜１０９は、サイドウォールスペーサ１１２の側面と活性領域１００の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリット１００Ａを有している。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、チャネル方向に応力を印加するストレッサー膜の膜厚変動による駆動力変動を抑制することが可能な構造を持つストレッサー膜を備えた電界効果型トランジスタ及びその製造方法に関するものである。

半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上のトランジスタを搭載することも可能となっている。このようなチップを実現するためには、数十ナノメートルオーダーの加工精度が要求されるリソグラフィ、エッチング等の超微細加工技術の進展だけでなく、微細なトランジスタを形成した場合においても電流の絶対量を確保するために、トランジスタの高駆動力化も強く求められている。

トランジスタの駆動力を向上させる手法の一つとして、チャネル部への応力印加が近年注目を集めている。これは、基板であるシリコンに応力を加えることで、そのバンド構造を変化させ、キャリア移動度を向上させる手法である。従来からの研究により、ｎチャネルＭＩＳ（Metal Insulator Semiconductor）トランジスタ（ＮＭＩＳ）の移動度を向上させるには、チャネル部に引張応力を加えることが有効であることが分かっている。一方、ｐチャネルＭＩＳトランジスタ（ＰＭＩＳ）に対しては、チャネル部に圧縮応力を加えることが有効である。

チャネル部に応力を印加する手法として、ストレッサー膜を用いた方法が提案されている（例えば、特許文献１参照）。

図１３は、チャネル方向に応力を印加するストレッサー膜を備えた従来のＮＭＩＳトランジスタの断面構造を示している。

図１３に示すように、半導体基板１１上には、ゲート絶縁膜１２を介して、上層にシリサイド層１７を有するゲート電極１３が形成されている。半導体基板１１におけるゲート電極１３の両側方の領域には、接合深さが浅いｎ型ソースドレイン領域１４が形成されている。シリサイド層１７、ゲート電極１３及びゲート絶縁膜１２の側面には、サイドウォール１５が形成されている。半導体基板１１におけるサイドウォール１５の外側方の領域には、上層にシリサイド層１７を有する接合深さが深いｎ型ソースドレイン領域１６が形成されている。半導体基板１１の全面上には、ゲート電極１３及びサイドウォール１５を覆うように、引張応力を有するシリコン窒化膜からなるストレッサー膜１８が形成されている。ストレッサー膜１８上には、層間絶縁膜１９が形成されている。

以上の構造を有する従来の半導体装置によると、引張応力を有するシリコン窒化膜からなるストレッサー膜１８を備えることにより、ＮＭＩＳトランジスタの駆動力が７％向上することが特許文献１に開示されている。

また、以下の非特許文献１によると、ＮＭＩＳトランジスタの駆動力はストレッサー膜の膜厚に依存することが分かっており、当該非特許文献１に報告された図１４に示すストレッサー膜厚とオン電流変化との関係図から明らかなように、窒化膜からなるストレッサー膜の膜厚を２０ｎｍから９０ｎｍへと厚膜化することにより、ＮＭＩＳトランジスタの駆動力が８％向上することが分かる。

以上の点から、ＮＭＩＳトランジスタの駆動力を向上させるためには、引張応力を有するシリコン窒化膜を用いてストレッサー膜を形成し、その膜厚を可能な限り厚くすることが有効であることが分かる。
特開２００３−６００７６号公報 M.D.Giles et al., Symp. on VLSI Tech., Digest of Tech. Papers pp.118-119 (2004) Giles et al., VLSI 2004（Fig.7(b)） Mistry et al., VLSI2004（Fig.7）

しかしながら、上記のストレッサー膜の膜厚を変動させると、ＮＭＩＳトランジスタの駆動力が変動することになり、特性バラツキが大きなトランジスタが形成されてしまうという問題があった。

すなわち、図１４に示すデータから明らかなように、ストレッサー膜の膜厚が１０ｎｍ変化すると、駆動力は１％以上も変化することが分かる。ＮＭＩＳトランジスタの構造設計において、例えばストレッサー膜の膜厚を４０ｎｍとし、その膜厚のバラツキを±１０％の範囲で許容する場合には、１％程度の駆動力の変動を許容することになるため、特性バラツキの大きなトランジスタができてしまうことになる。

前記に鑑み、本発明の目的は、膜厚に依存することなく、駆動力の変動を抑制することが可能な構造を持つストレッサー膜を備えた半導体装置及びその製造方法を提供することである。

前記の目的を達成するために、我々は種々の検討を重ねた結果、以下の知見を見出した。すなわち、これまでは、チャネル方向により大きな応力を印加して駆動能力を向上することや、エッチングによる突き抜けを防止して特性劣化を抑制すること等が考慮され、カバレッジに優れたより均一な膜厚を有するストレッサー膜を形成することが一般に求められていた。ところが、鋭意検討により、ストレッサー膜に対してスリットを設けることにより、膜厚に依存することなく、トランジスタの駆動力の変動を抑制できるという知見が見出されたのである。

本発明は、前記の知見に鑑みてなされたものであり、具体的に、本発明の一側面に係る半導体装置は、半導体基板における第１の活性領域上に形成された第１のＮ型ＭＩＳトランジスタを有する半導体装置であって、第１のＮ型ＭＩＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート絶縁膜及び第１のゲート電極の側面に形成された第１の側壁絶縁膜と、第１の活性領域における第１の側壁絶縁膜の外側方に形成された第１のソースドレイン領域と、第１の活性領域上に、第１のゲート電極及び第１の側壁絶縁膜を覆うように形成され、チャネル領域におけるゲート長方向に引張応力を印加する第１のストレッサー膜とを備え、第１のストレッサー膜は、第１の側壁絶縁膜の側面と第１の活性領域の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリットを有している。

本発明の一側面に係る半導体装置によると、スリットを有する第１のストレッサー膜を備えたことにより、第１のストレッサー膜の膜厚に依存することなく、該第１のストレッサー膜の膜厚にバラツキが生じてもトランジスタの駆動力を安定化させることが可能となる。

本発明の一側面に係る半導体装置において、第１の側壁絶縁膜における、第１の側壁絶縁膜の側面の底部と第１の活性領域の主面とのなす角度は、７５°以上であって且つ９０°以下である場合に、スリットを有する第１のストレッサー膜が確実に得られる。

本発明の一側面に係る半導体装置において、第１の側壁絶縁膜は、第１のゲート電極の側面及び第１の活性領域の上面に形成された断面形状がＬ字状の絶縁膜と、Ｌ字状の絶縁膜の内側表面に形成されたサイドウォールとからなり、Ｌ字状の絶縁膜における第１の活性領域の主面に並行に延びる部分の側面と第１の活性領域の主面とのなす角度は、９０°である場合に、スリットを有する第１のストレッサー膜が確実に得られる。

本発明の一側面に係る半導体装置において、ストレッサー膜の膜厚が、２５ｎｍ以上である場合に、第１のストレッサー膜の膜厚にバラツキが生じてもトランジスタの駆動力を確実に安定化させることができる。

本発明の一側面に係る半導体装置において、半導体基板における第１の活性領域とは異なる第２の活性領域に形成された第２のＮ型ＭＩＳトランジスタをさらに備え、第２のＮ型ＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート絶縁膜及び第２のゲート電極の側面に形成された第２の側壁絶縁膜と、第２の活性領域における第２の側壁絶縁膜の外側方に形成された第２のソースドレイン領域と、第２の活性領域上に、第２のゲート電極及び第２の側壁絶縁膜を覆うように形成され、チャネル領域におけるゲート長方向に引張応力を印加する第２のストレッサー膜とを備え、第２のストレッサー膜は、第２の側壁絶縁膜の側面と第２の活性領域の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリットを有していない。

このように、第１の活性領域ではスリットを有する第１のストレッサー膜を備え、第２の活性領域ではスリットを有さない第２のストレッサー膜を備える構造を採用することにより、後述するように例えば、第１の領域ではトランジスタの駆動力の安定性を図ることが可能になると共に、第２の領域ではリーク電流を抑制することが可能になる。

本発明の一側面に係る半導体装置において、第１のＮ型ＭＩＳトランジスタは、第１のストレッサー膜の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜を貫通し、第１のソースドレイン領域の上面上のみに到達するように形成された第１のコンタクトプラグとをさらに備え、第２のＮ型ＭＩＳトランジスタは、第２のストレッサー膜の上に形成された第２の層間絶縁膜と、第２の層間絶縁膜を貫通し、第２のソースドレイン領域の上面上のみならず第２の側壁絶縁膜の側面にも到達するように形成された第２のコンタクトプラグとをさらに備えていることが好ましい。

このように、第１の領域では、第１のソースドレイン領域の上面のみに到達する第１のコンタクトプラグが形成され、第２の領域では、第２のソースドレイン領域の上面のみならず第２の側壁絶縁膜の側面にも到達する第２のコンタクトプラグが形成される場合に、第１の領域に形成される第１のＮ型ＭＩＳトランジスタは、トランジスタの駆動力の安定性を図ることができ、第２の領域に形成される第２のＮ型ＭＩＳトランジスタは、第２のコンタクトプラグが半導体基板中に突き抜けることが防止されるため、リーク電流を抑制することができる。

本発明の一側面に係る半導体装置において、第２のストレッサー膜の引張応力は、第１のストレッサー膜の引張応力に比べて小さい。

本発明の一側面に係る半導体装置において、第１のストレッサー膜は、シリコン窒化膜であることが好ましい。

本発明の一側面に係る半導体装置において、第１のストレッサー膜は、水素含有シリコン窒化膜であることが好ましい。

本発明の一側面に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、第１のゲート絶縁膜及び第１のゲート電極の側面に第１の側壁絶縁膜を形成する工程（ｃ）と、第１の活性領域における第１の側壁絶縁膜の外側方に第１のソースドレイン領域を形成する工程（ｄ）と、第１の活性領域上に、第１のゲート電極及び第１の側壁絶縁膜を覆うように、チャネル領域におけるゲート長方向に引張応力を印加する第１のストレッサー膜を形成する工程（ｅ）と、第１のストレッサー膜に、第１の側壁絶縁膜の側面と第１の活性領域の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリットを形成する工程（ｆ）とを備える。

本発明の一側面に係る半導体装置の製造方法によると、スリットを有する第１のストレッサー膜を形成することにより、第１のストレッサー膜の膜厚に依存することなく、該第１のストレッサー膜の膜厚にバラツキが生じてもトランジスタの駆動力を安定化させることが可能となる。

本発明の一側面に係る半導体装置の製造方法において、工程（ｅ）は、２５０℃以上であって且つ６００℃以下の堆積温度にて、プラズマＣＶＤ法を用いて、第１のストレッサー膜を形成する工程であり、工程（ｆ）は、堆積温度を室温に戻すことにより、第１のストレッサー膜にスリットを形成する工程であることが好ましい。

このようにすると、スリットを有する第１のストレッサー膜を確実に得ることができる。

本発明の一側面に係る半導体装置の製造方法において、工程（ｆ）は、第１のストレッサー膜に対して波長が２００ｎｍ以上であって且つ４００ｎｍ以下の紫外線を照射することにより、第１のストレッサー膜にスリットを形成する工程である。

このようにすると、スリットを有する第１のストレッサー膜を確実に得ることができる。

本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、第１のゲート絶縁膜を形成すると共に、半導体基板における第１の活性領域とは異なる第２の活性領域に第２のゲート絶縁膜を形成する工程であり、工程（ｂ）は、第１のゲート電極を形成すると共に、第２のゲート絶縁膜上に第２のゲート電極を形成する工程であり、工程（ｃ）は、第１の側壁絶縁膜を形成すると共に、第２のゲート絶縁膜及び第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程であり、工程（ｄ）は、第１のソースドレイン領域を形成すると共に、第２の活性領域における第２の側壁絶縁膜の外側方に第２のソースドレイン領域を形成する工程であり、工程（ｅ）は、第１のストレッサー膜を形成すると共に、第２の活性領域上に、第２のゲート電極及び第２の側壁絶縁膜を覆うように、チャネル領域におけるゲート長方向に引張応力を印加する第２のストレッサー膜を形成する工程であり、工程（ｆ）は、第１のストレッサー膜にスリットを形成する一方で、第２のストレッサー膜には、第２の側壁絶縁膜の側面と第２の活性領域の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリットを形成しない工程であることが好ましい。

このように、第１の活性領域ではスリットを有する第１のストレッサー膜を形成し、第２の活性領域ではスリットを有さない第２のストレッサー膜を形成することにより、後述するように例えば、第１の領域ではトランジスタの駆動力の安定性を図ることが可能になると共に、第２の領域ではリーク電流を抑制することが可能になる。

本発明の一側面に係る半導体装置の製造方法において、工程（ｆ）の後に、第１のストレッサー膜の上に第１の層間絶縁膜を形成すると共に、第２のストレッサー膜の上に第２の層間絶縁膜を形成する工程と、第１の層間絶縁膜を貫通し、第１のソースドレイン領域の上面上のみに到達するように第１のコンタクトプラグを形成すると共に、第２の層間絶縁膜を貫通し、第２のソースドレイン領域の上面上のみならず第２の側壁絶縁膜の側面にも到達するように第２のコンタクトプラグを形成する工程とをさらに備えることが好ましい。

このように、第１の領域では、第１のソースドレイン領域の上面のみに到達する第１のコンタクトプラグを形成し、第２の領域では、第２のソースドレイン領域の上面のみならず第２の側壁絶縁膜の側面にも到達する第２のコンタクトプラグを形成する場合に、第１の領域に形成される第１のＮ型ＭＩＳトランジスタは、トランジスタの駆動力の安定性を図ることができ、第２の領域に形成される第２のＮ型ＭＩＳトランジスタは、第２のコンタクトプラグが半導体基板中に突き抜けることを防止してリーク電流を抑制することができる。

本発明の一側面に係る半導体装置の製造方法において、工程（ｅ）は、シリコン窒化膜からなる第１のストレッサー膜を形成する工程であることが好ましい。

本発明の一側面に係る半導体装置の製造方法において、工程（ｅ）は、水素含有シリコン窒化膜からなる第１のストレッサー膜を形成する工程であることが好ましい。

ストレッサー膜の膜厚にバラツキが生じてもトランジスタの駆動力を安定化させることができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の構造について図面を参照しながら説明する。

図１は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。

図１に示すように、例えばシリコンからなる半導体基板１０１には、図示しない素子分離領域によって囲まれ、ｐウェル（図示せず）が形成された活性領域１００が形成されており、該活性領域１００上には、膜厚約２ｎｍのゲート絶縁膜１０２を介して、上層に例えばＮｉＳｉからなる膜厚約２０ｎｍのシリサイド層１０８を有する膜厚約１２０ｎｍのゲート電極１０３が形成されている。なお、ゲート電極１０３のゲート長は約５０ｎｍとしている。活性領域１００におけるゲート電極１０３の両側方の領域には、ヒ素やリンなどのＮ型不純物が注入された接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０４が形成されている。

また、シリサイド層１０８、ゲート電極１０３及びゲート絶縁膜１０２の側面並びに活性領域１００上には、例えばＳｉＯ_２からなる膜厚約２０ｎｍの断面形状がＬ字状の絶縁膜１０５が形成されており、該Ｌ字状の絶縁膜１０５の内側表面上には、例えばＳｉ_３Ｎ_４からなる底部の幅約５０ｎｍのサイドウォール１０６が形成されている。Ｌ字状の絶縁膜１０５及びサイドウォール１０６によってサイドウォールスペーサ１１２（第１の側壁絶縁膜）が構成されている。なお、サイドウォール１０６は、例えばＳｉＯ_２とＳｉ_３Ｎ_４からなる積層膜で構成してもよい。また、活性領域１００におけるサイドウォールスペーサ１１２の外側方の領域には、上層に膜厚約２０ｎｍのシリサイド層１０８を有し、ヒ素やリンなどのＮ型不純物が注入された接合深さが深いｎ型ソースドレイン領域１０７が形成されている。

また、半導体基板１０１上には、ゲート電極１０３及びサイドウォールスペーサ１１２を覆うように、スリット１００Ａを有し、チャネル領域におけるゲート長方向に引張応力を与える応力絶縁膜であるシリコン窒化膜からなるストレッサー膜１０９が形成されている。ここで、スリット１００Ａは、Ｌ字状の絶縁膜１０５及びサイドウォール１０６からなるサイドウォールスペーサ１１２の側面と活性領域１００の上面とが交わる角部近傍において、ストレッサー膜１０９の上面側から当該角部に向かって延びるように形成されている。ここで、ストレッサー膜１０９は、スリット１００Ａの形成が可能な後述の膜厚範囲内の３０ｎｍの膜厚を有しており、１．７ＧＰａの引張応力を持つシリコン窒化膜から構成されている。また、スリット１００Ａの内部を含むストレッサー膜１０９上には、例えばＴＥＯＳ（tetraethylorthosilicate）膜に代表されるシリコン酸化膜からなり、表面が平坦化された膜厚約５００ｎｍの層間絶縁膜１１０が形成されている。

ここで、図２は、ストレッサー膜１０９の膜厚を種々変化させた構成において、ストレッサー膜厚とオン電流変化との関係を評価したグラフである。

図２に示すように、ストレッサー膜１０９の膜厚を厚膜化していくと、スリット１００Ａが形成されない（スリット無し）膜厚の範囲である２５ｎｍ未満の比較的薄い膜厚の範囲では、ストレッサー膜１０９の膜厚に比例してオン電流が増大することが分かる。しかしながら、スリット１００Ａが形成される（スリット有り）膜厚の範囲である２５ｎｍ以上の比較的厚い膜厚の範囲では、ストレッサー膜１０９の膜厚とは無関係にオン電流がほぼ一定であることが分かる。

本実施形態では、膜厚が３０ｎｍのストレッサー膜１０９を設けることで、オン電流を１０％向上させると共に、±５ｎｍの膜厚バラツキに対して、オン電流の変動を無くすことが可能となる。

なお、本実施形態では、ストレッサー膜１０９に覆われるサイドウォールスペーサ１１２として、Ｌ字状の絶縁膜１０５及びサイドウォール１０６によって構成しており、当該サイドウォールスペーサ１１２の側面の底部（ここでは、Ｌ字状の絶縁膜１０５における半導体基板１０１面に並行に延びる部分の側面）と活性領域１００の表面とのなす角度は９０°であるが、サイドウォールスペーサ１１２がサイドウォール１０６のみから構成される場合、つまり、当該サイドウォールスペーサ１１２の側面の底部（この場合、サイドウォール１０６の側面の底部）と活性領域１００の表面とのなす角度が７５°以上であって且つ９０°以下であるような場合であっても、本発明は、上記図２と同様の結果が得られるという知見を有している。

以上のように、本発明の第１の実施形態に係る半導体装置によると、スリット１００Ａを有するストレッサー膜１０９を設けることにより、スリット１００Ａの形成が可能なストレッサー膜１０９の膜厚範囲において、ストレッサー膜１０９の膜厚に依存することなく、該ストレッサー膜１０９の膜厚にバラツキが生じてもトランジスタの駆動力を安定化させることが可能となる。

以下に、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。

−−第１の製造方法−−
図３（ａ）及び（ｂ）並びに図４（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の第１の製造方法を工程順に示す要部工程断面図である。

まず、図３（ａ）に示すように、例えばシリコンからなる半導体基板１０１における、例えばＳＴＩ（shallow trench isolation）法等を用いて選択的に形成した素子分離領域（図示せず）によって囲まれた領域に、イオン注入法により、ｐウェル（図示せず）を形成することによって活性領域１００を形成する。続いて、活性領域１００上に、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍのゲート絶縁膜形成膜を形成した後に、例えばポリシリコンからなる膜厚約１２０ｎｍのゲート電極形成膜を形成する。続いて、リソグラフィ及びドライエッチング技術を用いて、ゲート絶縁膜形成膜よりなるゲート絶縁膜１０２及びゲート電極形成膜よりなるゲート電極１０３を形成する。なお、ゲート電極１０３のゲート長は約５０ｎｍとしている。

続いて、ゲート電極１０３をマスクにして活性領域１００に対して、例えば注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１０^１４／ｃｍ^２である条件下で、ヒ素やリンなどのｎ型不純物のイオン注入を行うことにより接合深さが浅いｎ型のソースドレイン領域１０４を形成する。

続いて、ゲート電極１０３を覆うように、半導体基板１０１上の全面に例えばＳｉＯ_２からなる膜厚約２０ｎｍの第１の絶縁膜及び例えばＳｉ_３Ｎ_４からなる膜厚約５０ｎｍの第２の絶縁膜を順次形成した後、第２の絶縁膜及び第１の絶縁膜を順次エッチバックすることにより、ゲート絶縁膜１０２及びゲート電極１０３の側面上には、第１の絶縁膜からなる断面形状がＬ字状の絶縁膜１０５と、該Ｌ字状の絶縁膜１０５の内側表面を覆うように形成された第２の絶縁膜からなるサイドウォール１０６が形成される。このように、Ｌ字状の絶縁膜１０５及びサイドウォール１０６によってサイドウォールスペーサ１１２が構成されている。なお、サイドウォール１０６は、例えばＳｉＯ_２とＳｉ_３Ｎ_４からなる積層膜で構成してもよい。

続いて、ゲート電極１０３及びサイドウォールスペーサ１１２をマスクに用いて、活性領域１００におけるサイドウォールスペーサ１１２の外側方の領域に、例えば注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１０^１５／ｃｍ^２である条件下で、ヒ素やリン等のｎ型不純物のイオン注入を行うことにより、接合深さが深いソースドレイン領域１０７を形成する。

続いて、半導体基板１０１上の全面に、例えばコバルト又はニッケル等の金属膜を２０ｎｍ程度堆積した後に、熱処理を加えてシリコンと金属膜の金属とを反応させることにより、サイドウォールスペーサ１１２の外側のｎ型ソースドレイン領域１０７の表面に例えばＮｉＳｉからなるシリサイド層１０８を形成すると共に、ゲート電極１０３の上層にもシリサイド層１０８を形成する。

次に、図３（ｂ）に示すように、プラズマＣＶＤ（chemical vapor deposition）法を用いて、２５０℃以上であって且つ６００℃以下の堆積温度にて、半導体基板１０１上の全面に、ゲート電極１０３及びサイドウォールスペーサ１１２を覆うように、膜厚３０ｎｍで１．７ＧＰａの引張応力（室温時に生じる応力）を有するシリコン窒化膜からなるストレッサー膜１０９を堆積する。

次に、図４（ａ）に示すように、図３（ｂ）における堆積温度を室温に戻すことにより、ストレッサー膜１０９が収縮して、１．７ＧＰａの大きな引張応力を有するストレッサー膜１０９にスリット１００Ａが形成される。ここで、スリット１００Ａは、Ｌ字状の絶縁膜１０５及びサイドウォール１０６からなるサイドウォールスペーサ１１２の側面と活性領域１００の上面とが交わる角部近傍において、ストレッサー膜１０９の上面側から当該角部に向かって延びるように形成される。

次に、図４（ｂ）に示すように、スリット１００Ａの内部を含むストレッサー膜１０９の全面上に、ＴＥＯＳ膜に代表されるシリコン酸化膜を５００ｎｍ程度堆積した後、ＣＭＰ（chemical mechanical polishing）を用いて表面を平坦化することにより、３５０ｎｍ程度の膜厚を有する層間絶縁膜１１０を形成する。

以上のように、本発明に係る半導体装置の第１の製造方法によると、スリット１００Ａを有するストレッサー膜１０９を備えたＮＭＩＳトランジスタを形成することができる。これにより、スリット１００Ａの形成が可能なストレッサー膜１０９の膜厚範囲において、ストレッサー膜１０９の膜厚に依存することなく、該ストレッサー膜１０９の膜厚にバラツキが生じてもトランジスタの駆動力を安定化させることが可能となる。また、当該第１の製造方法によると、ストレッサー膜を形成する通常の工程と同様の工程を用いて、トランジスタの駆動力を安定化させることが可能となる。

−−第２の製造方法−−
図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の第２の製造方法を示す要部断面図である。なお、以下では、上述した第１の製造方法と共通する部分の説明は簡略化して説明する。

まず、上述した図３（ａ）を用いた説明と同様にして、図３（ａ）に示した構造を形成する。

次に、上述した図３（ｂ）と同様に、プラズマＣＶＤ法を用いて、２５０℃以上であって且つ６００℃以下の堆積温度にて、半導体基板１０１上の全面に、シリコン窒化膜からなるストレッサー膜１０９を堆積する。但し、ここでは、上述した第１の製造方法とは異なり、ストレッサー膜１０９として、膜厚が３６ｎｍであって、０．３ＧＰａの引張応力（室温時に生じる応力）を有するシリコン窒化膜を用いている。

次に、図５（ａ）に示すように、ストレッサー膜１０９に対して上面側から、波長が２００ｎｍである光源を用いて紫外線照射１１１を行うことにより、ストレッサー膜１０９を収縮させて、スリット１００Ａを形成する。具体的には、当該構造を備えたウェハを４５０℃のステージ上に置いて、窒素ガス雰囲気中にて、波長が２００ｎｍの光源を用いた紫外線照射１１１を１５分間行った。これにより、ストレッサー膜１０９の膜厚は３０ｎｍにまで収縮し、引張応力は１．７ＧＰａまで増大した。なお、光源として、波長が２００ｎｍ以上で且つ４００ｎｍ以下の光源を用いることができる。また、スリット１００Ａが形成される位置は、上述の第１の製造方法にて説明したのと同様である。

次に、図５（ｂ）に示すように、スリット１００Ａの内部を含むストレッサー膜１０９の全面上に、ＴＥＯＳ膜に代表されるシリコン酸化膜を５００ｎｍ程度堆積した後、ＣＭＰを用いて表面を平坦化することにより、３５０ｎｍ程度の膜厚を有する層間絶縁膜１１０を形成する。

以上のように、本発明に係る半導体装置の第２の製造方法によると、スリット１００Ａを有するストレッサー膜１０９を備えたＮＭＩＳトランジスタを形成することができる。これにより、スリット１００Ａの形成が可能なストレッサー膜１０９の膜厚範囲において、ストレッサー膜１０９の膜厚に依存することなく、該ストレッサー膜１０９の膜厚にバラツキが生じてもトランジスタの駆動力を安定化させることが可能となる。また、当該第２の製造方法によると、紫外線照射を行う工程を設けることにより、ストレッサー膜１０９中の水素が蒸発し、ストレッサー膜１０９が収縮し、収縮時に最も力がかかる箇所、つまり、Ｌ字状の絶縁膜１０５及びサイドウォール１０６からなるサイドウォールスペーサ１１２の側面と活性領域１００の上面とが交わる角部近傍に、スリット１００Ａを安定して形成することができる。このように、当該第２の製造方法では、上述した第１の製造方法で用いたストレッサー膜１０９の引張応力１．７ＧＰａよりも低い引張応力０．３ＧＰａのストレッサー膜１０９をまず堆積し、その後、紫外線照射によるストレッサー膜１０９を収縮させる工程を行うことにより、最終的には、上述した第１の製造方法と同様に、スリット１００Ａを有し引張応力１．７ＧＰａのストレッサー膜１０９を形成することができる。

なお、当該第２の製造方法では、紫外線照射１１１を用いて、ストレッサー膜１０９を収縮させてスリット１００Ａを形成する場合について説明したが、紫外線照射に限定されるものではなく、熱アニール等により、ストレッサー膜１０９を収縮させてスリット１００Ａを形成し、上述と同様の効果を得ることも可能である。

また、ストレッサー膜１０９にスリット１００Ａを形成する方法としては、カバレッジの悪い条件下でプラズマ窒化膜からなるストレッサー膜１０９を形成する等の方法も可能である。

なお、以上の第１の実施形態では、ストレッサー膜１０９として、３０ｎｍの膜厚を有すると共に１．７ＧＰａの引張応力を有するシリコン窒化膜が形成された場合について説明したが、当該膜厚及び応力の値に限定されるものではない。つまり、本発明は、スリット１００Ａを有するストレッサー膜１０９を用いることに特徴を有し、これにより、オン電流の絶対値を向上させると共に膜厚バラツキに対するトランジスタ駆動力の変動を抑制することを可能とするものである。

また、Ｌ字状の絶縁膜１０５及びサイドウォール１０６からなるサイドウォールスペーサ１１２として、上述のように、サイドウォール１０６のみから構成されたサイドウォールスペーサ１１２の他に、これらのサイドウォールスペーサ１１２に断面形状がＩ字状の絶縁膜（オフセットスペーサ）をゲート電極１０３に最も近い位置に備えた構成としてもよい。

（第２の実施形態）
本発明の第２の実施形態は、上述した第１の実施形態の応用例であって、ストレッサー膜を有する半導体装置において、該ストレッサー膜を貫通して半導体基板のソースドレイン領域（ソースドレイン領域上のシリサイド層を含む）のみに到達するコンタクトプラグが形成される領域では、上述の第１の実施形態におけるスリットを有するストレッサー膜を適用する一方で、該ストレッサー膜を貫通して半導体基板のソースドレイン領域（ソースドレイン領域上のシリサイド層を含む）のみならずサイドウォールスペーサの側面にも到達するコンタクトプラグが形成される領域では、上述の第１の実施形態におけるスリットを有するストレッサー膜を適用しない、つまり、通常のストレッサー膜を用いた構造の半導体装置及びその製造方法について説明するものである。

以下、本発明の第２の実施形態に係る半導体装置の構造について図面を参照しながら説明する。

図６は、本発明の第２の実施形態に係る半導体装置の構造を示す要部断面図である。なお、図６における半導体基板２０１上の第１の領域Ａ（例えばロジック部）及び第２の領域Ｂ（例えばメモリ部）に示した各ＮＭＩＳトランジスタの構成部分について、前述した図１に示したＮＭＩＳトランジスタの構成部分と対応する部分の説明は符号は異なるものの前述した第１の実施形態と同様であるため、以下では、その詳細な説明は簡略化して本実施形態に係る半導体装置の構造における特徴部分を中心に説明する。

図６に示す第１の領域Ａにおいて、半導体基板２０１には、図示しない素子分離領域によって囲まれ、ｐウェル（図示せず）が形成された第１の活性領域２００ａが形成されている。第１の活性領域２００ａ上には、第１のゲート絶縁膜２０２ａを介して、上層に第１のシリサイド層２０８ａを有する第１のゲート電極２０３ａが形成されている。第１の活性領域２００ａにおける第１のゲート電極２０３ａの両側方の領域には、接合深さが浅い第１の浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）２０４ａが形成されている。また、第１のシリサイド層２０８ａ、第１のゲート電極２０３ａ及び第１のゲート絶縁膜２０２ａの側面並びに第１の活性領域２００ａ上には、断面形状がＬ字状である第１のＬ字状絶縁膜２０５ａが形成されており、該第１のＬ字状絶縁膜２０５ａの内側表面上には、第１のサイドウォール２０６ａが形成されている。第１のＬ字状絶縁膜２０５ａ及び第１のサイドウォール２０６ａによって第１のサイドウォールスペーサ２１８ａ（第１の側壁絶縁膜）が構成されている。なお、第１のサイドウォール２０６ａは積層膜で構成してもよい。また、第１の活性領域２００ａにおける第１のサイドウォールスペーサ２１８ａの外側方の領域には、上層に第１のシリサイド層２０８ａを有する接合深さが深い第１の深いｎ型ソースドレイン領域２０７ａが形成されている。

また、半導体基板２０１上には、第１のゲート電極２０３ａ及び第１のサイドウォールスペーサ２１８ａを覆うように、スリット２００Ａを有し、チャネル領域におけるゲート長方向に引張応力を与える応力絶縁膜であるシリコン窒化膜からなる第１のストレッサー膜２０９ａが形成されている。ここで、スリット２００Ａは、第１のＬ字状絶縁膜２０５ａ及び第１のサイドウォール２０６ａからなる第１のサイドウォールスペーサ２１８ａの側面と第１の活性領域２００ａの上面とが交わる角部近傍において、第１のストレッサー膜２０９ａの上面側から当該角部に向かって延びるように形成されている。ここで、第１のストレッサー膜２０９ａは、３０ｎｍの膜厚を有しており、１．７ＧＰａの引張応力を持つシリコン窒化膜から構成されている。

また、スリット２００Ａの内部を含む第１のストレッサー膜２０９ａ上には第１の層間絶縁膜２１０ａが形成されており、第１の層間絶縁膜２１０ａには、該第１の層間絶縁膜２１０ａ及び第１のストレッサー膜２０９ａを貫通し、半導体基板２０１の上面（具体的には第１の深いｎ型ソースドレン領域２０７ａの上層の第１のシリサイド層２０８ａの上面）に到達する第１のコンタクトプラグ２１１ａが形成されている。

一方、図６に示す第２の領域Ｂにおいて、半導体基板２０１には、図示しない素子分離領域によって囲まれ、ｐウェル（図示せず）が形成された第２の活性領域２００ｂが形成されている。第２の活性領域２００ｂ上には、第２のゲート絶縁膜２０２ｂを介して、上層に第２のシリサイド層２０８ｂを有する第２のゲート電極２０３ｂが形成されている。第２の活性領域２００ｂにおける第２のゲート電極２０３ｂの両側方の領域には、接合深さが浅い第２の浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）２０４ｂが形成されている。また、第２のシリサイド層２０８ｂ、第２のゲート電極２０３ｂ及び第２のゲート絶縁膜２０２ｂの側面並びに第２の活性領域２００ｂ上には、断面形状がＬ字状である第２のＬ字状絶縁膜２０５ｂが形成されており、該第２のＬ字状絶縁膜２０５ｂの内側表面上には、第２のサイドウォール２０６ｂが形成されている。第２のＬ字状絶縁膜２０５ｂ及び第２のサイドウォール２０６ｂによって第２のサイドウォールスペーサ２１８ｂ（第２の側壁絶縁膜）が構成されている。なお、第２のサイドウォール２０６ａは積層膜で構成してもよい。また、第２の活性領域２００ｂにおける第２のサイドウォールスペーサ２１８ｂの外側方の領域には、第２のシリサイド層２０８ｂを有する接合深さが深い第２の深いｎ型ソースドレイン領域２０７ｂが形成されている。

また、半導体基板２０１上には、上述の第１のストレッサー膜２０９ａと一体的に連続して形成され、第２のゲート電極２０３ｂ及び第２のサイドウォールスペーサ２１８ｂを覆うように、チャネル領域におけるゲート長方向に引張応力を与える応力絶縁膜であるシリコン窒化膜からなる第２のストレッサー膜２０９ｂが形成されている。ここで、第２のストレッサー膜２０９ｂは、３０ｎｍの膜厚を有しており、１．４ＧＰａの引張応力を持つシリコン窒化膜から構成されている。但し、第２のストレッサー膜２０９ｂには、スリットは形成されていない。

また、第２のストレッサー膜２０９ｂ上には、上述した第１の層間絶縁膜２１０ａと一体的に連続して形成された第２の層間絶縁膜２１０ｂが形成されている。第２の層間絶縁膜２１０ｂには、該第２の層間絶縁膜２１０ｂ及び第２のストレッサー膜２０９ｂを貫通し、半導体基板２０１の上面（具体的には第２の深いｎ型ソースドレン領域２０７ｂの上層の第２のシリサイド層２０８ｂの上面）のみならず第２のサイドウォールスペーサ２１８ｂの側面に到達する第２のコンタクトプラグ２１１ｂが形成されている。

以上のように、本発明の第２の実施形態に係る半導体装置によると、第１の領域Ａでは、スリット２００Ａを有する第１のストレッサー膜２０９ａを備え、該第１のストレッサー膜２０９ａの膜厚を３０ｎｍに設定していることにより、第１の実施形態で説明したように、オン電流を１０％向上させると共に、±５ｎｍの膜厚バラツキに対して、オン電流の変動を無くすことが可能となる。このため、第１の領域Ａでは、スリット２００Ａの形成が可能な第１のストレッサー膜２０９ａの膜厚範囲において、第１のストレッサー膜２０９ａの膜厚に依存することなく、該第１のストレッサー膜２０９ａの膜厚にバラツキが生じてもトランジスタの駆動力を安定化させることが可能となる。

一方、第２の領域Ｂでは、第２のストレッサー膜２０９ｂにスリットを設けていないことにより、第２のコンタクトプラグ２１１ｂ形成時のエッチング耐性が向上し、リーク電流の増大を抑制することが可能となる。

このように、本実施形態は、形成されるコンタクトプラグの構造に応じて、ストレッサー膜の形状を変化させることを提案したものである。すなわち、半導体基板２０１の第１の深いｎ型ソースドレイン領域２０７ａの上層における第１のシリサイド層２０８ａ上のみに到達する第１のコンタクトプラグ２１１ａを形成する例えばロジック部等の第１の領域Ａでは、トランジスタの駆動力を向上させると同時に駆動力の安定化を図るために、第１のストレッサー膜２０９ａにスリット２００Ａを設けている。一方、半導体基板２０１の第２の深いｎ型ソースドレイン領域２０７ｂの上層における第２のシリサイド層２０８ｂ上のみならず第２のサイドウォールスペーサ２１８ｂの側面にも到達する第２のコンタクトプラグ２１８ｂを形成する例えばメモリ部等の第２の領域Ｂでは、第２のコンタクトプラグ２１８ｂが半導体基板２０１中に突き抜けることでリーク電流が増大するのを防止するために、第２のストレッサー膜２０９ｂにはスリットを設けていない。以上の構造により、トランジスタ駆動力の安定性とリーク電流抑制との両立を実現することができる。

以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。

−−第１の製造方法−−
図７（ａ）及び（ｂ）〜図９（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の第１の製造方法を工程順に示す要部断面図である。なお、図７（ａ）及び（ｂ）〜図９（ａ）及び（ｂ）における半導体基板２０１上の第１の領域Ａ（例えばロジック部）及び第２の領域Ｂ（例えばメモリ部）に示した各ＮＭＩＳトランジスタの構成部分の詳細な説明は、上述の本実施形態に係る半導体装置の構造の場合と同様に簡略化し、当該第１の製造方法における特徴部分を中心に説明する。

まず、図７（ａ）に示すように、半導体基板２０１における素子分離領域（図示せず）によって囲まれた領域に、イオン注入法により、ｐウェル（図示せず）を選択的に形成することにより、第１の領域Ａに第１の活性領域２００ａを形成すると共に、第２の領域Ｂに第２の活性領域２００ｂを形成する。続いて、第１の活性領域２００ａ上に第１のゲート絶縁膜２０２ａ及び第１のゲート電極２０３ａを形成すると共に、第２の活性領域２００ｂ上に第２のゲート絶縁膜２０２ｂ及び第２のゲート電極２０３ｂを形成する。続いて、第１のゲート電極２０３ａ及び第２のゲート電極２０３ｂをそれぞれマスクに用いて、第１の活性領域２００ａにおける第１のゲート電極２０３ａの両側方の領域に、接合深さが浅い第１の浅いｎ型のソースドレイン領域２０４ａを形成すると共に、第２の活性領域２００ｂにおける第２のゲート電極２０３ｂの両側方の領域に、接合深さが浅い第２の浅いｎ型のソースドレイン領域２０４ｂを形成する。

続いて、第１のゲート絶縁膜２０２ａ及び第１のゲート電極２０３ａの側面上に、断面形状がＬ字状である第１のＬ字状絶縁膜２０５ａを形成すると共に、第２のゲート絶縁膜２０２ｂ及び第２のゲート電極２０３ｂの側面上に、断面形状がＬ字状である第２のＬ字状絶縁膜２０５ｂを形成する。また、第１のＬ字状絶縁膜２０５ａ及び第２のＬ字状絶縁膜２０５ｂの形成と同時に、第１のＬ字状絶縁膜２０５ａの内側表面に第１のサイドウォール２０６ａを形成すると共に、第２のＬ字状絶縁膜２０５ｂの内側表面に第２のサイドウォール２０６ｂを形成する。このようにして、第１のＬ字状絶縁膜２０５ａ及び第１のサイドウォール２０６ａによって第１のサイドウォールスペーサ２１８ａが構成されると共に、第２のＬ字状絶縁膜２０５ｂ及び第２のサイドウォール２０６ｂによって第２のサイドウォールスペーサ２１８ｂが構成される。なお、第１及び第２のサイドウォール２０６ａ及び２０６ｂは積層膜で構成してもよい。

続いて、第１のゲート電極２０３ａ及び第１のサイドウォールスペーサ２１８ａをマスクに用いて、ｎ型不純物のイオン注入を行うことにより、第１の活性領域２００ａにおける第１のサイドウォールスペーサ２１８ａの外側方の領域に、接合深さが深い第１の深いソースドレイン領域２０７ａを形成する。また、第２のゲート電極２０３ｂ及び第２のサイドウォールスペーサ２１８ｂをマスクに用いて、ｎ型不純物のイオン注入を行うことにより、第２の活性領域２００ｂにおける第２のサイドウォールスペーサ２１８ｂの外側方の領域に、接合深さが深い第２の深いソースドレイン領域２０７ｂを形成する。

続いて、半導体基板２０１上の全面に、例えばコバルト又はニッケル等の金属膜を堆積した後に熱処理を加えることにより、第１のサイドウォールスペーサ２１８ａの外側の第１の深いｎ型ソースドレイン領域２０７ａの上層及び第１のゲート電極２０３ａの上層に第１のシリサイド層２０８ａを形成すると共に、第２のサイドウォールスペーサ２１８ｂの外側の第２の深いｎ型ソースドレイン領域２０７ｂの上層及び第２のゲート電極２０３ｂの上層に、第２のシリサイド層２０８ｂを形成する。

次に、図７（ｂ）に示すように、プラズマＣＶＤ法を用いて、２５０℃以上であって且つ６００℃以下の堆積温度にて、半導体基板２０１の全面に、膜厚３６ｎｍで０．３ＧＰａの引張応力（室温時に生じる応力）を有するシリコン窒化膜を堆積する。続いて、第２の領域Ｂにおけるシリコン窒化膜を覆うレジストパターン２１２を形成した後に、該シリコン窒化膜の上側から、波長が２００ｎｍである光源を用いて紫外線照射２１３を行う。なお、紫外線照射の具体的な方法は、上述の第１の実施形態で説明した方法と同様である。

これにより、図８（ａ）に示すように、第１の領域Ａにおいて、シリコン窒化膜を収縮させてスリット２００Ａを有する第１のストレッサー膜２０９ａが形成されると共に、第２の領域Ｂにおいて、スリットを有さない第２のストレッサー膜２０９ｂが形成される。

次に、第２の領域Ｂにおけるレジストパターン２１２を除去することにより、図８（ｂ）に示す構造が得られる。

次に、図９（ａ）に示すように、半導体基板２０１の全面上に、スリット２００Ａの内部を含む第１のストレッサー膜２０９ａ及び第２のストレッサー膜２０９ｂを覆うように、例えばシリコン酸化膜を堆積した後、ＣＭＰを用いて表面を平坦化することにより、第１の領域Ａに第１の層間絶縁膜２１０ａを形成すると共に、第２の領域Ｂに第２の層間絶縁膜２１０ｂを形成する。

次に、図９（ｂ）に示すように、リソグラフィ及びドライエッチング技術を用いて、第１の領域Ａにおける第１の層間絶縁膜２１０ａには、該第１の層間絶縁膜２１０ａ及び第１のストレッサー膜２０９ａを貫通し、半導体基板２０１の第１の深いｎ型ソースドレイン領域２０７ａの上層における第１のシリサイド層２０８ａを露出させる第１のコンタクトホールを形成すると共に、第２の領域Ｂにおける第２の層間絶縁膜２１０ｂには、該第２の層間絶縁膜２１０ｂ及び第２のストレッサー膜２０９ｂを貫通し、半導体基板２０１の第２の深いｎ型ソースドレイン領域２０７ｂの上層における第２のシリサイド層２０８ｂのみならず第２のサイドウォールスペーサ２１８ｂの側面を露出させる第２のコンタクトホールを形成する。続いて、該１及び第２のコンタクトホールに例えばタングステンなどの導電膜を埋め込むことにより、第１の領域Ａには第１のシリサイド層２０８ａの上面に到達する第１のコンタクプラグ２１１ａを形成すると共に、第２の領域Ｂには第２のシリサイド層２０８ｂの上面のみならず第２のサイドウォールスペーサ２１８ｂの側面にも到達する第２のコンタクプラグ２１１ｂを形成する。

以上のように、本発明の第２の実施形態に係る半導体装置の第１の製造方法によると、第１のシリサイド層２０８ａ上のみに到達する第１のコンタクトプラグ２１１ａを形成する例えばロジック部等の第１の領域Ａでは、スリット２００Ａを有する第１のストレッサー膜２０９ａを形成することにより、トランジスタの駆動力を向上させると同時に駆動力の安定化を図ることができる。一方、第２のシリサイド層２０８ｂ上のみならず第２のサイドウォールスペーサ２１８ｂの側面にも到達する第２のコンタクトプラグ２１１ｂを形成する例えばメモリ部等の第２の領域Ｂでは、スリットを有さない第２のストレッサー膜２０９ｂを形成することにより、第２のコンタクトプラグ２１１ｂが半導体基板２０１中に突き抜けることでリーク電流が増大するのを防止することができる。したがって、トランジスタの駆動力を安定化させたい領域と、リーク電流を低減させたい領域とを同一基板上に形成することが可能となる。

なお、当該第１の製造方法は、第２の領域Ｂではリーク電流の抑制に鑑み、第２のストレッサー膜２００ｂの引張応力は、第１の領域Ａにおける第１のストレッサー膜２０９ａの引張応力よりも低い値となっているが、当該第１の製造方法では、簡易な工程数にて、第１の領域Ａにはスリット２００Ａを有する第１のストレッサー膜２０９ａを、第２の領域Ｂにはスリットを有さない第２のストレッサー膜２０９ｂを形成できるという利点がある。しかしながら、第２の領域Ｂにおける第２のストレッサー膜２００ｂの引張応力も第１のストレッサー膜２０９ａと同様に高いものとしたい場合には、工程数は多くなるが、例えば以下の第２の製造方法によって実現することができる。

−−第２の製造方法−−
図１０（ａ）及び（ｂ）〜図１２（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の第２の製造方法を工程順に示す要部断面図である。なお、以下では、上述した第１の製造方法と共通する部分の説明は簡略化して説明する。

まず、図１０（ａ）に示す工程では、上述した図７（ａ）を用いた説明と同様に行うことにより、図１０（ａ）に示した構造を形成する。

次に、図１０（ｂ）に示すように、ＡＬＤ（atomic layer deposition）法を用いて、半導体基板２０１の全面に、第１のゲート電極２０３ａ及び第１のサイドウォールスペーサ２１８ａ、並びに第２のゲート電極２０３ｂ及び第２のサイドウォールスペーサ２１８ｂを覆うように、膜厚３０ｎｍで１．４ＧＰａの引張応力を有するシリコン窒化膜からなるストレッサー膜２０９を堆積する。なお、当該工程では、ストレッサー膜２０９にはスリットは形成されない。

次に、図１１（ａ）に示すように、第２の領域Ｂにおいて、ストレッサー膜２０９上にレジストパターン２１４を形成した後に、該レジストパターン２１４をマスクに用いたエッチング２１５により、第１の領域Ａにおけるストレッサー膜２０９を除去する。これにより、第２の領域Ｂには、スリットを有さない第２のストレッサー膜２０９ｂが形成される。この後、レジストパターン２１４を除去する。

次に、図１１（ｂ）に示すように、プラズマＣＶＤ法を用いて、２５０℃以上であって且つ６００℃以下の堆積温度にて、半導体基板２０１の全面に、第１のゲート電極２０３ａ及び第１のサイドウォールスペーサ２１８ａ並びに第２のストレッサー膜２０９ｂを覆うように、膜厚３０ｎｍで１．７ＧＰａの引張応力（室温時に生じる応力）を有するシリコン窒化膜を堆積した後に、室温の雰囲気に戻すことにより、第１の領域Ａにはスリット２００Ａを有し、１．７ＧＰａの引張応力をもつ第１のストレッサー膜２０９ａが形成されると共に、第２の領域Ｂにはスリット２００Ｂを有するストレッサー膜２０９ｃが形成される。

次に、図１２（ａ）に示すように、第１の領域Ａにおいて、第１のストレッサー膜２０９ａ上にレジストパターン２１６を形成した後に、該レジストパターン２１６をマスクに用いたエッチング２１７により、第２の領域Ｂにおけるスリット２００Ｂを有するストレッサー膜２０９ｃを除去する。

次に、図１２（ｂ）に示すように、レジストパターン２１７を除去することにより、図１２（ｂ）に示す構造を形成する。その後は、上述した図９（ａ）及び（ｂ）を用いた説明と同様に行って、最終的に、図９（ｂ）に示す構造を形成する。

以上のように、本発明の第２の実施形態に係る半導体装置の第２の製造方法によると、上述の本実施形態に係る第１の製造方法と同様に、トランジスタの駆動力を安定化させたい領域と、リーク電流を低減させたい領域とを同一基板上に形成することが可能となる。また、スリット２００Ａを有する第１のストレッサー膜２０９ａとスリットを有さない第２のストレッサー膜２０９ｂとのいずれについても、高い引張応力を持たせることができる。

なお、以上の第２の実施形態では、第１及び第２ストレッサー膜２０９ａ及び２０９ｂとして、３０ｎｍの膜厚を有すると共にそれぞれ１．７ＧＰａ、１．４ＧＰａの引張応力を有するシリコン窒化膜が形成された場合（但し、本実施形態の第１の製造方法における第２のストレッサー膜２０９ｂは０．３ＧＰａの引張応力を有する。）について説明したが、当該膜厚及び応力の値に限定されるものではない。つまり、本発明は、第１の領域Ａにおいてスリット２００Ａを有する第１のストレッサー膜２０９ａを用いると共に、第２の領域Ｂにおいてスリットを有さない第２のストレッサー膜２０９ｂを用いることに特徴を有し、第１の領域Ａでは駆動力の安定化を図ると共に第２の領域Ｂではリーク電流を抑制するものである。

また、本実施形態において、第１及び第２のサイドウォールスペーサ２１８ａ及び２１８ｂの構成の変形例は、上述した第１の実施形態と同様である。

また、本実施形態において、第１の領域Ａ及び第２の領域Ｂのいずれにおいても、ＮＭＩＳトランジスタを備えた構造としたが、第２の領域Ｂでは、ＮＭＩＳトランジスタの変わりに、ＰＭＩＳトランジスタを備えてもよい。ＰＭＩＳトランジスタでは、圧縮応力を有するストレッサー膜を用いればよい。

本発明は、チャネル方向に応力を印加するストレッサー膜を備えた電界効果型トランジスタ及びその製造方法にとって有用である。

本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。 本発明の第１の実施形態に係る半導体装置におけるストレッサー膜の膜厚を変化させた場合のその膜厚とオン電流変化との関係図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の第１の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の第１の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の第２の製造方法を示す要部断面図である。 本発明の第２の実施形態に係る半導体装置の構造を示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の第１の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の第１の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の第１の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の第２の製造方法を示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の第２の製造方法を示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の第２の製造方法を示す要部断面図である。 従来の半導体装置の構造を示す要部断面図である。 従来の半導体装置におけるストレッサー膜の膜厚とオン電流変化との関係図である。

符号の説明

１００Ａ スリット
１００ 活性領域
１０１ 半導体基板
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ 浅いｎ型ソースドレイン領域
１０５ Ｌ字状の絶縁膜
１０６ サイドウォール
１０７ 深いｎ型ソースドレイン領域
１０８ シリサイド層
１０９ ストレッサー膜
１１０ 層間絶縁膜
１１１ レジストパターン
１１２ サイドウォールスペーサ
２００Ａ、２００Ｂ スリット
２００ａ 第１の活性領域
２００ｂ 第２の活性領域
２０１ 半導体基板
２０２ａ 第１のゲート絶縁膜
２０２ｂ 第２のゲート絶縁膜
２０３ａ 第１のゲート電極
２０３ｂ 第２のゲート電極
２０４ａ 第１の浅いｎ型ソースドレイン領域
２０４ｂ 第２の浅いｎ型ソースドレイン領域
２０５ａ 第１のＬ字状絶縁膜
２０５ｂ 第２のＬ字状絶縁膜
２０６ａ 第１のサイドウォール
２０６ｂ 第２のサイドウォール
２０７ａ 第１の深いｎ型ソースドレイン領域
２０７ｂ 第２の深いｎ型ソースドレイン領域
２０８ａ 第１のシリサイド層
２０８ｂ 第２のシリサイド層
２０９ａ 第１のストレッサー膜
２０９ｂ 第２のストレッサー膜
２０９、２０９ｃ ストレッサー膜
２１０ａ 第１の層間絶縁膜
２１１ａ 第１のコンタクトプラグ
２１１ｂ 第２のコンタクトプラグ
２１２、２１４ レジストパターン
２１３ 紫外線照射
２１５、２１７ エッチング
２１８ａ 第１のサイドウォールスペーサ
２１８ｂ 第２のサイドウォールスペーサ

Claims (16)

1. 半導体基板における第１の活性領域上に形成された第１のＮ型ＭＩＳトランジスタを有する半導体装置であって、
   前記第１のＮ型ＭＩＳトランジスタは、
   前記第１の活性領域上に形成された第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
   前記第１のゲート絶縁膜及び前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、
   前記第１の活性領域における前記第１の側壁絶縁膜の外側方に形成された第１のソースドレイン領域と、
   前記第１の活性領域上に、前記第１のゲート電極及び前記第１の側壁絶縁膜を覆うように形成され、チャネル領域におけるゲート長方向に引張応力を印加する第１のストレッサー膜とを備え、
   前記第１のストレッサー膜は、前記第１の側壁絶縁膜の側面と前記第１の活性領域の上面とが交わる角部近傍において、上面側から前記角部に向かって延びるスリットを有していることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１の側壁絶縁膜における、前記第１の側壁絶縁膜の側面の底部と前記第１の活性領域の主面とのなす角度は、７５°以上であって且つ９０°以下であることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第１の側壁絶縁膜は、
   前記第１のゲート電極の側面及び前記第１の活性領域の上面に形成された断面形状がＬ字状の絶縁膜と、前記Ｌ字状の絶縁膜の内側表面に形成されたサイドウォールとからなり、
   前記Ｌ字状の絶縁膜における前記第１の活性領域の主面に並行に延びる部分の側面と前記第１の活性領域の主面とのなす角度は、９０°であることを特徴とする半導体装置。
4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
   前記ストレッサー膜の膜厚は、２５ｎｍ以上であることを特徴とする半導体装置。
5. 請求項１〜４のうちのいずれか１項に記載の半導体装置において、
   前記半導体基板における前記第１の活性領域とは異なる第２の活性領域に形成された第２のＮ型ＭＩＳトランジスタをさらに備え、
   前記第２のＮ型ＭＩＳトランジスタは、
   前記第２の活性領域上に形成された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
   前記第２のゲート絶縁膜及び前記第２のゲート電極の側面に形成された第２の側壁絶縁膜と、
   前記第２の活性領域における前記第２の側壁絶縁膜の外側方に形成された第２のソースドレイン領域と、
   前記第２の活性領域上に、前記第２のゲート電極及び前記第２の側壁絶縁膜を覆うように形成され、チャネル領域におけるゲート長方向に引張応力を印加する第２のストレッサー膜とを備え、
   前記第２のストレッサー膜は、前記第２の側壁絶縁膜の側面と前記第２の活性領域の上面とが交わる角部近傍において、上面側から前記角部に向かって延びるスリットを有していないことを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１のＮ型ＭＩＳトランジスタは、
   前記第１のストレッサー膜の上に形成された第１の層間絶縁膜と、
   前記第１の層間絶縁膜を貫通し、前記第１のソースドレイン領域の上面上のみに到達するように形成された第１のコンタクトプラグとをさらに備え、
   前記第２のＮ型ＭＩＳトランジスタは、
   前記第２のストレッサー膜の上に形成された第２の層間絶縁膜と、
   前記第２の層間絶縁膜を貫通し、前記第２のソースドレイン領域の上面上のみならず前記第２の側壁絶縁膜の側面にも到達するように形成された第２のコンタクトプラグとをさらに備えていることを特徴とする半導体装置。
7. 請求項５又は６に記載の半導体装置において、
   前記第２のストレッサー膜の引張応力は、前記第１のストレッサー膜の引張応力に比べて小さいことを特徴とする半導体装置。
8. 請求項１〜７のうちのいずれか１項に記載の半導体装置において、
   前記第１のストレッサー膜は、シリコン窒化膜であることを特徴とする半導体装置。
9. 請求項１〜７のうちのいずれか１項に記載の半導体装置において、
   前記第１のストレッサー膜は、水素含有シリコン窒化膜であることを特徴とする半導体装置。
10. 半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、
    前記第１のゲート絶縁膜及び前記第１のゲート電極の側面に第１の側壁絶縁膜を形成する工程（ｃ）と、
    前記第１の活性領域における前記第１の側壁絶縁膜の外側方に第１のソースドレイン領域を形成する工程（ｄ）と、
    前記第１の活性領域上に、前記第１のゲート電極及び前記第１の側壁絶縁膜を覆うように、チャネル領域におけるゲート長方向に引張応力を印加する第１のストレッサー膜を形成する工程（ｅ）と、
    前記第１のストレッサー膜に、前記第１の側壁絶縁膜の側面と前記第１の活性領域の上面とが交わる角部近傍において、上面側から前記角部に向かって延びるスリットを形成する工程（ｆ）とを備えることを特徴とする半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、２５０℃以上であって且つ６００℃以下の堆積温度にて、プラズマＣＶＤ法を用いて、前記第１のストレッサー膜を形成する工程であり、
    前記工程（ｆ）は、前記堆積温度を室温に戻すことにより、前記第１のストレッサー膜に前記スリットを形成する工程であることを特徴とする半導体装置の製造方法。
12. 請求項１０に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、前記第１のストレッサー膜に対して波長が２００ｎｍ以上であって且つ４００ｎｍ以下の紫外線を照射することにより、前記第１のストレッサー膜に前記スリットを形成する工程であることを特徴とする半導体装置の製造方法。
13. 請求項１０〜１２のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ａ）は、前記第１のゲート絶縁膜を形成すると共に、前記半導体基板における前記第１の活性領域とは異なる第２の活性領域に第２のゲート絶縁膜を形成する工程であり、
    前記工程（ｂ）は、前記第１のゲート電極を形成すると共に、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程であり、
    前記工程（ｃ）は、前記第１の側壁絶縁膜を形成すると共に、前記第２のゲート絶縁膜及び前記第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程であり、
    前記工程（ｄ）は、前記第１のソースドレイン領域を形成すると共に、前記第２の活性領域における前記第２の側壁絶縁膜の外側方に第２のソースドレイン領域を形成する工程であり、
    前記工程（ｅ）は、前記第１のストレッサー膜を形成すると共に、前記第２の活性領域上に、前記第２のゲート電極及び前記第２の側壁絶縁膜を覆うように、チャネル領域におけるゲート長方向に引張応力を印加する第２のストレッサー膜を形成する工程であり、
    前記工程（ｆ）は、前記第１のストレッサー膜に前記のスリットを形成する一方で、前記第２のストレッサー膜には、前記第２の側壁絶縁膜の側面と前記第２の活性領域の上面とが交わる角部近傍において、上面側から前記角部に向かって延びるスリットを形成しない工程であることを特徴とする半導体装置の製造方法。
14. 請求項１３に記載の半導体装置の製造方法において、
    前記工程（ｆ）の後に、
    前記第１のストレッサー膜の上に第１の層間絶縁膜を形成すると共に、前記第２のストレッサー膜の上に第２の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜を貫通し、前記第１のソースドレイン領域の上面上のみに到達するように第１のコンタクトプラグを形成すると共に、前記第２の層間絶縁膜を貫通し、前記第２のソースドレイン領域の上面上のみならず前記第２の側壁絶縁膜の側面にも到達するように第２のコンタクトプラグを形成する工程とをさらに備えることを特徴とする半導体装置の製造方法。
15. 請求項１０〜１４のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、シリコン窒化膜からなる前記第１のストレッサー膜を形成する工程であることを特徴とする半導体装置の製造方法。
16. 請求項１０〜１４のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、水素含有シリコン窒化膜からなる前記第１のストレッサー膜を形成する工程であることを特徴とする半導体装置の製造方法。

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