JP2008181594A - 半導体記憶装置 - Google Patents

Abstract

【課題】選別歩留をより向上させる。
【解決手段】通常動作モードにおいてリードコマンドによってメモリセルアレイ１５から読み出されたリードデータが外部端子１０から読み出し可能とされる。タイミング調整部４０は、テストモードにおいて、リードコマンドによってメモリセルアレイ１５から読み出したリードデータと外部端子１０から入力される期待値データとを比較可能とするようにタイミング調整を行う。比較回路２３は、タイミング調整部４０によってタイミングを調整されたリードデータおよび期待値データの比較を行う。アドレスラッチ回路２５は、比較回路２３における比較の結果、一致しない場合にメモリセルアレイ１５のアドレスを容量ヒューズ用アドレスとしてラッチする。不良セルを救済する容量ヒューズ回路１７は、ラッチされた容量ヒューズ用アドレスに基づいて容量ヒューズ素子の切断を行う。
【選択図】図１

Description

本発明は、半導体記憶装置に係り、特に、不良セルを救済する機能を備える半導体記憶装置に係る。

ＤＲＡＭ等の半導体記憶装置には、数多くのメモリセルが設けられているため正常に機能しないメモリセルである不良セルが発生する場合がある。このような不良セルが１つでも発生した場合に半導体記憶装置全体を不良品として廃棄したのでは半導体記憶装置の製造コストが高くなってしまうため、不良セルが発生した場合の救済方法として様々な方法が提案されている。

例えば、特許文献１には、不良セルの有無を確認するためのテスト工程において不良セルが検出された場合に、半導体記憶装置内部において不良セルのアドレスをラッチして製造工程内で容量ヒューズの切断を自動的に行うようにする不良セルの救済方法が開示されている。

特開２００３−３３８１９２号公報

近年、デバイス製造技術の微細化と、デバイス内部の電源の低電圧化により、不安定な不良が発生しやすくなっている。このような不安定な不良を救済工程でいかに再現させるかが重要な歩留対策となる。不良の発生は、後工程以降で発生するものが歩留を決めており、極度に効率化された前工程での救済では再現させることができないことがある。不安定に不良化する不良セルを発生する後工程で救済を可能にするのが容量ヒューズであり、後工程での救済も不良発生の再現性が歩留を大きく左右する。しかしながら、デバイス製造技術の進展に伴い、選別歩留をより一層向上させることが望まれているが、不良発生の再現性を高めて不良セルを救済する技術が知られていなかった。

ところで、従来の不良セルの救済方法では、必ずしも、使用基準に従った動作の不良がテストモードである複数アドレスのデータの同時読み出しモードで再現できない場合があることを、本発明者は見出した。そして、この問題が発生する原因は、容量ヒューズによる救済のためのアドレスの取り込みが、使用基準に従った動作ではない複数アドレスのデータの同時読み出しテストモードにおいてなされ、複数アドレスのデータを同時に読み出すためにメモリセルアレイの動作環境が使用基準に従った動作の時とは異なることに起因していると推断した。すなわち、このように標準の動作仕様とは異なる動作をさせた場合、標準の動作仕様で不良となる不良ビットが不良化しなくなる可能性があり、複数アドレスのデータの同時書き込みモードで不良化しない不良ビットは、容量ヒューズのアドレスを取り込むことができず、不良ビットを救済できないために選別歩留の低下となるとの知見を得た。そこで、標準の使用状態に近い状態において容量ヒューズによる不良セルの救済を行うことで選別歩留を向上させることが可能であると考え、本発明を創案するに至った。

本発明の１つのアスペクトに係る半導体記憶装置は、不良セルを救済する容量ヒューズ回路を備えると共に、通常動作モードにおいてリードコマンドによってメモリセルから読み出されたリードデータが外部端子から読み出し可能とされ、通常動作モードにおいてライトコマンドによって外部端子から入力されるライトデータがメモリセルに書き込み可能とされる半導体記憶装置であって、テストモードにおいてアクティブとされ、リードコマンドによってメモリセルから読み出されたリードデータと外部端子から入力される期待値データとを比較可能とするようにタイミング調整を行うタイミング調整部と、タイミング調整部によってタイミングを調整されたリードデータおよび期待値データの比較を行う比較回路と、比較回路における比較の結果、一致しない場合にメモリセルのアドレスを容量ヒューズ用アドレスとしてラッチするアドレスラッチ回路と、ラッチされた容量ヒューズ用アドレスに基づいて容量ヒューズ素子の切断を行う容量ヒューズ回路と、を備える。

本発明の半導体記憶装置において、テストモードおよび通常動作モードにおいて、リードデータがリードコマンドによってメモリセルから読み出されるタイミングが同一とされることが好ましい。

本発明の半導体記憶装置において、タイミング調整部は、メモリセルから読み出したリードデータを、リードコマンドに基づくリードラッチ信号によってラッチする第１のラッチ回路と、外部端子から入力される期待値データを、リードコマンドに基づくライトラッチ信号によってラッチする第２のラッチ回路と、ライトラッチ信号を遅延させた比較開始タイミングを比較回路に与えるタイミング回路と、を含み、比較回路は、比較開始タイミングによって第１および第２のラッチ回路の出力を比較することが好ましい。

本発明の半導体記憶装置において、タイミング調整部は、テストモードにおいて、リードラッチ信号に対してライトレイテンシに相当する時間遅延を与えてライトラッチ信号のタイミング調整を行うことが好ましい。

本発明の半導体記憶装置において、タイミング調整部は、テストモードにおいて、メモリセルを特定するためのアドレス信号およびメモリセルのリードデータに対するリードラッチ信号に対してアディティブレイテンシに相当する時間遅延を与えることなく、かつリードラッチ信号に対してライトレイテンシに相当する時間遅延を与えることなくタイミング調整を行うことが好ましい。

本発明によれば、タイミング調整部によってタイミングを調整されたリードデータおよび期待値データの比較を行うので、標準の動作仕様に準じたタイミングにおいて容量ヒューズのアドレスを取り込むことが可能となる。したがって、標準の動作仕様で不良となる不良ビットを救済することができるようになるため、容量ヒューズによる救済の効率が上がり、選別歩留をより向上させることができる。

本発明の実施形態に係る半導体記憶装置は、不良セルを救済する容量ヒューズ回路（図１の１７）を備えると共に、通常動作モードにおいてリードコマンドによってメモリセルアレイ（図１の１５）から読み出されたリードデータが外部端子（図１の１０）から読み出し可能とされ、通常動作モードにおいてライトコマンドによって外部端子（図１の１０）から入力されるライトデータがメモリセルアレイ（図１の１５）に書き込み可能とされる半導体記憶装置に対して適用される。テストモードにおいて、リードコマンドによってリード動作を行っているときに比較回路（図１の２３）までライト動作を行う。また、リード動作による出力データの期待値データを外部端子（図１の１０）から入力する。さらに、比較回路（図１の２３）におけるリード動作による出力データとライト動作による期待値データとの比較の開始タイミングをライトラッチ信号に基づいて比較開始タイミング回路（図１の２６）が生成する。アドレスラッチ回路（図１の２５）は、比較回路（図１の２３）による比較結果（正誤判定）を入力する。この場合、入力されたリード動作による出力データとライト動作による期待値データとを比較し一致しなかった場合（誤っていた場合）にアドレス信号をラッチし、標準動作において不良となるアドレスを取り込んで容量ヒューズ回路（図１の１７）における容量ヒューズ素子を切断するように構成される。このような容量ヒューズ素子の切断によって不良セルは代替となるセルが指定され救済される。このように、後工程において実際の動作に近い形で救済を行うことが可能であり、後工程においても基準に従った動作で起こる不良を確実に救済することが可能となる。

従来の容量ヒューズ救済のアドレス取込方式では、標準の動作仕様ではない複数アドレスのデータの同時書き込みモードにエントリする必要があり、複数アドレスのデータの同時書き込みを行うためにセルアレイの動作仕様が標準の動作仕様と異なる動作をさせる。標準の動作仕様とは異なる動作をさせた場合、標準の動作仕様で不良となる不良ビットが不良化しなくなる可能性がある。このため、複数アドレスのデータの同時書き込みモードで不良化しない不良ビットは、容量ヒューズのアドレスを取り込むことができず、不良ビットを救済できないため選別歩留の低下となる。

これに対し、本発明の半導体記憶装置によれば、標準の動作仕様に準じて容量ヒューズのアドレスを取り込むことが可能となる。したがって、標準の動作仕様で不良となる不良ビットを救済できるようになるため、歩留の向上につながる。

図１は、本発明の第１の実施例に係る半導体記憶装置の主要部を示すブロック図である。図１において、半導体記憶装置は、外部端子１０、パラレルシリアル変換回路１１、ライトバスドライバ１２、リードバスラッチ回路１３、データアンプ１４、メモリセルアレイ１５、バッファ１６、容量ヒューズ回路１７、冗長回路１８、冗長切替回路１９、アドレス用ＡＬセレクタ回路２０、リード用ＡＬセレクタ回路２１、ライト用ＷＬセレクタ回路２２、比較回路２３、ライトデータラッチ回路２４、アドレスラッチ回路２５、比較開始タイミング回路２６を備える。ここで、リードバスラッチ回路１３、リード用ＡＬセレクタ回路２１、ライト用ＷＬセレクタ回路２２、ライトデータラッチ回路２４、比較開始タイミング回路２６がタイミング調整部４０に相当する。

アドレス用ＡＬセレクタ回路２０は、ＣＯＬ（カラム）系アドレス信号ＣＡ１、ＡＬ−ＭＲＳ（アディティブレイテンシ−モードレジスタ設定）情報信号ＡＬＭ、内部クロック信号ＣＬＫを入力し、内部クロック信号ＣＬＫのタイミングに同期して、ＣＯＬ系アドレス信号ＣＡ１に対してＡＬ−ＭＲＳ情報信号ＡＬＭで設定されるアディティブレイテンシに相当する遅延を与えてＣＯＬ系アドレス入力信号ＣＡ２としてバッファ１６およびアドレスラッチ回路２５に出力する。

リード用ＡＬセレクタ回路２１は、リード信号ＲＳ、ＡＬ−ＭＲＳ情報信号ＡＬＭ、内部クロック信号ＣＬＫを入力し、内部クロック信号ＣＬＫのタイミングに同期して、リード信号ＲＳに対してＡＬ−ＭＲＳ情報信号ＡＬＭで設定されるアディティブレイテンシに相当する遅延を与えてリードラッチ信号ＲＬとしてリードバスラッチ回路１３およびパラレルシリアル変換回路１１に出力する。

ライト用ＷＬセレクタ回路２２は、ライト信号ＷＳ、リード信号ＲＳ、内部クロック信号ＣＬＫ、ＷＬ−ＭＲＳ（ライトレイテンシ−モードレジスタ設定）情報信号ＷＬＭ、アドレス取込モード信号ＭＯＤＥを入力し、内部クロック信号ＣＬＫのタイミングに同期して、ライト信号ＷＳに対してＷＬ−ＭＲＳ情報信号ＷＬＭで設定されるライトレイテンシに相当する遅延を与えてライトラッチ信号ＷＬとしてライトバスドライバ１２、ライトデータラッチ回路２４、比較開始タイミング回路２６およびパラレルシリアル変換回路１１に出力する。

パラレルシリアル変換回路１１は、アドレス取込モード信号ＭＯＤＥがアクティブでない場合、すなわち通常動作モードの場合、ライトラッチ信号ＷＬがアクティブとされた時に外部端子１０から入力されるデータ信号ＤＱを取り込み、ライトバス信号ＷＢとしてライトバスドライバ１２およびライトデータラッチ回路２４に出力する。また、リードラッチ信号ＲＬがアクティブとされた時にリードバスラッチ回路１３から出力されるリードバス信号ＲＢをデータ信号ＤＱとして外部端子１０に出力する。また、アドレス取込モード信号ＭＯＤＥがアクティブの場合、すなわちテストモードの場合、メモリセルアレイ１５はリード動作となっているが、パラレルシリアル変換回路１１は、ライトラッチ信号ＷＬがアクティブとされた時に外部端子１０から入力されるデータ信号ＤＱを取り込んでライトバス信号ＷＢとしてライトバスドライバ１２およびライトデータラッチ回路２４に出力する。

ライトバスドライバ１２は、アドレス取込モード信号ＭＯＤＥ、ライトラッチ信号ＷＬ、ライトバス信号ＷＢを入力し、アドレス取込モード信号ＭＯＤＥがアクティブでない状態でライトラッチ信号ＷＬがアクティブの場合、ライトバス信号ＷＢを増幅しデータバス信号ＤＢとしてデータアンプ１４に出力する。一方、アドレス取込モード信号ＭＯＤＥがアクティブの場合、出力をハイインピーダンスに保つ。配線数を削減する目的で、データバス信号ＤＢは、通常動作の書き込み動作と読み出し動作とで共通に使用される。ただし、アドレス取込モードを実施する際にリード動作によってデータバス信号ＤＢとして読み出されている読み出しデータを、ライト動作によってライトバスドライバ１２が書き換えてしまわないようにしている。

リードバスラッチ回路１３は、リードラッチ信号ＲＬがアクティブになった時に、データバス信号ＤＢをラッチし、リードバス信号ＲＢとして比較回路２３およびパラレルシリアル変換回路１１に出力する。

データアンプ１４は、セルからデータを読み出す場合、メモリセルアレイ１５または冗長回路１８から冗長切替回路１９を介して出力した主Ｉ／Ｏ信号ＩＯＳを増幅してデータバス信号ＤＢとしてリードバスラッチ回路１３に出力する。また、セルにデータを書き込む場合、ライトバスドライバ１２が出力するデータバス信号ＤＢを増幅して主Ｉ／Ｏ信号ＩＯＳとして冗長切替回路１９を介してメモリセルアレイ１５または冗長回路１８に出力する。

バッファ１６は、ＣＯＬ系アドレス入力信号ＣＡ２およびＲＯＷ（ロウ）系アドレス信号ＲＡを増幅し、データの読み出しあるいは書き込みの対象とされるセルに対応するアドレスとしてメモリセルアレイ１５に出力する。

ライトデータラッチ回路２４は、ライトバス信号ＷＢ、ライトラッチ信号ＷＬ、アドレス取込モード信号ＭＯＤＥを入力し、アドレス取込モード信号ＭＯＤＥがアクティブの場合、ライトラッチ信号ＷＬによってライトバス信号ＷＢをラッチし、ライトデータ信号ＷＤとして比較回路２３の一端に出力する。

比較開始タイミング回路２６は、ライトラッチ信号ＷＬを入力して所定の遅延を与え、比較開始信号ＣＳとして比較回路２３に出力する。

比較回路２３は、ライトデータ信号ＷＤ、リードバス信号ＲＢ、比較開始信号ＣＳ、アドレス取込モード信号ＭＯＤＥを入力し、アドレス取込モード信号ＭＯＤＥがアクティブの場合、比較開始信号ＣＳがアクティブになったタイミングでライトデータ信号ＷＤとリードバス信号ＲＢとを比較する。比較の結果、一致しない場合、すなわちリード動作による出力データ（リードバス信号ＲＢが相当する）とライト動作による期待値データ（ライトデータ信号ＷＤが相当する）が不一致の場合にアドレス取込信号ＡＬをアクティブとしてアドレスラッチ回路２５に出力する。

アドレスラッチ回路２５は、アドレス取込信号ＡＬ、ＲＯＷ（ロウ）系アドレス信号ＲＡ、ＣＯＬ系アドレス入力信号ＣＡ２、アドレス取込モード信号ＭＯＤＥを入力し、アドレス取込モード信号ＭＯＤＥがアクティブ（テストモード）であってアドレス取込信号ＡＬがアクティブの場合、ＣＯＬ系アドレス入力信号ＣＡ２およびＲＯＷ（ロウ）系アドレス信号ＲＡをラッチして容量ヒューズ回路１７に出力する。また、アドレス取込モード信号ＭＯＤＥがアクティブでない場合、すなわち通常動作の場合、入力されるＣＯＬ系アドレス入力信号ＣＡ２およびＲＯＷ（ロウ）系アドレス信号ＲＡが容量ヒューズ回路１７において救済の対象となるアドレスか否かを判断し、救済の対象となる場合には、バッファ１６を動作させないようにすると共に、冗長切替回路１９に対してデータアンプ１４と冗長回路１８とが接続されるように設定する。なお、救済の対象ではない場合には、バッファ１６を動作させ、冗長切替回路１９に対してデータアンプ１４とメモリセルアレイ１５とが接続されるように設定する。

容量ヒューズ回路１７は、アドレスラッチ回路２５においてテストモードでラッチしたアドレスに対応するヒューズ素子を切断すると共に、アドレスラッチ回路２５において通常モードでラッチしたアドレスに対応するヒューズ素子が切断されているか否かをアドレスラッチ回路２５に通知する。すなわち、通常モードでラッチしたアドレスが救済の対象となるアドレスか否かを判断してアドレスラッチ回路２５に通知する。

メモリセルアレイ１５は、複数のメモリセルから構成され、バッファ１６によって与えられるアドレスに対応するセルがアクセスされる。リード動作において対応するセルのデータを冗長切替回路１９を介して主Ｉ／Ｏ信号ＩＯＳとしてデータアンプ１４に出力する。また、ライト動作においてデータアンプ１４から出力される主Ｉ／Ｏ信号ＩＯＳが、対応するセルに冗長切替回路１９を介して書き込まれる。

冗長回路１８は、メモリセルアレイ１５における不良セルの代替セルを構成する回路であって、冗長切替回路１９によってメモリセルアレイ１５および冗長回路１８の一方が選択されてデータアンプ１４と接続される。

次に、図２に示すタイミングチャートを用いて、アドレス取り込みのためのデータ比較動作について説明する。アドレス取込モード信号ＭＯＤＥをアクティブ（テストモードにエントリ）すると、ライト用ＷＬセレクタ回路２２が有効になる。また、リードコマンドを入力した場合、パラレルシリアル変換回路１１は、ライトの動作仕様となる。さらに、データ比較用の回路であるライトデータラッチ回路２４、比較開始タイミング回路２６、比較回路２３、アドレスラッチ回路２５が有効になる。

ＡＣＴコマンド、リードコマンドを入力すると、通常仕様の動作と同じようにＲＯＷ系アドレス信号ＲＡ、ＣＯＬ系アドレス入力信号ＣＡ１を入力し、セルデータ読み出し信号が動作し、メモリセルアレイ１５中の該当するセルのデータが主Ｉ／Ｏ信号ＩＯＳとして読み出される。主Ｉ／Ｏ信号ＩＯＳとして読み出されたデータは、データアンプ１４で増幅され、データバス信号ＤＢとしてリードバスラッチ回路１３に入力される。そして、リードバスラッチ回路１３は、リードラッチ信号ＲＬにより、リードバス信号ＲＢとしてアレイのセルのデータを比較回路２３に出力する。リードバス信号ＲＢの他方の出力先であるパラレルシリアル変換回路１１は、アドレス取込モード信号ＭＯＤＥによってリード動作を行わない点が通常のリード動作と異なる。

パラレルシリアル変換回路１１は、アドレス取込モードのテストモードに設定されるとアドレス取込モード信号ＭＯＤＥによって通常動作におけるライト動作相当を実行する。リードコマンドからライトレイテンシに相当する時間待機後、外部端子１０にセルから読み出すデータの期待値を入力する。外部端子１０から入力された期待値データは、ライトバス信号ＷＢとしてパラレルシリアル変換回路１１から出力され、ライトラッチ信号ＷＬによってライトデータラッチ回路２４にラッチされる。このとき、ライトバスドライバ１２は、アドレス取込モード信号ＭＯＤＥによって非活性とされる点が通常のライト動作と異なる。

ライトデータラッチ回路２４は、ラッチしたライトバス信号ＷＢをライトデータ信号ＷＤとして比較回路２３に出力する。ここでライトレイテンシの待機期間があるためにライト仕様による比較回路２３へのセルの読み出しデータの期待値データとなるライトデータ信号ＷＤは、リード仕様によるセルの読み出しデータとなるリードバス信号ＲＢよりも遅れることとなる。そこで、比較開始タイミング回路２６は、ライトデータ信号ＷＤの出力タイミングであるライトラッチ信号ＷＬのタイミングを調整して比較開始信号ＣＳを作り出す。

比較回路２３は、比較開始信号ＣＳによってリードバス信号ＲＢとライトデータ信号ＷＤとを比較し、比較結果をアドレス取込信号ＡＬとしてアドレスラッチ回路２５に出力する。セル読み出しデータであるリードバス信号ＲＢとセル読み出しデータの期待値データであるライトデータ信号ＷＤとの信号レベルが異なる場合、すなわちセル読み出しデータが誤りであると判断された場合には、アドレス取込信号ＡＬをアドレスラッチ回路２５に出力する。

アドレス取込モード信号ＭＯＤＥによってアクティブ（有効）となっているアドレスラッチ回路２５は、ＲＯＷ系アドレス信号ＲＡをロウアドレスとして、ＣＯＬ系アドレス入力信号ＣＡ２をカラムアドレスとしてラッチする。容量ヒューズ回路１７は、アドレス取込モード終了後、アドレスラッチ回路２５においてラッチされたＲＯＷ系アドレス信号ＲＡとＣＯＬ系アドレス入力信号ＣＡ２とに対応したセルに係る容量ヒューズを破壊する。これによって不良となったセルが救済されることとなる。

図３は、本発明の第２の実施例に係る半導体記憶装置の主要部を示すブロック図である。図３において、半導体記憶装置は、外部端子１０、パラレルシリアル変換回路１１、ライトバスドライバ１２、リードバスラッチ回路１３、データアンプ１４、メモリセルアレイ１５、バッファ１６、容量ヒューズ回路１７、冗長回路１８、冗長切替回路１９、アドレス用ＡＬセレクタ回路２０、リード用ＡＬセレクタ回路２１、ライト用ＷＬセレクタ回路２２ａ、比較回路２３、ライトデータラッチ回路２４、アドレスラッチ回路２５、比較開始タイミング回路２６、テストモード用セレクタ回路３１、３３、３５、テストモード用ライトタイミング回路３２、テストモード用リードタイミング回路３４を備える。ここで、リードバスラッチ回路１３、ライトデータラッチ回路２４、比較開始タイミング回路２６、テストモード用セレクタ回路３１、３３、３５、テストモード用ライトタイミング回路３２、テストモード用リードタイミング回路３４がタイミング調整部４０ａに相当する。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。

ライト用ＷＬセレクタ回路２２ａは、ライト信号ＷＳ、内部クロック信号ＣＬＫ、ＷＬ−ＭＲＳ（ライトレイテンシ−モードレジスタ設定）情報信号ＷＬＭを入力し、内部クロック信号ＣＬＫのタイミングに同期して、ライト信号ＷＳに対してＷＬ−ＭＲＳ情報信号ＷＬＭで設定されるライトレイテンシに相当する遅延を与えてテストモード用セレクタ回路３３に出力する。

テストモード用セレクタ回路３１は、アドレス取込モード信号ＭＯＤＥがアクティブでない場合（通常動作モード）、アドレス用ＡＬセレクタ回路２０の出力信号をＣＯＬ系アドレス入力信号ＣＡ２としてバッファ１６およびアドレスラッチ回路２５に出力する。また、アドレス取込モード信号ＭＯＤＥがアクティブの場合（テストモード）、ＣＯＬ系アドレス入力信号ＣＡ１をそのままＣＯＬ系アドレス入力信号ＣＡ２としてバッファ１６およびアドレスラッチ回路２５に出力する。

テストモード用ライトタイミング回路３２は、リード信号ＲＳを入力し、所定の時間遅延を与えてテストモード用セレクタ回路３３に出力する。

テストモード用セレクタ回路３３は、アドレス取込モード信号ＭＯＤＥがアクティブでない場合（通常動作モード）、ライト用ＷＬセレクタ回路２２ａの出力信号をライトラッチ信号ＷＬとしてライトバスドライバ１２、ライトデータラッチ回路２４、比較開始タイミング回路２６およびパラレルシリアル変換回路１１に出力する。また、アドレス取込モード信号ＭＯＤＥがアクティブの場合（テストモード）、テストモード用ライトタイミング回路３２の出力信号をライトラッチ信号ＷＬとしてライトバスドライバ１２、ライトデータラッチ回路２４、比較開始タイミング回路２６およびパラレルシリアル変換回路１１に出力する。

テストモード用リードタイミング回路３４は、リード信号ＲＳを入力し、所定の時間遅延を与えてテストモード用セレクタ回路３５に出力する。

テストモード用セレクタ回路３５は、アドレス取込モード信号ＭＯＤＥがアクティブでない場合（通常動作モード）、リード用ＡＬセレクタ回路２１の出力信号をリードラッチ信号ＲＬとしてリードバスラッチ回路１３およびパラレルシリアル変換回路１１に出力する。また、アドレス取込モード信号ＭＯＤＥがアクティブの場合（テストモード）、テストモード用リードタイミング回路３４の出力信号をリードラッチ信号ＲＬとしてリードバスラッチ回路１３およびパラレルシリアル変換回路１１に出力する。

次に、図４に示すタイミングチャートを用いて、テストモードにおいてアドレス取り込みのためのデータ比較のタイミングについて説明する。アドレス取込モード信号ＭＯＤＥをアクティブにすることで、テストモード用セレクタ回路３１は、ＣＯＬ系アドレス入力信号ＣＡ２の出力タイミングを標準動作仕様のタイミングであるＡＬ（アディティブレイテンシ）待機後のＣＯＬ系アドレス信号（アドレス用ＡＬセレクタ回路２０の出力信号）からＣＯＬ系アドレス信号ＣＡ１に切り替える。テストモード用セレクタ回路３５は、リードラッチ信号ＲＬの出力タイミングを標準動作仕様のＡＬ待機後のリード信号（リード用ＡＬセレクタ回路２１の出力信号）からテストモードリード信号（テストモード用リードタイミング回路３４の出力信号）に切り替える。テストモード用セレクタ回路３３は、ライトラッチ信号ＷＬの出力タイミングを標準動作仕様のＷＬ待機後のライト信号（ライト用ＷＬセレクタ回路２２ａの出力信号）からテストモードライト信号（テストモード用ライトタイミング回路３２の出力信号）に切り替える。これらの切替動作により、標準動作におけるアディティブレイテンシとライトレイテンシの設定を無効にし、テストモード用ライトタイミング回路３２で作られたテストモードライト信号とテストモード用リードタイミング回路３４で作られたテストモードリード信号とを標準動作とは別に設定する。

このような設定によって、リードラッチ信号ＲＬとライトラッチ信号ＷＬのタイミングをできるだけ近づけて、リードバス信号ＲＢとライトデータ信号ＷＤの比較タイミングを一致させることが可能となる。この結果、比較開始信号ＣＳをほとんど遅らせる必要が無くなり、第１の実施例のようにアドレス取込信号ＡＬを待機させずに出力することが可能となる。したがって、比較結果を得るまでの時間を短くして検査サイクルが速まり、不良ビットの救済動作を効率的に行うことができるようになる。

すなわち、第１の実施例では、ライトラッチ信号ＷＬおよびリードラッチ信号ＲＬは、標準の読み込み動作と同様にアディティブレイテンシおよびライトレイテンシの待機後に動作する。これに対し、本実施例では、アドレス取込モード信号ＭＯＤＥをアクティブにしたときには、標準の動作仕様であるアディティブレイテンシおよびライトレイテンシの設定を無効にし、ライトラッチ信号ＷＬとリードラッチ信号ＲＬは、共にアドレス取込モード専用のタイミングに切り替わる。これにより、第１の実施例におけるリードラッチ信号ＲＬからライトラッチ信号ＷＬが発生するまでの待時間を短くすることができ、より効率的な動作を行うことが可能となる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係る半導体記憶装置の主要部を示すブロック図である。 本発明の第１の実施例に係る半導体記憶装置におけるアドレス取り込みのタイミングチャートである。 本発明の第２の実施例に係る半導体記憶装置の主要部を示すブロック図である。 本発明の第２の実施例に係る半導体記憶装置におけるアドレス取り込みのタイミングチャートである。

符号の説明

１０ 外部端子
１１ パラレルシリアル変換回路
１２ ライトバスドライバ
１３ リードバスラッチ回路
１４ データアンプ
１５ メモリセルアレイ
１６ バッファ
１７ 容量ヒューズ回路
１８ 冗長回路
１９ 冗長切替回路
２０ アドレス用ＡＬセレクタ回路
２１ リード用ＡＬセレクタ回路
２２、２２ａ ライト用ＷＬセレクタ回路
２３ 比較回路
２４ ライトデータラッチ回路
２５ アドレスラッチ回路
２６ 比較開始タイミング回路
３１、３３、３５ テストモード用セレクタ回路
３２ テストモード用ライトタイミング回路
３４ テストモード用リードタイミング回路
４０、４０ａ タイミング調整部
ＡＬ アドレス取込信号
ＡＬＭ ＡＬ−ＭＲＳ（モードレジスタ設定）情報信号
ＣＡ１、ＣＡ２ ＣＯＬ（カラム）系アドレス信号
ＣＬＫ 内部クロック信号
ＣＳ 比較開始信号
ＤＢ データバス信号
ＤＱ データ信号
ＩＯＳ 主Ｉ／Ｏ信号
ＭＯＤＥ アドレス取込モード信号
ＲＡ ＲＯＷ（ロウ）系アドレス信号
ＲＢ リードバス信号
ＲＬ リードラッチ信号
ＲＳ リード信号
ＷＢ ライトバス信号
ＷＤ ライトデータ信号
ＷＬ ライトラッチ信号
ＷＬＭ ＷＬ−ＭＲＳ情報信号
ＷＳ ライト信号

Claims (5)

1. 不良セルを救済する容量ヒューズ回路を備えると共に、通常動作モードにおいてリードコマンドによってメモリセルから読み出されたリードデータが外部端子から読み出し可能とされ、前記通常動作モードにおいてライトコマンドによって前記外部端子から入力されるライトデータがメモリセルに書き込み可能とされる半導体記憶装置であって、
   テストモードにおいてアクティブとされ、前記リードコマンドによってメモリセルから読み出されたリードデータと前記外部端子から入力される期待値データとを比較可能とするようにタイミング調整を行うタイミング調整部と、
   前記タイミング調整部によってタイミングを調整されたリードデータおよび期待値データの比較を行う比較回路と、
   前記比較回路における比較の結果、一致しない場合にメモリセルのアドレスを容量ヒューズ用アドレスとしてラッチするアドレスラッチ回路と、
   前記ラッチされた容量ヒューズ用アドレスに基づいて容量ヒューズ素子の切断を行う容量ヒューズ回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記テストモードおよび通常動作モードにおいて、前記リードデータが前記リードコマンドによってメモリセルから読み出されるタイミングが同一とされることを特徴とする請求項１記載の半導体記憶装置。
3. 前記タイミング調整部は、
   メモリセルから読み出した前記リードデータを、前記リードコマンドに基づくリードラッチ信号によってラッチする第１のラッチ回路と、
   前記外部端子から入力される期待値データを、前記リードコマンドに基づくライトラッチ信号によってラッチする第２のラッチ回路と、
   前記ライトラッチ信号を遅延させた比較開始タイミングを前記比較回路に与えるタイミング回路と、
   を含み、
   前記比較回路は、前記比較開始タイミングによって前記第１および第２のラッチ回路の出力を比較することを特徴とする請求項１記載の半導体記憶装置。
4. 前記タイミング調整部は、前記テストモードにおいて、前記リードラッチ信号に対してライトレイテンシに相当する時間遅延を与えて前記ライトラッチ信号のタイミング調整を行うことを特徴とする請求項３記載の半導体記憶装置。
5. 前記タイミング調整部は、前記テストモードにおいて、メモリセルを特定するためのアドレス信号およびメモリセルのリードデータに対する前記リードラッチ信号に対してアディティブレイテンシに相当する時間遅延を与えることなく、かつ前記リードラッチ信号に対してライトレイテンシに相当する時間遅延を与えることなくタイミング調整を行うことを特徴とする請求項３記載の半導体記憶装置。

Images