JP2008177246A - 半導体装置 - Google Patents

Abstract

【課題】ガードリングで形成される寄生バイポーラ素子の動作を抑制し、素子の破壊を防止する半導体装置を提供することにある。
【解決手段】本発明による半導体装置は、信号が入力又は出力されるパッド１と、ＥＳＤ保護素子３０が形成され、コンタクト３３を介してパッド１に電気的に接続されたＮウェル３１と、Ｎウェル３１の周囲に所定の幅で設けられ、コンタクト１３を介して低電位電源ＧＮＤに接続されたＰ型ガードリング１０と、Ｐ型ガードリング１０の周囲に所定の幅で設けられ、コンタクト２３を介して高電位電源ＶＤＤに接続されたＮ型ガードリング２０とを具備する。コンタクト２３はＰ型ガードリング１０を挟んでコンタクト３３と対向する領域から外れたＮ型ガードリング２０上の領域に設けられる。
【選択図】図３

Description

本発明は、半導体装置に関し、特にＥＳＤ保護回路のラッチアップを防止するためのガードリングを備えた半導体装置に関する。

ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含む回路に対するノイズを遮断するための技術としてガードリングがある。一般にガードリングは、ＭＯＳトランジスタが形成されるウェル内のキャリアを吸収するため、当該ウェルと同じ導電型の拡散層と多数のコンタクトとが設けられる。又、複数のガードリングを回路の周囲に形成し、ノイズの遮断能力を向上させた技術がある。ガードリングに関する従来技術が、特開平５−１１０００２号公報（特許文献１参照）や特開２００１−１４８４６６号公報（特許文献２参照）に記載されている。

一方、半導体集積回路では、パッドと内部回路との間に、静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）から内部回路を保護するためのＥＳＤ保護回路が設けられる。この際、ＥＳＤ保護回路に対するノイズによるラッチアップを防止するため、ＥＳＤ保護素子の周囲にガードリングが設けられる。

図８は、従来技術によるＥＳＤ保護素子６０と、その周囲に設けられたガードリングのレイアウトを示す平面図である。図８を参照して、ＥＳＤ保護素子６０は、Ｎウェル６１上に設けられた複数のＰ型ＭＯＳトランジスタを備える。又、ＥＳＤ保護素子６０の基板となるＮウェル６１は、Ｎ^＋拡散層６２及びコンタクト６３を介してＰａｄと電気的に接続される。Ｎウェル６１の周囲を囲みＰ型ガードリング４０が設けられ、更に、その周囲を囲みＮ型ガードリング５０が設けられる。

Ｐ型ガードリング４０は、Ｎウェル６１に隣接するＰウェル４１を備え、Ｐ^＋拡散層４２及びコンタクト４３を介して接地電位ＧＮＤに接続される。Ｎ型ガードリング５０は、Ｐウェル４１に隣接するＮウェル５１を備え、Ｎ^＋拡散層５２及びコンタクト５３を介して電源電位ＶＤＤに接続される。ここで、Ｐ型ガードリング４０及びＮ型ガードリング５０には、できるだけ多くのキャリアを吸収できるように、多数のコンタクト４３及び５３が設けられる。
特開平５−１１０００２号公報 特開２００１−１４８４６６号公報

図８に示すような半導体装置では、Ｎウェル５１をコレクタ、Ｐウェル４１をベース、Ｎウェル６１をエミッタとする寄生バイポーラ素子が形成される。このため、ＥＳＤにより電源電位ＶＤＤを基準にしてＰａｄに負の過電圧が印加される場合、この寄生バイポーラ素子に多大なＥＳＤ電流が流れ、寄生バイポーラ素子の破壊を招くことがある。詳細には、電源電位ＶＤＤを基準にして負のＥＳＤ電圧がＰａｄに供給されると、Ｐウェル４１とＮウェル６１との間は順バイアスとなる。Ｐウェル４１からＮウェル６１に流れるベース電流によって寄生のＮＰＮバイポーラ素子が動作し、Ｎウェル５１とＮウェル６１との間にＥＳＤ電流が流れる。特に、ベースにあたるＰウェル４１の幅が狭い場合、少ないベース電流によって大きなコレクタ電流が流れ寄生ＮＰＮバイポーラ素子が破壊される。ベースにあたるＰウェル４１の幅を広くして寄生バイポーラ素子のゲインを小さくすることや、Ｎウェル５１の幅を広くして破壊耐性を向上させることが考えられるが、これでは、レイアウト面積が大きくなってしまう。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による半導体装置は、信号が入力又は出力されるパッド（１）と、パッドに電気的に接続された第１導電型の第１ウェル（３１）と、第１ウェル（３１）の周囲に設けられた第１ガードリング（１０）と、第１ガードリング（１０）の周囲に設けられた第２ガードリング（２０）と、を具備し、第１ウェル（３１）は、第１ウェル上に設けられた複数の第１コンタクト（３３）を介してパッド（１）に接続され、第１ガードリング（１０）は、第２導電型の第２ウェル（１１）と、第２ウェル（１１）上に設けられ、第２ウェル（１１）に第１の電源電位を供給する複数の第２コンタクト（１３）とを備え、第２ガードリング（２０）は、第１導電型の第３ウェル（２１）と、第３ウェル（２１）上に設けられ、第３ウェル（２１）に第２の電源電位を供給する複数の第３コンタクト（２３）とを備え、第３コンタクト（２３）は、第１ガードリング（１０）を挟んで第１コンタクト（３３）と対向する第２ガードリング（２０）上の領域には設けられず、この領域から外れた第２ガードリング（２０）上の領域に設けられている。これにより、第１ガードリング（１０）、第２ガードリング（２０）、Ｎウェル（１１）で形成される寄生バイポーラ素子（６）におけるベース領域が拡大する。又、ノイズ電流の経路上のコレクタ寄生抵抗が増大する。このため、寄生バイポーラ素子（６）を経路とするノイズ電流を制限することができる。

本発明による半導体装置によれば、ラッチアップ耐性を損なうことなく、ガードリングで形成される寄生バイポーラ素子の動作を抑制し、素子の破壊を防止することができる。

又、周囲にガードリングが設けられたＥＳＤ保護素子のＥＳＤ耐量を向上することができる。

更に、周囲にガードリングが設けられた素子を備える半導体装置の回路面積を縮小することができる。

以下、添付図面を参照して、本発明による半導体装置の実施の形態が説明される。本実施の形態では、内部回路に対するＥＳＤ破壊防止を目的とするＥＳＤ保護素子と、そのＥＳＤ保護素子のラッチアップ耐性を向上させるためのガードリングとを備える半導体装置について説明する。

１．ＥＳＤ電流の経路
図１から図３を参照して、本発明による半導体装置１００の構成、及び半導体装置１００におけるＥＳＤ電流の放電経路を説明する。図１は、ＥＳＤ電流を流して内部回路４を保護するＥＳＤ保護回路２、３、及び５を備える半導体装置１００の構成を示す回路図である。内部回路４は、第１電源（電源電位ＶＤＤ、以下、電源ＶＤＤと称す）と第２電源（接地電位ＧＮＤ、以下、電源ＧＮＤと称す）との間に設けられ、信号を入力又は出力するためのＰａｄ１に接続される。ＥＳＤ保護回路２は、電源ＶＤＤとＰａｄ１との間に設けられ、ＥＳＤ電流をＰａｄ1と電源ＶＤＤ間に流す。ＥＳＤ保護回路３は、電源ＧＮＤとＰａｄ１との間に設けられ、ＥＳＤ電流を電源ＧＮＤとＰａｄ１間に流す。ＥＳＤ保護回路５は、電源ＶＤＤと電源ＧＮＤとの間に設けられ、ＥＳＤ電流を電源ＶＤＤと電源ＧＮＤ間に流す。又、後述するように、ＥＳＤ保護回路２、３の周囲にはガードリングが設けられるため、ＥＳＤ保護回路２、３とガードリングとによって寄生バイポーラ素子が形成される。図１には、ＥＳＤ保護回路３とガードリングによって形成される寄生バイポーラ素子６が示される。

ＥＳＤ保護素子３０の周囲には、図３に示されるようにガードリングが設けられる。図３を参照して、ＥＳＤ保護回路３は、ＥＳＤ保護素子３０としてＮウェル３１上に設けられた並列接続の複数のＰ型ＭＯＳトランジスタを備える。複数のＰ型ＭＯＳトランジスタは、図２に示されるように、ドレインとゲートがＰａｄ１に接続され、ソースが電源ＧＮＤに接続されている。又、ＥＳＤ保護回路３の基板となるＮウェル３１は、Ｎ^＋拡散層３２及びコンタクト３３を介して、配線（図示せず）により、Ｐａｄ１と電気的に接続される。Ｎウェル３１の周囲を囲みＰ型ガードリング１０が設けられ、更に、Ｐ型ガードリング１０の周囲を囲みＮ型ガードリング２０が設けられる。Ｐ型ガードリング１０は、Ｎウェル３１に隣接するＰウェル１１を備え、Ｐ^＋拡散層１２及びコンタクト１３を介して電源ＧＮＤ配線（図示せず）に接続される。Ｎ型ガードリング２０は、Ｐウェル１１に隣接するＮウェル２１を備え、Ｎ^＋拡散層２２及びコンタクト２３を介して電源ＶＤＤ配線（図示せず）に接続される。

このような構成により、ＥＳＤ保護素子３０が形成されたＮウェル３１と、その周囲に形成されるＰ型ガードリング１０及びＮ型ガードリング２０とによって、コレクタ、エミッタ、ベースがそれぞれ電源ＶＤＤ、Ｐａｄ１、電源ＧＮＤに接続された寄生ＮＰＮバイポーラトランジスタ（寄生バイポーラ素子６）が形成される。

図１を参照して、通常、Ｐａｄ１と電源ＶＤＤとの間におけるＥＳＤ電流の放電経路は、経路１：Ｐａｄ１〜ＥＳＤ保護回路２〜電源ＶＤＤと、経路２：Ｐａｄ１〜ＥＳＤ保護回路３〜ＥＳＤ保護回路５〜電源ＶＤＤとがある。しかし、ＥＳＤによって電源ＶＤＤとＰａｄ１間に印加される電位によっては、第３の経路：Ｐａｄ１〜寄生バイポーラ素子６〜電源ＶＤＤがＥＳＤ電流の放電経路となり得る。例えばＥＳＤによってＰａｄ１に電源ＶＤＤを基準として負の過電圧が印加される場合、Ｐウェル１１とＮウェル３１との間の電位が順バイアスとなり、Ｐウェル１１からＮウェル３１に流れるベース電流によって寄生バイポーラ素子６が動作する。又、Ｐａｄ１に電源電位ＶＤＤ以上の信号電位を与えるような回路である場合、ＥＳＤ保護素子で電位がクランプされるため、図２のようにＰａｄ１と電源ＶＤＤとの間にＥＳＤ保護回路を設けることができず、ＥＳＤ電流の放電経路は、上述の経路２のみとなる。このため、寄生バイポーラ素子６は、更に放電動作しやすい状態となり、経路３を介したＥＳＤ電流が多く流れて素子破壊を助長する。

２．ガードリングが設けられたＥＳＤ保護素子のレイアウト
図３及び図４を参照して、本発明によるガードリングを備えるＥＳＤ保護素子３０のレイアウト構造を説明する。本発明では、ＥＳＤ保護素子３０の基板（Ｎウェル３１）に対するコンタクト３３、Ｐ型ガードリング１０に対するコンタクト１３、及びＮ型ガードリング２０に対するコンタクト２３の配置を適切にすることで、寄生バイポーラ素子６としての動作を抑制する。

図３を参照して、矩形のＮウェル３１上にはＥＳＤ保護素子３０が形成される。このＥＳＤ保護素子３０を囲みＮウェル３１上にはＮ^＋拡散層３２が形成される。寄生バイポーラ素子６のエミッタコンタクトとなる複数のコンタクト３３は、Ｎ^＋拡散層３２上の所定の領域に設けられ、Ｐａｄ１に接続された配線とＮウェル３１とを電気的に接続する。Ｎウェル３１を囲み一定の幅を持ったＰウェル１１が形成される。又、Ｐウェル１１上には、Ｐ^＋拡散層１２がＰウェル１１の幅より狭い一定の幅で形成される。寄生バイポーラ素子６のベースコンタクトとなる複数のコンタクト１３は、Ｐ^＋拡散層１２上の所定の領域に設けられ、電源ＧＮＤ配線とＰウェル１１とを電気的に接続する。Ｐウェル１１を囲み一定の幅を持ったＮウェル２１が形成される。又、Ｎウェル２１上にはＮ^＋拡散層２２がＮウェル２１の幅より狭い一定の幅で形成される。寄生バイポーラ素子６のコレクタコンタクトとなる複数のコンタクト２３は、Ｎ^＋拡散層２２上の所定の領域に設けられ、電源ＶＤＤ配線とＮウェル２１とを電気的に接続する。

図４を参照して、コンタクト１３、２３、３３の配置の詳細を説明する。複数のコンタクト３３は、Ｎウェル３１の周辺部のＮ^＋拡散層３２上にＮウェル３１の辺に沿って所定の間隔で設けられている。複数のコンタクト１３は、Ｐウェル１１に設けられたＰ^＋拡散層１２上に所定の間隔で設けられている。複数のコンタクト２３は、Ｎウェル２１に設けられたＮ^＋拡散層２２上に所定の間隔で設けられている。ここで、コンタクト２３は、Ｐウェル１１を挟んでコンタクト３３と対向するＮ^＋拡散層２２上の領域には配置されておらず、所定距離外れたＮ^＋拡散層２２上の領域に設けられている。コンタクト１３は、コンタクト３３と対向するＰ^＋拡散層１２上の領域に設けられている。尚、コンタクト１３、２３、３３は、複数個ずつ設けられても良い。図４では、それぞれ４つで１組のコンタクト群を構成する。コンタクト群のレイアウトは、上述と同様に、コンタクト２３のコンタクト群は、コンタクト３３のコンタクト群に対してＰウェル１１を挟んでコンタクト３３のコンタクト群に対抗するＮ^＋拡散層２２上の領域には配置されず、所定距離外れたＮ^＋拡散領域２２上の領域に設けられている。尚、コンタクト群の数は４つとは限らず、ガードリングの効果を得られるコンタクト数を確保できれば何個でも構わない。

コンタクト３３とコンタクト２３との位置関係は、寄生バイポーラ素子６が動作しないように、後述する距離Ｂが確保されるように設定される。コンタクト３３に最短距離に設けられるコンタクト２３は、コンタクト３３に対向する領域から、Ｎウェル２１の長手方向に距離Ｃだけ離れた領域に設けられる。この際、Ｐウェル１１の幅をＡとすると、距離Ｂは、幅Ａの１．２倍以上であることが好ましい（ただし、Ｂ^２＝Ａ^２＋Ｃ^２）。

３．効果
図５から図７を参照して、コンタクトの配置による経路３へのＥＳＤ電流の遮断効果について説明する。図５を参照して、ＥＳＤ電流が寄生バイポーラ素子６を流れる場合の経路を、経路４と経路５に分解して説明する。図６は、図５におけるＤ−Ｄ’の断面図である。図７は、図５におけるＥ−Ｅ’の断面構造と、その周辺のコンタクト１３、２３、３３との位置関係を示す模式図である。尚、図６、図７においてＮウェル２１、３１及びＰウェル１１は図示されていないＰ型半導体基板上に形成されている。図６を参照して、経路４におけるＰウェル１１の領域は、図４に示すＰウェル１１の幅Ａより拡がる。すなわち、寄生バイポーラ素子６のベース領域は拡がり、寄生バイポーラ素子６のゲインは小さくなる。このため、ＥＳＤ電流が経路４を流れるためには、より大きなベース電流が必要となり、寄生バイポーラ素子６が動作しづらい状態となる。又、図７を参照して、経路５では、コンタクト２３に至るまでのＮ^＋拡散層２２が従来よりも長くなり、寄生バイポーラ素子６のコレクタに拡散抵抗Ｒが接続されたことと等価となる。このため、この拡散抵抗ＲによってＥＳＤ電流が制限される。

更に、寄生バイポーラ素子６に流れるＥＳＤ電流を制限する方法として、ベースとなるＰ型ガードリング１０（Ｐウェル１１及びＰ^＋拡散層１２）の不純物濃度を増加させることも有効である。

一方、コンタクト１３とコンタクト３３は対向する位置に設けられているため、最短距離が確保される。このため、充分なキャリアの吸収を確保できることからラッチアップ耐性を低下することなくＥＳＤ電流による破壊を防ぐことができる。

以上のように、本発明による半導体装置１００では、ガードリングに設けるコンタクトを適切な位置に配置することで、ガードリングと、ＥＳＤ保護回路３との間に形成される寄生バイポーラ素子６の動作を抑制し、寄生バイポーラ素子６を介して流れるＥＳＤ電流を制限することができる。このため、ＥＳＤ電流による素子破壊を防止することができる。特に、図２のようにＰａｄ１と電源ＶＤＤとの間にＥＳＤ保護素子を設けることができない回路に対し、有効である。又、従来技術では、寄生バイポーラ素子を動作させないため、ガードリングの幅を広く設定する必要があった。しかし、本発明によれば、コンタクト２３をコンタクト３３から離隔するように配置することで、電流経路上のＮ^＋拡散層２２の拡散抵抗Ｒが追加され、更にベース幅が拡張されるため寄生バイポーラ素子６の動作を制御することができる。このため、ガードリング幅を広く設定する必要がなく回路面積を縮小できる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、ＥＳＤ素子としてＰチャネル型ＭＯＳトランジスタを備えるＥＳＤ保護回路３に寄生する寄生バイポーラ素子６に関し、その動作を抑制するレイアウトについて説明したが、Ｎチャネル型ＭＯＳトランジスタを備えるＥＳＤ保護回路２についても適用できる。又、ＥＳＤ保護素子はバイポーラ素子であっても良い。

図１は、本発明に係る半導体装置におけるＥＳＤ電流の放電経路を示す回路図である。 図２は、電源ＶＤＤとＰａｄとの間にＥＳＤ保護回路を設けることができない半導体装置におけるＥＳＤ電流の放電経路を示す回路図である。 図３は、本発明によるガードリングを備えるＥＳＤ保護回路のレイアウトを示す平面図である。 図４は、本発明によるガードリング及びＮウェル上に設けられるコンタクトの実施の形態における位置関係を示す平面図である。 図５は、本発明に係る寄生バイポーラ素子内を放電するＥＳＤ電流経路を示す平面図である。 図６は、本発明に係る寄生バイポーラ素子内のＥＳＤ電流経路を示すＤ−Ｄ’における断面図である。 図７は、本発明に係る寄生バイポーラ素子内のＥＳＤ電流経路を示すＥ−Ｄ’における断面及びコンタクトの位置関係を示す模式図である。 図８は、従来技術によるガードリングを備えるＥＳＤ保護回路のレイアウトを示す平面図である。

符号の説明

１：Ｐａｄ
２、３、５：ＥＳＤ保護回路
４：内部回路
６：寄生バイポーラ素子
１０：Ｐ型ガードリング
１１：Ｐウェル
１２：Ｐ^＋拡散層
１３、２３、３３：コンタクト
２０：Ｎ型ガードリング
２１、３１：Ｎウェル
２２、３２：Ｎ^＋拡散層
３０、６０：ＥＳＤ保護素子

Claims (10)

1. 信号が入力又は出力されるパッドと、
   前記パッドに電気的に接続された第１導電型の第１ウェルと、
   前記第１ウェルの周囲に設けられた第１ガードリングと、
   前記第１ガードリングの周囲に設けられた第２ガードリングと、
   を具備し、
   前記第１ウェルは、前記第１ウェル上に設けられた複数の第１コンタクトを介して前記パッドに接続され、
   前記第１ガードリングは、第２導電型の第２ウェルと、前記第２ウェル上に設けられ、前記第２ウェルに第１の電源電位を供給する複数の第２コンタクトとを備え、
   前記第２ガードリングは、第１導電型の第３ウェルと、前記第３ウェル上に設けられ、前記第３ウェルに第２の電源電位を供給する複数の第３コンタクトとを備え、
   前記第３コンタクトは、前記第１ガードリングを挟んで前記第１コンタクトと対向する前記第２ガードリング上の領域には設けられず、この領域から外れた前記第２ガードリング上の領域に設けられたことを特徴とする
   半導体装置。
2. 前記第２コンタクトは、前記第１コンタクトと対向する領域の前記第１ガードリング上に形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記第１コンタクト、前記第２コンタクト、及び前記第３コンタクトは、それぞれ複数のコンタクト群に分かれて形成され、前記第３コンタクトからなる第３コンタクト群は、前記第１ガードリングを挟んで、前記第１コンタクトからなる第１コンタクト群と対向する前記第２ガードリング上の領域には設けられず、この領域から外れた領域に設けられたことを特徴とする請求項１又は２記載の半導体装置。
4. 前記第１ウェルには、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載された半導体装置。
5. 前記ＥＳＤ保護素子が並列接続された複数のＭＯＳトランジスタからなることを特徴とする請求項４記載の半導体装置。
6. 信号が入力又は出力されるパッドと、
   ＥＳＤ保護素子が形成され、複数の第１コンタクト群を介して前記パッドに電気的に接続された矩形のＮウェルと、
   前記Ｎウェルの周囲に所定の幅で設けられ、複数の第２コンタクト群を介して低電位電源に接続されたＰ型ガードリングと、
   前記Ｐ型ガードリングの周囲に所定の幅で設けられ、複数の第３コンタクト群を介して高電位電源に接続されたＮ型ガードリングと、
   を具備し、
   前記複数の第１コンタクト群は、前記Ｎウェルの辺に沿って所定の間隔で設けられ、
   前記複数の第２コンタクト群は、前記Ｐ型ガードリング上に所定の間隔で設けられ、
   前記複数の第３コンタクト群は、前記Ｎ型ガードリング上に所定の間隔で設けられており、
   前記第３コンタクト群は、前記Ｐ型ガードリングを挟んで前記複数の第１コンタクト群と対向する前記Ｎ型ガードリング上の領域には設けられず、この領域から外れた前記Ｎ型ガードリング上の領域に設けられたことを特徴とする
   半導体装置。
7. 前記ＥＳＤ保護素子を囲み設けられたＮ^＋拡散層上に前記複数の第１コンタクト群が設けられ、前記所定の幅のＰウェルと、このＰウェルに設けられたＰ^＋拡散層とからなる前記Ｐ型ガードリングのＰ^＋拡散層上に前記複数の第２コンタクト群が設けられ、前記所定の幅のＮウェルと、このＮウェルに設けられたＮ^＋拡散層とからなる前記Ｎ型ガードリングのＮ^＋拡散層上に前記複数の第３コンタクト群が設けられたことを特徴とする請求項６記載の半導体装置。
8. 前記第２コンタクト群は、前記第１コンタクト群と対向する領域に設けられていることを特徴とする請求項６又は７記載の半導体装置。
9. 前記ＥＳＤ保護素子が、並列接続された複数のＰチャネル型ＭＯＳトランジスタからなることを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置。
10. 前記Ｐ型ガードリングの幅をＡとし、前記Ｎ型ガードリング上の前記第１コンタクト群と対向する領域と前記第３コンタクト群との距離をＣとしたときに、Ｂ^２＝Ａ^２＋Ｃ^２を満たす距離ＢがＡの１．２倍以上となるように距離Ｃが定められたことを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置。

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