CN101226939A

CN101226939A - 半导体器件

Info

Publication number: CN101226939A
Application number: CNA2008100040412A
Authority: CN
Inventors: 田中正德
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-01-16
Filing date: 2008-01-16
Publication date: 2008-07-23
Also published as: US20080169509A1; JP5147044B2; JP2008177246A

Abstract

一种半导体器件，包括：第一导电类型的第一阱，形成于半导体衬底的表面部分中；与第一阱连接的第一触点组；第二导电类型的第二阱，围绕半导体衬底的所述表面部分内的所述第一阱形成；设置在第二阱上的第一保护环；与第一保护环相连接的第二触点组；第一导电类型的第三阱，围绕于半导体衬底的表面部分中的所述第二阱形成；设置在所述第三阱上的第二保护环；以及与第二保护环连接的第三触点组。第一阱到第三阱形成晶体管，并且抑制流经所述晶体管的电流。

Description

半导体器件

技术领域

本发明涉及一种半导体器件，特别涉及包含保护环的半导体器件，所述保护环用于防止静电放电保护电路的闩锁效应(latch-up)。

背景技术

保护环是一种公知的技术，用于对包括MOS(金属氧化物半导体)晶体管的电路阻断噪声。典型地，为了吸收在形成MOS晶体管的阱中的载流子，在保护环中设置了与所述阱具有相同导电类型的扩散层和大量的触点。而且，有一种公知的技术，其中在电路周围布置多个保护环，以便改善抗噪声的阻断性能。在日本特开专利申请(JP-A-Heisei，5-110002)(参考第一常规示例)中和日本特开专利申请(JP-P2001-148466A)(参考第二常规示例)中描述了这些常规技术。

另一方面，在半导体集成电路内的焊盘和所述内部电路之间设置了用于防止内部电路受到静电放电(ESD)影响的静电放电(ESD)保护电路。此时，为了防止由于噪声所导致的ESD保护环的闩锁效应(latch-up)，将保护环布置在ESD保护元件周围。

图8示出在常规技术中的ESD保护元件60和多个保护环的布局的平面图。参考图8，ESD保护元件60设置有在N阱61上形成的多个P型MOS晶体管。同样，用作ESD保护元件60的衬底的N阱61被经由N⁺扩散层62和触点63而与多个焊盘电气连接。布置P型保护环40以围绕在N阱61的外周。并且，布置N型保护环50以围绕在P型保护环40的外周。

P型保护环40设置有与N阱61邻接的P阱41，并且经由P⁺扩散层42和多个触点43而与地电位GND连接。N型保护环50设置有与P阱41邻接的N阱51，并且经由N⁺扩散层52和多个触点53而与电源电压VDD连接。在此，为了吸收尽可能多的载流子，P型保护环40和N型保护环50设置有大量的触点43和53。

在图8中示出的半导体器件中形成寄生双极元件，其中N阱51用作集电极，P阱41用作基极，及N阱61用作发射极。由此，当经由ESD保护元件将相对于电源VDD的负过压施加到焊盘时，一非常大的电流流入到该寄生双极元件中，并且发生了该寄生双极元件被击穿的情况。具体说，当将相对于电源VDD的负ESD电压施加到焊盘时，P阱41和N阱61之间的一部分正向偏置。寄生NPN双极元件根据从P阱41流到N阱61的基极电流来工作，并且ESD电流在N阱51和N阱61之间流动。特别是，当对应于该基极的P阱41的宽度较窄时，基于小的基极电流，流过大的集电极电流，因此击穿了寄生NPN双极晶体管。针对这个情况，应当考虑到将与基极相对应的P阱41的宽度加宽来减少寄生双极元件的增益的方法，或者加宽N阱51的宽度来改善击穿电阻的方法。然而，这些方法导致布局面积的增加。

发明内容

在本发明第一实施例中，一种半导体器件包括：在半导体衬底的表面部分中形成的第一导电型的第一阱；与所述第一阱连接的第一触点组；第二导电类型的第二阱，其形成为围绕所述半导体衬底的表面部分内形成的所述第一阱；设置在所述第二阱上的第一保护环；与所述第一保护环连接的第二触点组；所述第一导电类型的第三阱，其形成为围绕所述半导体衬底的表面部分中的所述第二阱；设置在所述第三阱上的第二保护环；以及与第二保护环连接的第三触点组。所述第一阱到第三阱形成晶体管，并且抑制流经所述晶体管的电流。

在本发明的第二实施例中，一种半导体器件包括：第一阱；与所述第一阱连接的焊盘；设置在所述第一阱周围的第一保护环；设置在所述第一保护环周围的第二保护环。所述焊盘与信号连接，所述第一阱是第一导电类型、并且经由设置在所述第一阱上的第一触点与该焊盘连接。所述第一保护环包括第二导电类型的第二阱及设置在该第二阱上的第二触点，以便将第一电源电压提供给该第二阱。第二保护环包括第一导电类型的第三阱及设置在该第三阱上的第三触点，以便将第二电源电压提供给所述第三阱。该第三触点设置在所述第二保护环的触点区域内的、除了经由所述第一保护环而与所述第一触点相对的区域之外的区域内，以便抑制流经第一到第三阱的电流。

在本发明的第三实施例中，半导体器件包括：用于信号的输入或输出的焊盘；装备有ESD保护元件并且经由第一触点组与该焊盘电气连接的矩形N型阱；设置在所述N型阱周围具有预定宽度的、并且经由第二触点组与低压源连接的P型保护环；设置在P型保护环周围的、具有预定宽度并且经由第三触点组与高压源连接的N型保护环。以预定间隔沿着N型阱侧设置该第一触点组，以预定间隔在所述P型保护环上设置该第二触点组，以及以预定间隔在N型保护环上设置该第三触点组。不将所述第三触点组设置于经由所述P型保护环而与所述第一触点组相对的、所述N型保护环的第一区域，而是将其设置于除了所述第一区域之外的、所述N型保护环的第二区域。

根据本发明的半导体器件，在闩锁耐受性没有任何退化的情况下，能抑制由于保护环所形成的寄生双极元件的工作，而且可以防止元件的击穿。并且，可以改善在周围布置有保护环的ESD防止元件的ESD耐受性。而且，可以减少半导体器件的电路面积，所述半导体器件包含在周围布置有保护环的元件。

附图说明

结合附图，本发明的上述和其它目的、优点和特征将根据下面某些实施例的描述而变得更加清晰，其中：

图1是示出根据本发明的在半导体器件中ESD电流的放电路径的电路图；

图2是示出在电源VDD和焊盘之间不能安装ESD保护电路的半导体器件中ESD电流的放电路径的电路图；

图3是示出根据本发明的具有保护环的ESD保护电路的布局的平面图；

图4是示出根据本发明的在实施例中设置在N阱的触点和保护环之间的位置关系的平面图；

图5是示出根据本发明的关于在寄生双极元件内放电的ESD电流路径的平面图；

图6是示出根据本发明的在寄生双极元件内部在D-D’上ESD电流路径的截面图；

图7是示出沿着E-E’截面的示意图，其指示根据本发明在寄生双极元件内部的代表ESD电流路径和多个触点之间的位置关系；

图8是示出根据常规技术包含了保护环的ESD保护电路的布局的平面图。

具体实施方式

下文，参考附图将详细描述根据本发明的各实施例的半导体器件。在本实施例中，将描述以下半导体器件，其包含有：用于防止内部电路的ESD击穿的静电放电(ESD)保护元件，和用于改善ESD保护元件的闩锁效应耐受性的保护环。

(ESD电流的路径)

下面将参考图1到图3描述根据本发明的半导体器件100的结构及在半导体器件100中的ESD电流的放电路径。图1是示出设置有ESD保护电路2，3和5的半导体器件100的结构的电路图，该ESD保护电路2，3和5为了保护内部电路4而允许ESD电流流动。内部电路4布置在作为第一电源的VDD和作为第二电源的地GND之间，并且与用于输入或输出信号的焊盘1连接。ESD保护电路2布置在电源VDD和焊盘1之间，以便在所述电源VDD和焊盘1之间通过ESD电流。ESD保护电路3布置在电源GND和焊盘1之间，以便在电源GND和焊盘1之间通过ESD电流。ESD保护电路5布置在电源VDD和电源GND之间，以便在电源VDD和电源GND之间通过ESD电流。同样，如下文描述，因为各保护环布置在ESD电路2和3周围，所以通过使用ESD保护电路2、3和保护环构成寄生双极元件。图1示出由ESD保护电路3和保护环组成的寄生双极元件6。

如图3所示，在ESD保护元件30周围布置各保护环。ESD保护电路3设置有布置在作为ESD保护元件30的N阱31内并且并联的多个P型MOS晶体管。如图2所示，在多个P型MOS晶体管中的每一个晶体管中，漏极和栅极与焊盘1连接，并且源极与电源GND连接。并且，用作ESD保护电路3的衬底的N阱31经由N⁺型扩散层32和多个触点33通过布线(未示出)而与焊盘1电气连接。布置P型保护环10以围绕在N阱31的外周。而且，布置N型保护环20以围绕在P型保护环10的外周。P型保护环10设置有与N阱31邻接的P阱11，并且经由P⁺型扩散层12和各触点13而与电源GND线(未示出)连接。N型保护环20设置有与P阱11邻接的N阱21，并且经由N⁺型扩散层22和多个触点23而与电源VDD线(未示出)连接。

利用这样的结构，通过在N阱31内形成的ESD保护元件30，并且在其周围形成的P型保护环10及N型保护环20，来形成寄生NPN双极晶体管(寄生双极元件6)：其集电极、发射极和基极分别与VDD电源、焊盘1和地GND连接。

参考图1，通常作为ESD电流的放电路径，在焊盘1和电源VDD之间，有路径1：即焊盘1-ESD保护电路2-电源VDD；及路径2：焊盘1-ESD保护电路3-ESD保护电路5-电源VDD。然而，取决于由于ESD所导致的在电源VDD和焊盘1之间的施加电压的情况，可能有电路3：焊盘1-寄生双极元件6-电源VDD，作为ESD电流的放电路径。例如，当由于受静电放电的影响，将相对于电源电压VDD的负过压施加给焊盘1时，P阱11和N阱31之间的电压用作正向偏压，以使得寄生双极元件6基于从P阱11流动到N阱31的基极电流来工作。并且，如果在将与电源VDD的信号电压相等的或更多的电压施加给焊盘1的电路中的情况下，因为电压被ESD保护元件夹持(clamp)，所以如图2所示，不能在焊盘1和电源VDD之间布置ESD保护电路。这样，ESD电流的放电路径只局限于路径2。由此，寄生双极元件6变得更容易放电，使得大量ESD电流流经ESD保护电路3，来加速元件击穿。

(带有保护环的ESD保护元件的布局)

下面将结合图3和图4描述根据本发明包含保护环的ESD保护元件30的布局。在本发明中，适当布置用于衬底(N阱31)的ESD保护元件30的触点33、用于P型保护环10的触点13及用于N型保护环20的触点23，由此来抑制寄生双极元件6的操作。

参考图3，在矩形N阱31中形成了ESD保护元件30。在围绕在ESD保护元件30的N阱31中形成N⁺型扩散层32。在N⁺扩散层32内的预定区域内设置在寄生双极元件6中用作发射极触点的多个触点33，而且它们将N阱31与连接到焊盘1的布线电气连接。P阱11形成有恒定宽度并且围绕N阱31。P⁺型扩散层12形成具有比P阱11更窄的恒定宽度。在P⁺型扩散层12上的预定区域内设置在寄生双极元件6中用作基极触点的多个触点13，并且它们电气连接电源GND线和P阱11。N阱21形成具有恒定宽度并且围绕P阱11。并且，N⁺型扩散层22在N阱21内形成具有比N阱21更窄的恒定宽度。在N⁺型扩散层22上的预定区域内设置用作寄生双极元件6内中的集电极触点的多个触点23，并且它们电气连接电源VDD线和N阱21。

下面将参考图4详细描述触点13、23和33的布置。在N阱31的外周中的N⁺型扩散层32内，沿着N阱31的那侧以预定间隔设置多个触点33。多个触点13以预定间隔设置在P阱11内形成的P⁺型扩散层12内。在N阱21内形成的N⁺型扩散层22内，以预定间隔设置多个触点23。在此，并未将触点23布置在与触点33相对的N⁺扩散层22上的区域内，以使得在该两者中间设置P阱11，而是将触点23设置在以预定距离隔开的N⁺型扩散层22上的区域内。触点13设置在与触点33相对的P⁺型扩散层12上的区域内。应该注意，可以在多个触点基底上设置触点13、23及33。在图4，一个触点组由四个触点组成。关于触点组的布局，与前述情况相似，触点23的触点组没有被布置在与触点33的触点组相对的N⁺型扩散层22上的区域内，以用于使得P阱11相对于触点33的触点组而被置于它们中间，而是将其布置在以预定距离隔开的N⁺型扩散层22上的区域内。应该注意的是触点组的触点的数量不局限于四个。只要获得保护环的效果可以使用任何数量的触点。

将触点33和触点23之间的位置关系设定为确保距离B，其将在下面描述，以便寄生双极元件6不工作。将距离触点33最短的距离所布置的触点23布置在下述区域内，该区域在沿着N阱21的纵向方向上以距离C与触点33相对的区域相分隔。此时，当假设P阱11的宽度是A，距离B优选为宽度A的1.2倍或更多(然而，B²＝A²+C²)。

下面将结合图5到图7，描述基于触点的布置经由路径3的ESD电流屏蔽效果。参考图5，将使用路径4和路径5来描述当ESD电流流经寄生双极元件6的路径。图6是示出沿着图5中的线D-D’的截面图。图7是示出沿着在图5中的线E-E’的截面结构及其周围的触点13、23和33的位置关系的透视图。应该注意在图6和图7中，N阱21和31及P阱11在P型半导体衬底(未示出)中形成。参考图6，在路径4中的P阱11的区域比图4中所示的P阱11的宽度A宽。即，寄生双极元件6的基极区域延伸，并且寄生双极元件6的增益减少。例如，P型阱11的宽度大于N阱21的宽度。由此，为了ESD电流流经路径4，要求更大的基极电流，其导致寄生双极元件6难以工作的情形发生。并且，参考图7，在路径5中，对于触点23的N⁺型扩散层22比常规技术的扩散层长，并且其等效于扩散电阻器R与寄生双极元件6的集电极连接的构造。由此，该扩散电阻器R限制了ESD电流。

而且，作为限制ESD电流流经寄生双极元件6的方法，有效增加作为基极的P型保护环10(P阱11和P⁺型扩散层12)的杂质浓度。例如，P型阱11的杂质浓度比N型阱31的杂质浓度高。

另一方面，因为触点13和触点33设置在彼此相对的位置，所以能确保最短距离。由于此原因，因为能充分吸收载流子，所以能在闩锁电阻没有任何压降(drop)的情况下，避免由ESD电流导致的击穿。

如上所述，根据本发明在半导体元件100中，将设置在保护环内的各触点布置在正确的位置处。这样，能抑制在保护环和ESD保护电路3之间形成的寄生双极元件6的工作，其能限制ESD电流流经寄生双极元件6。这样，能防止由ESD电流导致的元件击穿。特别是，如图2所示，其对于在焊盘1和电源VDD之间没有布置ESD保护元件的电路是有效的。还有，常规技术要求设定保护环的宽度，以便寄生双极元件不能工作。然而，根据本发明，因为触点23被布置为与触点33分隔开，因此电流路径上增加了N⁺型扩散层22的扩散电阻器R，并且进一步延伸了基极的宽度，其能控制寄生双极元件6的工作。这样，不需要将保护环的宽度设定得很宽，其能减少电路面积。

如上所述，已经详细描述了本发明各实施例。然而，本发明不局限于上述实施例的特定结构。在没有脱离本发明的精神的范围内，本发明包括变化和修改。已经描述了用于抑制寄生在ESD保护电路3中的寄生双极元件6的相关布局的实施例，所述ESD保护电路3具有作为ESD元件的P沟道MOS晶体管。然而，本发明能适用具有N沟道MOS晶体管的ESD保护电路2。还有，ESD保护电路可以是双极元件。

尽管上面已经结合几个实施例描述了本发明，但是本领域技术人员将很清楚，那些实施例只是用于示例性的说明本发明，而不应该用于以有限含义来限制解释所附权利要求书。

Claims

1.一种半导体器件，包括：

第一导电类型的第一阱，形成于半导体衬底的表面部分中；

第一触点组，与所述第一阱连接；

第二导电类型的第二阱，形成为以围绕所述半导体衬底的所述表面部分中的所述第一阱；

第一保护环，设置在所述第二阱上；

第二触点组，与所述第一保护环连接；

第一导电类型的第三阱，被形成为以围绕所述半导体衬底的所述表面部分中的所述第二阱；

第二保护环，设置在所述第三阱上；

第三触点组，与所述第二保护环连接；

其中，所述第一到第三阱形成晶体管，以及

抑制流经所述晶体管的电流。

2.根据权利要求1的半导体器件，其中，基于所述第一到第三触点组的位置关系来抑制所述电流。

3.根据权利要求2的半导体器件，其中，将所述第三触点组设置在所述第二保护环中的、除了经由所述第一保护环而与所述第一触点组相对的区域以外的区域内。

4.根据权利要求2的半导体器件，其中，将所述第二触点组设置在经由所述第一保护环而与所述第一触点组相对的、所述第一保护环的区域内。

5.根据权利要求1到4中任一项的半导体器件，其中，基于所述第一到第三阱的杂质浓度来抑制所述电流。

6.根据权利要求5的半导体器件，其中，所述第二阱的杂质浓度高于所述第一阱的杂质浓度。

7.根据权利要求1到4中任意一项的半导体器件，其中，基于所述第一到第三阱的宽度来抑制所述电流。

8.根据权利要求7的半导体器件，其中，所述第二阱的宽度比所述第三阱的宽度宽。

9.根据权利要求1到4中任意一项的半导体器件，其中，在所述第一阱内形成静电放电保护元件，并且

所述静电放电保护元件具有多个并联连接的MOS晶体管。

10.一种半导体器件，包括：

第一阱；

与所述第一阱连接的焊盘；

设置在所述第一阱周围的第一保护环；以及

设置在所述第一保护环周围的第二保护环，

其中，所述焊盘与信号连接，

所述第一阱是第一导电类型，并且经由设置在所述第一阱上的多个第一触点与所述焊盘连接；

所述第一保护环包括第二导电类型的第二阱和设置在所述第二阱上的多个第二触点，以使得将第一电源电压提供给所述第二阱，

所述第二保护环包括第一导电类型的第三阱和设置在所述第三阱上的多个第三触点，以使得将第二电源电压提供给所述第三阱，并且

将所述多个第三触点设置在除了经由所述第一保护环而与所述多个第一触点相对的区域之外的所述第二保护环的触点区域中的区域内，以使得抑制流经所述第一到第三阱的电流。

11.根据权利要求10的半导体器件，其中，将所述第二触点设置在与所述第一触点相对的、所述第一保护环的触点区域内。

12.根据权利要求10的半导体器件，其中，所述多个第一到第三触点的每一个都形成为与第一到第三触点组中相应的一组中的触点之一，并且

不将所述第三触点组设置在第三区域内，而是设置在除了所述第三区域之外的、所述第二保护环的第四区域内，该第三区域作为经由所述第一保护环而与所述第一触点组相对的所述第二保护环的触点区域。

13.根据权利要求10到12中任意一项的半导体器件，其中，在所述第一阱内形成静电放电保护元件。

14.根据权利要求13的半导体器件，其中，所述静电放电保护元件有多个并联连接的MOS晶体管。

15.一种半导体器件，包括：

用于信号的输入或输出的焊盘；

矩形N型阱，其设置有ESD保护元件并且经由第一触点组与所述焊盘电气连接；

设置在所述N型阱周围的P型保护环，具有预定的宽度并且经由第二触点组而与低压源连接；

设置在所述P型保护环周围的N型保护环，具有预定的宽度并且经由第三触点组而与高压源连接；

其中，沿着所述N型阱一侧以预定的间隔设置所述第一触点组，

以预定间隔在所述P型保护环上设置所述第二触点组，

以预定间隔在所述N型保护环上设置所述第三触点组，

不为经由所述P型保护环而与所述第一触点组相对的、所述N型保护环的第一区域设置所述第三触点组，而是为除了所述第一区域之外的、所述N型保护环的第二区域设置所述第三触点组。

16.根据权利要求15的半导体器件，其中，在N⁺扩散层上设置所述第一触点组，以围绕所述ESD保护元件，

所述P型阱具有预定的宽度，

在为所述P型阱设置的所述P型保护环的P⁺型扩散区域上设置所述第二触点组，

所述N型阱具有预定的宽度，并且

在为所述N型阱设置的所述N型保护环的N⁺型扩散区域上设置所述第三触点组。

17.根据权利要求15的半导体器件，其中，为与所述第一触点组相对的区域设置所述第二触点组。

18.根据权利要求15到17中任意一项的半导体器件，其中，所述ESD保护元件包括多个彼此并联连接的P沟道MOS晶体管。

19.根据权利要求15到17中任意一项的半导体器件，其中，当所述P型保护环的宽度是A，与所述第一触点组相对的所述N型保护环的区域和所述第三触点组之间的距离是C，且B²＝A²+C²时，B等于或大于A的1.2倍。