JP2008176060A - アクティブマトリクス型表示装置及びその表示方法 - Google Patents

Abstract

【課題】 低階調の映像であっても、駆動薄膜トランジスタの特性バラツキによる表示ムラの少ないアクティブマトリクス型表示装置及びその表示方法を提供することを目的とする。
【解決手段】 表示素子ＯＬＥＤを駆動する駆動トランジスタＤＴｒを含む画素部ＰＸが基板上にマトリクス状に配置された表示部１００と、列毎に設けられ、各列のそれぞれの画素部と接続する信号線ＤＬと、信号線を介して画素部に映像信号に対応する階調信号を出力する階調信号出力部ＤＯと、信号線を介して画素部に所定の階調電圧を保持させるリセット信号を出力するリセット出力部（２２０，２４０，２４１、ＲＳＴ）とを備え、リセット出力部は、リセット信号として信号線に２段階の電流を流して、駆動トランジスタの特性のバラツキを反映した階調電圧を画素部に保持させるアクティブマトリクス型表示装置である。
【選択図】図３

Description

本発明は、アクティブマトリクス型表示装置及びその表示方法に係り、特には、ＴＦＴ（薄膜トランジスタ）の特性にバラツキがあっても表示品位を保つことのできるアクティブマトリクス型表示装置及びその表示方法に関する。

有機ＥＬ素子を用いたアクティブマトリクス型表示装置が開発されている。この装置では、有機ＥＬ素子を駆動する薄膜トランジスタ、即ち駆動トランジスタの特性が画素間でほぼ同一であることが要求される。
しかしながら、薄膜トランジスタは、通常ガラス基板などの絶縁体上に形成されるため、画素間で駆動トランジスタの特性にバラツキが生ずることが多い。

特許文献１には、カレントコピー型の回路を画素回路に採用したアクティブマトリクス型有機ＥＬ表示装置が記載されている。この表示装置では、各画素に映像信号として電流信号を供給し、この電流信号に対応した大きさの駆動電流を有機ＥＬ素子に流して有機ＥＬ素子を発光させる。この技術によると、駆動トランジスタの特性のバラツキが駆動電流の大きさに与える影響を低減することができる。
米国特許第６３７３４５４号明細書

ところで、このカレントコピー型回路では、映像信号が信号線を介して画素回路に書き込まれる前に、信号線および選択された画素回路の駆動薄膜トランジスタのゲート端子の電位は一旦基準の電位に設定される。

通常は、１ライン毎に映像信号に関係なく、最低階調レベルの電位が定電圧源から信号線および選択された画素回路の駆動薄膜トランジスタのゲート端子に書き込まれる。この供給される最低階調レベル電位は、各画素回路で同じ電位である。即ち、供給される最低階調レベル電位は各画素の駆動薄膜トランジスタの閾値のバラツキを補正した電位ではない。このため、駆動薄膜トランジスタの閾値、移動度などの性能にバラツキが存在することによって、低階調ラスタ表示において各画素の明るさが異なり表示ムラが発生していた。

本発明はこのような問題点に鑑みてなされたものであり、低階調の映像であっても、駆動薄膜トランジスタの特性バラツキによる表示ムラの少ないアクティブマトリクス型表示装置及びその表示方法を提供することを目的とする。

上記課題を解決するための本発明に係るアクティブマトリクス型表示装置は、表示素子を駆動する駆動トランジスタを含む画素部が基板上にマトリクス状に配置された表示部と、列毎に設けられ、各列のそれぞれの画素部と接続する信号線と、前記信号線を介して前記画素部に映像信号に対応する階調信号を出力する階調信号出力部と、前記信号線を介して前記画素部に所定の階調電圧を保持させるリセット信号を出力するリセット出力部とを備え、前記リセット出力部は、前記リセット信号として前記信号線に２段階の電流を流して、前記駆動トランジスタの特性のバラツキを反映した階調電圧を前記画素部に保持させるアクティブマトリクス型表示装置である。

また本発明に係る表示方法は、表示素子を駆動する駆動トランジスタを含む画素部を基板上にマトリクス状に配置し、列毎に信号線を設けて各列のそれぞれの画素部と接続し、前記信号線を介して前記画素部に映像信号に対応する階調信号を出力し、前記信号線を介して前記画素部に所定の階調電圧を保持させるリセット信号を出力し、前記リセット信号の出力では、前記リセット信号として前記信号線に２段階の電流を流して、前記駆動トランジスタの特性のバラツキを反映した階調電圧を前記画素部に保持させるアクティブマトリクス型表示装置の表示方法である。

本発明によれば、低階調の映像であっても、駆動薄膜トランジスタの特性バラツキの影響があっても表示品位を保つことのできるアクティブマトリクス型表示装置及びその表示方法を提供することができる。

以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
なお以下の実施の形態では、アクティブマトリクス型表示装置の内、有機ＥＬ表示装置について説明するが、本発明は有機ＥＬに限定されない。

図１は、本発明の実施の形態に係るアクティブマトリクス型表示装置を概略的に示すブロック図である。この表示装置１０は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。

表示装置１０のガラスなどの絶縁支持基板１００上には、マトリクス状に配置された画素部ＰＸ（１，１）、ＰＸ（２，１）・・・、複数の画素選択走査線Ｓ１ａ、Ｓ２ａ、・・・、複数の調光走査線Ｓ１ｂ、Ｓ２ｂ、・・・、複数の信号線ＤＬ１、ＤＬ２、・・・が設けられている。
更に絶縁支持基板１００上には、信号線駆動回路１０１、画素選択走査線駆動回路１３０、調光走査線駆動回路１４０及びシステム制御部１２０が駆動回路として備えられている。

画素部ＰＸは、有機ＥＬ素子と画素駆動回路とを含み、画素選択走査線（調光走査線）と信号線との交差部近傍に配置されている。この画素部ＰＸの構成については後でその詳細を説明する。

信号線駆動回路１０１には、画素の列毎に設けられた信号線ＤＬ１，ＤＬ２，ＤＬ３，…が接続されている。信号線ＤＬ１、ＤＬ２、・・・は、図１に示すように、各々が画素部ＰＸの列方向（Ｙ方向）に伸びており、画素部ＰＸと行方向（Ｘ方向）に交互に配列している。これら信号線ＤＬ１、ＤＬ２、・・・は、信号線駆動回路１０１と各列の画素部ＰＸとに接続されている。

また、画素選択走査線駆動回路１３０には、画素の行毎に設けられた走査線が接続されている。１つの画素行に対応する走査線の構成は、画素駆動回路のタイプにより異なるので、ここでは、各行に１本の画素選択走査線Ｓｌａ，Ｓ２ａ，…を代表して示している。画素選択走査線Ｓ１ａ、Ｓ２ａ、・・・は、図１に示すように、各々が画素部ＰＸの行方向（Ｘ方向）に伸びており、画素部ＰＸと列方向（Ｙ方向）に交互に配列している。これら画素選択走査線Ｓ１ａ、Ｓ２ａ、・・・は、画素選択走査線駆動回路１３０と各行の画素部ＰＸとに接続されている。

また、調光走査線駆動回路１４０には、画素の行毎に設けられた走査線が接続されている。１つの画素行に対応する走査線の構成は、画素駆動回路のタイプにより異なるので、ここでは、各行に１本の画素選択走査線Ｓ１ｂ，Ｓ２ｂ，…を代表して示している。調光走査線Ｓ１ｂ、Ｓ２ｂ、・・・は、図１に示すように、各々が画素部ＰＸの行方向（Ｘ方向）に伸びており、画素部ＰＸと列方向（Ｙ方向）に交互に配列している。

信号線駆動回路１０１と画素選択走査線駆動回路１３０と調光走査線駆動回路１４０は、システム制御部１２０からのタイミングパルスにより駆動される。システム制御部１２０には、入力端子１０３，１０４を介して、映像信号に同期したタイミング信号及びクロック信号が供給される。従って、システム制御部１２０は、信号線駆動回路１０１と画素選択走査線駆動回路１３０と調光走査線駆動回路１４０に対して、映像信号に同期した各種のタイミングパルスを与えることができる。

画素選択走査線駆動回路１３０は、映像信号を記憶させるために、行方向（Ｘ方向）に配列した複数の画素部ＰＸを選択する。画素選択走査線駆動回路１３０が、画素選択走査線Ｓ１ａ、Ｓ２ａ、・・・のいずれかを選択してアクティブ状態にすると、アクティブ状態となった画素選択走査線に接続する複数の画素部ＰＸが映像信号（画像データと称しても良い）を記憶可能な状態となる。

信号線駆動回路１０１は、入力端子１０２を介して映像信号を取り込む。取込んだ映像信号は、行方向（Ｘ方向）の各画素部ＰＸ毎の映像信号電流に変換され、対応する信号線ＤＬ１、ＤＬ２、・・・に出力される。アクティブ状態となっている画素部ＰＸが、対応する信号線ＤＬ１、ＤＬ２、・・・を介して映像信号電流を取込み記憶する。
ｎ番目のラインに必要な映像信号が、対応する信号線ＤＬ１、ＤＬ２、・・・を介してｎ番目のラインの各画素部ＰＸに供給されると、次のｎ＋１番目のラインに必要な映像信号が、対応する信号線ＤＬ１、ＤＬ２、・・・を介してｎ＋１番目のラインの各画素部ＰＸに供給される。画素選択走査線Ｓ１ａ、Ｓ２ａ、・・・の選択は、画素選択走査線駆動回路１３０により行われる。

調光走査線駆動回路１４０は、各画素部ＰＸに記憶された映像信号に対応した発光電流を有機ＥＬ素子に供給するタイミングを指定する。
システム制御部１２０には、入力端子１０３、１０４を介して映像信号に同期したタイミング信号及びクロック信号が供給される。システム制御部１２０は、このタイミング信号及びクロック信号に基づいて、信号線駆動回路１０１、画素選択走査線駆動回路１３０及び調光走査線駆動回路１４０に対して映像を表示させるための各種のタイミング信号を出力する。

なお、図示していないが、信号線駆動回路１０１、画素選択走査線駆動回路１３０、調光走査線駆動回路１４０及びシステム制御部１２０には、電源を供給するための電源ラインも導かれている。
また、信号線駆動回路１０１、画素選択走査線駆動回路１３０、調光走査線駆動回路１４０及びシステム制御部１２０は、基板１００上に形成されても良く、基板１００の外に外部ＩＣとして設けられても良い。

図２は、信号線ＤＬ１，ＤＬ２，ＤＬ３に接続されている画素部ＰＸ（１，１）、ＰＸ（２，１）、ＰＸ（３，１）の構成例を示している。以下、画素部ＰＸ（１，１）を代表して説明する。

ＯＬＥＤ１は、対向した一対の電極間に光活性層を備えた表示素子である。この表示素子ＯＬＥＤ１のカソードは電源ＰＶＳＳに接続され、アノードはこの素子を駆動するための画素回路を介して電源線ＰＶＤＤに接続されている。表示素子は、ここでは光活性層として少なくとも有機発光層を含んだ有機ＥＬ素子であり、例えば、赤、緑、青色に発光する有機ＥＬ素子が基板１００上で所定の順序で配列している。

画素回路は、画素選択スイッチＳＷ１、駆動薄膜トランジスタＤＴｒ、補正用スイッチＳＷ２、出力スイッチＳＷ３を含み、例えばこれらはｐチャネル型薄膜トランジスタにより構成される。また、駆動薄膜トランジスタＤＴｒのゲート−ソース間電圧を保持可能なキャパシタＣＯを備える。

有機ＥＬ素子は出力スイッチＳＷ３を介して駆動薄膜トランジスタＤＴｒのドレインに接続し、駆動薄膜トランジスタＤＴｒのソースは電源線ＰＶＤＤに接続する。駆動薄膜トランジスタＤＴｒのゲートは、キャパシタＣＯ及び補正用スイッチＳＷ２のドレインに接続する。補正用スイッチＳＷ２は駆動薄膜トランジスタＤＴｒのゲートおよびドレイン間に接続され、そのゲートは画素選択走査線Ｓｌａに接続する。画素選択スイッチＳＷ１は、信号線および駆動薄膜トランジスタＤＴｒのドレイン間に接続され、そのゲートは画素選択走査線Ｓｌａに接続する。出力スイッチＳＷ３は、駆動薄膜トランジスタＤＴｒのドレイン及び有機ＥＬ素子間に接続され、そのゲートは調光走査線Ｓ１ｂに接続する。

続いて、映像信号書込み期間及び映像表示期間における画素部ＰＸの動作について説明する。
信号線駆動回路１０１は、階調電流を生成して映像信号電流として信号線ＤＬ１に供給する。画素ＰＸ（１，１）では、画素選択スイッチＳＷ１及び補正用スイッチＳＷ２をオンとして、信号線ＤＬ１より供給される映像信号電流によって駆動薄膜トランジスタＤＴｒのゲートソース間電圧を保持可能なキャパシタＣ０に書き込む。

図３は、信号線と接続する信号線駆動回路１０１の各回路を取り出して示す図である。
信号線駆動回路１０１には、データ出力部ＤＯ１、ＤＯ２、・・・、信号線リセット回路ＲＳＴ１、ＲＳＴ２、・・・、信号線リセット制御回路２２０、最低階調リセット電流源２４０、最高階調リセット電流源２４１が設けられている。

データ出力部ＤＯ１、ＤＯ２、・・・は、入力端子を介して映像信号ＤＡＴＡを取り込む。取込んだ映像信号ＤＡＴＡはデータ出力部ＤＯ１、ＤＯ２、・・・において、行方向（Ｘ方向）の各画素部ＰＸ毎の映像信号電流に変換され、対応する信号線ＤＬ１、ＤＬ２、・・・に出力される。

最低階調リセット電流源２４０は、信号線を最低階調電圧に設定するための電流（以下、最低階調電流Ｉｐｒｓｔという）をリセット電流としてそれぞれの信号線ＤＬ１、ＤＬ２、・・・に流すための電流源である。最高階調リセット電流源２４１は、信号線を最高階調電圧に設定するための電流（以下、最高階調電流Ｉｎｒｓｔという）をリセット電流としてそれぞれの信号線ＤＬ１、ＤＬ２、・・・に流すための電流源である。
信号線リセット回路ＲＳＴ１、ＲＳＴ２、・・・は、所定のタイミングにおいて、最低階調電流Ｉｐｒｓｔあるいは最高階調電流Ｉｎｒｓｔを信号線ＤＬ１、ＤＬ２、・・・に流す。信号線リセット制御回路２２０は、信号線リセット回路ＲＳＴ１、ＲＳＴ２、・・・の動作を制御する。

まず、データ出力部ＤＯ１の構成と動作を代表して説明する。

データ出力部ＤＯ１には、マルチプレクサ２００、スイッチ２０１、２０２、・・・、２０８、薄膜トランジスタ２１１、２１２、・・・、２１９が設けられている。
マルチプレクサ２００は入力端子から供給されるシリアル信号である１ラインの画像データＤＡＴＡのうち、所定の１画素単位の画素データを取込む。図３に示す例では、マルチプレクサ２００は、画素データを８ビットのデジタル信号に変換してその結果をスイッチ２０１、２０２、・・・のオンオフ状態として出力する。即ち、マルチプレクサ２００は、シリアル信号をパラレル信号に変換する。

スイッチ２０１、２０２、・・・の一方の端子は共通に信号線ＤＬ１に接続され、他方の端子はそれぞれ薄膜トランジスタ２１１、２１２、・・・のソースに接続されている。

薄膜トランジスタ２１１、２１２、・・・のドレインはアースライン（ＧＮＤ）に共通に接続され、更にそれぞれの薄膜トランジスタ２１１、２１２、・・・のゲートは共通に薄膜トランジスタ２１９のゲートに接続されている。
一方、薄膜トランジスタ２１９のドレインはアースライン（ＧＮＤ）に接続され、ゲート・ドレイン間が接続されることにより定電流源を構成している。更に、薄膜トランジスタ２１９のソースは電源線ＰＶＤＤに接続されている。

従って、この構成により薄膜トランジスタ２１１、２１２、・・・、２１９はカレントミラー回路を形成し、それぞれの薄膜トランジスタ２１１、２１２、・・・は、それらに接続されているスイッチ２０１、２０２、・・・がオン状態にある間、薄膜トランジスタ２１９に流れる基準電流Ｉｒｅｆのそれぞれ１倍、２倍、４倍、・・・の大きさの電流を出力する。これにより、信号線ＤＬ１には画素データの階調に対応した電流が流れる。

次に、信号線リセット回路ＲＳＴ１の構成と動作を代表して説明する。

信号線リセット回路ＲＳＴ１には、最低階調リセット用のリセットスイッチＳＷＰと最高階調リセット用のリセットスイッチＳＷＮが設けられている。これらのリセットスイッチＳＷＰ、ＳＷＮは、信号線リセット制御回路２２０からの信号に従ってオンオフするスイッチである。
最低階調信号線ＰＲＳＴがアクティブになり、リセットスイッチＳＷＰがオンすると、最低階調電流Ｉｐｒｓｔが信号線ＤＬ１に流れる。最高階調信号線ＮＲＳＴがアクティブになり、リセットスイッチＳＷＮがオンすると、最高階調電流Ｉｎｒｓｔが信号線ＤＬ１に流れる。

図４は、本発明の実施の形態のアクティブマトリクス型表示装置の電流リセット動作を示すタイムチャートである。
図４は、ｎ行目の１水平走査期間における、画素選択走査線（Ｓ(ｎ)ａ，Ｓ(ｎ＋１)ａ）、リセットスイッチ信号（ＳＷＰ，ＳＷＮ）、ロード信号（ＬＯＡＤ）及び信号線電圧波形を示している。
なお、これらの動作は、システム制御部１２０が統括して制御する。

画素選択走査線駆動回路１３０のｎ番目の画素選択走査線Ｓｎａをアクティブ状態にすると、画素選択走査線Ｓｎａに接続する複数の画素部ＰＸがリセット信号、映像信号を記憶可能な状態となる。

まず、信号線リセット制御回路２２０が、最高階調信号線ＮＲＳＴをアクティブ状態とすると、リセットスイッチＳＷＮがオンして、最高階調電流Ｉｎｒｓｔが信号線ＤＬ１に流れる。
ここで、最高階調電流Ｉｎｒｓｔは、画素回路から電流を引き出す方向に流れるため、これによって駆動薄膜トランジスタＤＴｒのゲート電位は時間と共に低下して、所定時間経過後には駆動薄膜トランジスタＤＴｒの特性のバラツキを反映した電圧に保持される。

次に、信号線リセット制御回路２２０が、最低階調信号線ＰＲＳＴをアクティブ状態とすると、リセットスイッチＳＷＰがオンして、最低階調電流Ｉｐｒｓｔが信号線ＤＬ１に流れる。
ここで、最低階調電流Ｉｐｒｓｔは、画素回路に電流を足しこむ方向に流れるため、これによって駆動薄膜トランジスタＤＴｒのゲート電位は時間と共に上昇して、所定時間経過後には駆動薄膜トランジスタＤＴｒの特性のバラツキを反映した黒電圧に保持される。

信号リセット期間が経過した後、ロード信号（ＬＯＡＤ）がマルチプレクサ２００に入力される。この結果、上述の動作により信号線は画素データの階調に対応した電位に設定される。

本発明の実施の形態では、図４に示すように２段階で電流リセット動作を実行している。以下、２段階で電流リセット動作を行う基本的な考え方について説明する。

上述の２段階の電流リセット法は、個々の駆動薄膜トランジスタＤＴｒの特性にバラツキが存在する場合であっても、共通の電流源を用いてリセット動作を行うことを狙って開発したものである。なお、以下の説明はＰチャンネルトランジスタの場合である。

リセット動作前の各画素は、白から黒の内のいずれかの階調電圧を保持した状態にある。そこで、電流を用いて、黒の階調電圧に保持しようとすれば、外部から電流を足し込むように構成して画素の電位を高める。しかし、この方式で所定時間電流を足し込んだだけでは電圧リセットによるのと同様であり駆動トランジスタの特性のバラツキを解消することはできない。

そこで、最初に最高階調リセット動作によって、最高階調電流Ｉｎｒｓｔを引っ張る。所定時間経過後、信号線の電圧が安定した状態では、駆動薄膜トランジスタＤＴｒの特性のバラツキを反映した電圧が保持されることになる。
次に最低階調リセット動作によって、最低階調電流Ｉｐｒｓｔを所定時間、足し込む。この最低階調リセット動作により、最高階調リセット動作で保持された電圧に所定の電圧が足し込まれる。この結果、駆動薄膜トランジスタＤＴｒの特性のバラツキを加味した黒電圧を生成することができる。

ここで、リセット電流によって電圧を書き換えることについて説明する。
一般に、Ｑ：電荷、Ｃ：容量、Ｖ：電圧の間には、式（１）で表される関係が成立する。
Ｖ＝Ｑ／Ｃ ・・・式（１）
そこで、ｉ：リセット電流、Δｔ：電流継続時間、ΔＶ：変化電圧とすると、式（２）で表される関係が成立する。
ΔＶ＝（ｉ×Δｔ）／Ｃ ・・・式（２）
なお、Ｃは画素、信号線の容量の総和を表す。
したがって、リセット電流ｉと電流継続時間Δｔを制御することによって電圧の変化量を制御することができる。

容量Ｃは、パネルの種類、サイズによって異なるため、パネルによって適宜の書き換え時間を選択することになる。但し、信号線の電圧が安定した状態になれば、それ以上電流を持続する必要はない。また、ｉ×Δｔが同じであったとしても、時間に余裕があれば、電流値を小さくして書き込み時間を長くしたほうがΔＶを精度良く制御できるため表示品位はより優れたものとなる。

従って、上述の実施の形態では最高階調電流Ｉｎｒｓｔ、最低階調電流Ｉｐｒｓｔを流しているが、最高階調電流Ｉｎｒｓｔ、最低階調電流Ｉｐｒｓｔである必要はなく、１水平走査期間において、十分にリセット動作ができる時間Δｔでリセット電流を定めれば良い。このΔｔは予め最高階調リセット動作、最低階調リセット動作のそれぞれについてパネル毎に設定することができる。

また、最高階調リセット動作では、信号線電圧を最高階調の電圧に設定する必要はなく、駆動薄膜トランジスタＤｔｒの特性のバラツキを反映した電圧に設定できれば良い。従って、最低階調電圧よりも高い階調の電圧であればよい。但し、最低階調リセット動作では、信号線リセット期間の終了時には黒の状態を保持するため最低階調の電圧にセットする必要がある。

なお、上述の各回路のトランジスタはＮチャンネルで構成しても良い。このときは、回路構成、電位はＰチャンネルの場合と逆になるが、その場合であっても、最初に最高階調リセット動作を行い、その後に最低階調リセット動作を行うという本発明の思想は同一である。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

本発明の実施の形態に係るアクティブマトリクス型表示装置を概略的に示すブロック図。 信号線に接続されている画素部の構成を示す図。 信号線と接続する信号線駆動回路の各回路を取り出して示す図。 本発明の実施の形態のアクティブマトリクス型表示装置の電流リセット動作を示すタイムチャート。

符号の説明

１０…表示装置、１０１…信号線駆動回路、１２０…システム制御部、１３０…画素選択走査線駆動回路、１４０…調光走査線駆動回路、２００…マルチプレクサ、２０１…スイッチ、２１１…薄膜トランジスタ、２２０…信号線リセット制御回路、２４０…最低階調リセット電流源、２４１…最高階調リセット電流源、Ｃ０…キャパシタ、ＤＬ…信号線、ＤＴｒ…駆動薄膜トランジスタ、ＯＬＥＤ…表示素子、ＯＵＴ０１…出力回路、ＰＸ…画素部、Ｓ１ａ…画素選択走査線、Ｓ１ｂ…調光走査線、ＳＷ１…画素選択スイッチ、ＳＷ２…補正用スイッチ、ＳＷ３…出力スイッチ、ＳＷＮ…リセットスイッチ、ＳＷＰ…リセットスイッチ。

Claims (8)

1. 表示素子を駆動する駆動トランジスタを含む画素部が基板上にマトリクス状に配置された表示部と、
   列毎に設けられ、各列のそれぞれの画素部と接続する信号線と、
   前記信号線を介して前記画素部に映像信号に対応する階調信号を出力する階調信号出力部と、
   前記信号線を介して前記画素部に所定の階調電圧を保持させるリセット信号を出力するリセット出力部とを備え、
   前記リセット出力部は、前記リセット信号として前記信号線に２段階の電流を流して、前記駆動トランジスタの特性のバラツキを反映した階調電圧を前記画素部に保持させることを特徴とするアクティブマトリクス型表示装置。
2. 前記リセット出力部は、
   前記信号線に第１のリセット電流を流す第１の電流源と、
   前記信号線に第２のリセット電流を流す第２の電流源と、
   前記信号線に前記画素部が最低階調よりも大きい階調の電圧を保持するように前記第１のリセット電流を流し、その後、前記画素部が最低階調の電圧を保持するように前記第２のリセット電流を流すように制御するリセット電流制御部と
   を備えたことを特徴とする請求項１に記載のアクティブマトリクス型表示装置。
3. 前記リセット電流制御部は、前記第１、第２のリセット電流を流すそれぞれの時間を制御することを特徴とする請求項２に記載のアクティブマトリクス型表示装置。
4. 前記リセット出力部を動作させた後に、前記階調電圧出力部を動作させる駆動制御部を更に備えることを特徴とする請求項２に記載のアクティブマトリクス型表示装置。
5. 表示素子を駆動する駆動トランジスタを含む画素部を基板上にマトリクス状に配置し、
   列毎に信号線を設けて各列のそれぞれの画素部と接続し、
   前記信号線を介して前記画素部に映像信号に対応する階調信号を出力し、
   前記信号線を介して前記画素部に所定の階調電圧を保持させるリセット信号を出力し、
   前記リセット信号の出力では、前記リセット信号として前記信号線に２段階の電流を流して、前記駆動トランジスタの特性のバラツキを反映した階調電圧を前記画素部に保持させることを特徴とするアクティブマトリクス型表示装置の表示方法。
6. 前記リセット信号の出力では、
   第１の電流源を用いて前記信号線に前記画素部が最低階調よりも大きい階調の電圧を保持するように前記第１のリセット電流を流し、その後、第２の電流源を用いて前記画素部が最低階調の電圧を保持するように前記第２のリセット電流を流すように制御することを特徴とする請求項５に記載のアクティブマトリクス型表示装置の表示方法。
7. 前記第１、第２のリセット電流を流すそれぞれの時間を制御することを特徴とする請求項６に記載のアクティブマトリクス型表示装置の表示方法。
8. 前記リセット信号の出力動作を実行させた後に、前記階調電圧の出力動作を実行させることを特徴とする請求項６に記載のアクティブマトリクス型表示装置の表示方法。

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