JP2008171545A - 独立の非対称ゲートを有するデュアル・ゲート・トランジスタが設けられたメモリ・セル - Google Patents

Abstract

【課題】ランダム・アクセス・メモリ・セルを提供する。
【解決手段】フリップフロップを形成する少なくとも第１の複数の対称的なデュアルゲートトランジスタＴＬ１_Ｔ、ＴＬ１_Ｆ、ＴＤ１_Ｔ、ＴＤ１_Ｆ、ＴＬ２_Ｔ、ＴＬ２_Ｆと、第１のビットラインＢＬ_Ｔ、ＷＢＬ_Ｔと記憶ノードＴとの間、及び第２のビットラインＢＬ_Ｆ、ＷＢＬ_Ｆと記憶ノードＦとの間にそれぞれ配置された少なくとも第１（ＴＡ１_Ｔ、ＴＡＷ１_Ｔ）及び少なくとも第２（ＴＡ１_Ｆ、ＴＡＷ１_Ｆ）の非対称的なデュアルゲートアクセストランジスタと、を備え、第１のトランジスタＴＡ１_Ｔ、ＴＡＷ１_Ｔの第１のゲート及び第２のトランジスタＴＡ１_Ｆ、ＴＡＷ１_Ｆの第１のゲートは、バイアス信号を経路付けることができる第１のワードラインＷＬ、ＷＷＬに接続され、第１のトランジスタの第２のゲートは、ノードＦに接続され、第２のトランジスタの第２のゲートは、ノードＴに接続される。
【選択図】図１０

Description

本発明は、メモリの分野に関し、特に、スタティック・ランダム・アクセス・メモリＳＲＡＭ（ＲＡＭは、“ランダム・アクセス・メモリ”の略語である）の分野に関するものである。本発明は、デュアル・ゲート・トランジスタが設けられ、非対称デュアル・ゲートを有するトランジスタ及び対称デュアル・ゲートを有するトランジスタを含む、改良されたメモリ・セル構造に関するものである。

通常のＳＲＡＭメモリ・セル（ＳＲＡＭは、“スタティック・ランダム・アクセス・メモリ”またはスタティックＲＡＭメモリの略語である）は、概して、いわゆる“フリップフロップ”構成で接続された２つのインバータ・ゲート１０、１１と、いわゆるビット・ライン１５及び１６に接続され、ワード・ライン１７によって制御される２つのアクセス・トランジスタ１２、１３とを備えている（図１）。

メモリ・セルに対して追求される特性は：
− セル上で行われる種々の読取り、書き込み及び維持（retention）動作中の良好な安定性、
− セルに高い動作レートを与えるために、できるだけ高い導通または充電電流、
− 高いセル集積密度を有するメモリを生成するようできるだけ小さいセル・サイズ、
− 静的消費電力を最小にするようできるだけ低い維持電流、
である。

これらの規準は互いに矛盾しており、妥協を行なうようにメモリの設計者を導く。

“６Ｔ”セルとして知られている６つのトランジスタを有するＳＲＡＭセルは、上述の規準のすべての間で良好な妥協を提供する。４つのトランジスタを有する、“４Ｔ”として知られているＳＲＡＭメモリ・セルも開発されてきた。４Ｔセルは、減少したサイズを有し、高い集積密度を得ることを可能とする。

しかしながら、メモリにおけるトランジスタのサイズを益々減少するよう追及することによって、これらのトランジスタのパラメータ、すなわち、それらのチャンネル幅Ｗ、それらのチャンネル長さＬ、それらの閾値電圧Ｖ_Ｔ、それらの透磁率μ_０、それらのドーピングＮａ及びそれらのゲート酸化膜の厚さＴ_ＯＸ、が変動する。これは、（本願に引用されたすべての他の文献と同じ方法で、この明細書の終りに表８として参照されている）文献［ＴＡＫ０１］及び［ＹＡＭ０４］に示されるように、容量性結合、誘導性結合及び供給ノイズのような種々のノイズ源にもかかわらずメモリ・セルの感度の増加を生じる。従って、高いノイズ・マージン（雑音余裕）を有するメモリ・セルの開発が益々重要なものとなってきている。

通常の６Ｔメモリ・セルの場合、セルの安定性は、読取りモードにおけるそれらの静的ノイズ・マージン（ＳＮＭ）によって決定される。これは、読取りモードにおいてアクセスする際、セルのインバータ・ゲートの利得が、導通状態にされているアクセス・トランジスタによって減少される傾向を有するからである。

この影響を相殺するために、読取りサイクルの間に記憶ノード及びビット・ラインが非結合とされる１０―トランジスタ・セルは文献［ＣＨＡ０１］に提案されている。

その部分に対して、先に述べた１０トランジスタを備えるものと類似した作用を有するデュアル・ゲート技術において履行される８−トランジスタ・メモリ・セルは、文献［ＫＩＭ０５］に開示されている。静的ノイズ・マージンＳＮＭにおける偉大な改良にもかかわらず、１０−トランジスタ及び８−トランジスタ・セルは、６Ｔセルと比較して非常にかさばる。

４Ｔセルに関し、これらは、維持モードにおいて安定性の欠如を有するという欠点を有する。この安定性の欠如は、斬新な（refresh）システムによって緩和され得る。文献［ＣＥＡ０３］、［ＹＡＭ０４］、［ＭＯＳ０２］及び［ＴＩ０２］は、斬新システムをもたない種々の４Ｔセル装置を有する。

これらのセルは、与えられた技術における履行に制限され、そして特定の動作モード、例えば、０．５Ｖ以下の供給電圧及び／または温度調整を有する動作モードを必要とする。

代表的には、４Ｔセルのサイズにする際、維持相における安定性と読取り相における安定性との間で達成され得る最良の妥協が考慮される。これらの安定性の比を改善するために、幾つかの解決法が提起されてきた。

文献［ＴＩ０２］は、静的ノイズ・マージンを高めるために、ワードの電圧が減少される、（英語の用語によって）“ｂｕｌｋ”と通常称される、ソリッド・サブストレート上で履行される４Ｔセルが設けられた、例えば、スタティック・ランダム・アクセル・メモリのマイクロ電子装置を提起している。しかしながら、この文献に開示された４Ｔセルは、低い導通電流を有する。

文献［ＭＯＳ０２］においては、セルの維持安定性を改善するために、負荷トランジスタの基板の電位を制御するための手段が設けられる。この解決法は、また、例えば、およそ０．１８μｍのチャンネル長さを有する、非常に小さいサイズのトランジスタを有するセルを用いることを可能とし得る。しかしながら、この制御手段の使用は制約的（constraining）である。

文献［ＣＥＡ０３］においては、部分的に除去された（depleted）ＳＯＩ技術（ＳＯＩは、“絶縁体上のシリコン（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）”の略語である）において“４Ｔ−ＳＲ”と呼ばれるセルの設計が提起されている。このセルは、記憶ノードの充電の自己調節を特徴とし、そして斬新な回路にリソースを持たせることなく記憶された情報を保つことを可能とする。このセルの１つの欠点は、それが、部分的に除去されたＳＯＩ技術（ＳＯＩは、“絶縁体上のシリコン（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）”の略語である）に対して特定的であり、かつ０．５Ｖより少ない供給電圧を必要とすることである。

フィードバック・ループが提供される完全に除去された（ＦＤ）ＳＯＩ技術で履行される４Ｔセルは、文献［ＹＡＭ０４］にその部分に対して開示されている。このループは、それらの閾値電圧を動的に変調するために、トランジスタの活性基板を制御することを可能とする。

満足で可能に改良されたサイズを保ちつつ、一方では、改良された安定性及び静的ノイズ・マージンを有する、新規なＳＲＡＭメモリ・セル構造を見つけるという課題が提起される。

満足で可能に改良されたサイズを保ちつつ、良好な維持、読取り及び書き込み安定性を有する、デュアル・ゲート技術における新規なＳＲＡＭメモリ・セル構造を見つけるという課題が提起される。

満足で可能に改良されたサイズを保ちつつ、一方では、改良された安定性及び静的ノイズ・マージンを有する、新規なＳＲＡＭメモリ・セル構造を見つけるという課題が提起される。

満足で可能に改良されたサイズを保ちつつ、良好な維持、読取り及び書き込み安定性を有する、デュアル・ゲート技術における新規なＳＲＡＭメモリ・セル構造を見つけるという課題が提起される。

本発明によれば、最初に、ランダム・アクセス・メモリ・セルに関し、該ランダム・アクセス・メモリ・セルは、
フリップ・フロップを形成する少なくとも第１の複数の対称的なデュアル・ゲート・トランジスタと、
第１のビット・ライン及び第１の記憶ノード間、並びに第２のビット・ライン及び第２の記憶ノード間にそれぞれ配置された少なくとも第１の非対称的なデュアル・ゲート・アクセス・トランジスタ、並びに少なくとも第２の非対称的なデュアル・ゲート・アクセス・トランジスタと、を備え、第１のアクセス・トランジスタの第１のゲート及び第２のアクセス・トランジスタの第１のゲートは、バイアス信号を経路付けることができる第１のワード・ラインに接続され、第１のアクセス・トランジスタの第２のゲートは、第２の記憶ノードに接続され、そして第２のアクセス・トランジスタの第２のゲートは、第１の記憶ノードに接続され、第１のアクセス・トランジスタ及び第２のアクセス・トランジスタには、非対称なデュアル・ゲートが設けられる。

このタイプのメモリ・セル構造は、対称なデュアル・ゲート・トランジスタと非対称なデュアル・ゲート・トランジスタの双方を備える。

フリップ・フロップを形成するための対称なデュアル・ゲート・トランジスタの使用は、漏れ電流を制限しかつ消費を制限する。

アクセス・トランジスタを形成するための非対称なデュアル・ゲート・トランジスタの使用は、読取り及び維持の安定性を高めるために漏れ及び導通電流を変調する。

このようなセルは、従来技術による６Ｔセルと比較して、改良された安定性及びスタティック・ノイズ・マージン並びに減少されたサイズを有する。

インプランテーションの１つの可能性によれば、前記第１の複数のトランジスタは、
第１の対称的なデュアル・ゲート負荷トランジスタ及び第２の対称的なデュアル・ゲート負荷トランジスタであって、第１の負荷トランジスタの２つのゲートは、一緒に接続され、第２の負荷トランジスタの２つのゲートも一緒に接続されるものによって形成され得るか、または
第１の対称的なデュアル・ゲート導通トランジスタ及び第２の対称的なデュアル・ゲート導通トランジスタであって、第１の導通トランジスタの２つのゲートは、一緒に接続され、第２の導通トランジスタの２つのゲートも一緒に接続されるものによって形成され得る。

本発明の一実施形態は、４つのトランジスタが設けられたメモリ・セルを提供する。

もう１つの実施形態によれば、ランダム・アクセス・メモリ・セルは、
少なくとも第２のワード・ラインと、
少なくとも第３及び第４のビット・ラインと、
第３のビット・ライン及び第４のビット・ラインにそれぞれ接続される少なくとも第３及び第４のデュアル・ゲート・アクセス・トランジスタと、
をも備え得る。
第３のアクセス・トランジスタ及び第４のアクセス・トランジスタには、非対称なデュアル・ゲート・トランジスタが設けられる。

他の実施形態によれば、当該セルは、第３のアクセス・トランジスタの第１のゲート及び第４のアクセス・トランジスタの第１のゲートが、バイアス信号を経路付けることができる第２のワード・ラインに接続され、第３のアクセス・トランジスタの第２のゲートが、第２の記憶ノードに接続され、そして第４のアクセス・トランジスタの第２のゲートが、第１の記憶ノードに接続されるように配列され得る。

６つのトランジスタが設けられかつこの他のモードに従って配列されたメモリ・セルも提供され得る。

インプランテーションの１つの可能性によれば、ランダム・アクセス・メモリ・セルにおいては、第３のアクセス・トランジスタの及び／または第４のアクセス・トランジスタの２つのゲートが、第２のワード・ラインに接続されており、当該ランダム・アクセス・メモリ・セルは、また、
第３のアクセス・トランジスタ及び第１のノード間の少なくとも１つの付加的なデュアル・ゲート・トランジスタであって、該第３の付加的なトランジスタの２つのゲートは互いに接続されるものと、
第４のアクセス・トランジスタ及び第２のノード間の少なくとも１つの他の付加的なデュアル・ゲート・トランジスタであって、該他の付加的なトランジスタの２つのゲートは互いに接続されるものと、
を備える。

付加的なデュアル・ゲート・トランジスタには、各々、対称的なデュアル・ゲートが設けられ得る。

第１の可能性によれば、前記非対称的なデュアル・ゲートは、アクティブ半導体領域の各側上の、少なくとも第１のゲート・ブロック及び少なくとも第２のゲート・ブロックによって形成されるプラナー型のものであって良く、第１のゲート・ブロック、アクティブ半導体領域及び第２のゲート・ブロックは、基板上に重畳される。

第２の可能性によれば、メモリのトランジスタは、ｆｉｎＦＥＴタイプのものであって良く、前記非対称的なデュアル・ゲートは、アクティブ半導体領域の各側上の、少なくとも第１のゲート・ブロック及び少なくとも第２のゲート・ブロックによって形成され、第１のアクティブ半導体領域のゲート・ブロック及び第２のゲート・ブロックは、基板上に並置される。

非対称は、また、前記第１のゲート・ブロックが、与えられた臨界寸法を有し、前記第２のゲート・ブロックが、前記与えられた臨界寸法とは異なる臨界寸法を有するようなタイプのものであっても良い。

非対称は、また、第１のゲート・ブロックが、与えられた厚さの誘電材料の第１のブロックによって半導体アクティブ領域から離されており、第２のゲート・ブロックが、与えられた厚さよりも大きい厚さを有する誘電材料の第２のブロックによって半導体アクティブ領域から離されているようなタイプのものであっても良い。

非対称は、また、第１のゲート・ブロックが、与えられた厚さの誘電材料の第１のブロックによって半導体アクティブ領域から離されており、第２のゲート・ブロックが、与えられた厚さよりも大きい厚さを有する誘電材料の第２のブロックによって半導体アクティブ領域から離されているようなタイプのものであっても良い。

非対称は、また、前記非対称的なデュアル・ゲートが、与えられた組成の第１のゲート・ブロック及び与えられた組成とは異なる組成を有する第２のゲート・ブロックによってそれぞれ形成されるようなタイプのものであっても良い。異なる組成により、異なった材料及び／または異なった材料のスタックから形成されること、及び／または異なってドーピングされることが理解される。

前記非対称デュアル・ゲートは、おそらく、前述した非対称の型の幾つかで形成され得る。

前記第２のブロックは前記トランジスタの前記第２のゲートに属し得、他方、前記第１のブロックは前記トランジスタの前記第１のゲートに属する。

第１及び第２のアクセス・トランジスタの各々に対して、記憶ノードに接続されるゲートは、最も小さい臨界寸法を有する２つのゲートのものであって良い。

本発明は、また、先に限定した複数のセルを備えたメモリに関する。

本発明は、また、先に限定したＳＲＡＭを含むマイクロ電子メモリ装置に関する。

添付図面を参照して非制限的な方法で純粋に説明するために与えられた例示的な実施形態の説明を読むことから本発明は一層良く理解されるであろう。

種々の図面の同一、類似または等価の部品は、図面間の関連を容易にするために同じ参照数字を用いる。

図面に示された種々の部品は、図面を一層判読し易くするために、必ずしも同じスケールで示されてはいない。

さて、少なくとも１つのランダム・アクセス・メモリ・セル構造を備えた本発明によるマイクロ電子装置の例を説明する。

セルは、ＳＲＡＭ（ＳＲＡＭはスタティック・ランダム・アクセス・メモリの略語である）のものであって良く、例えば、ＣＭＯＳ技術（ＣＭＯＳは相補型金属酸化膜半導体の略語である）で履行され得るデュアル・ゲート・トランジスタが設けられる。デュアル・ゲート・トランジスタによって、これらのトランジスタは、活性ゾーンの各側に形成される独立の第１及び第２のゲートを含み、第１のゲート及び第２のゲートは、互いに接続されるかまたは接続されないということが理解される。

セルのトランジスタは、第１のゲート、１つ以上のチャンネルを形成するよう意図された半導体活性領域、及び第２のゲートが支持体上に重畳されるように配列された、第１のゲート及び第２のゲートから形成された、いわゆる“平板”構造を有するデュアル・ゲートを有し得る。

図２Ａは、基板２０上に形成されかつ平板のデュアル・ゲートが設けられたトランジスタ１０の例が与えられている。デュアル・ゲートは、活性領域３２の下に位置して少なくとも１つのゲート材料に基づく少なくとも第１のブロックと、前記活性領域３２上に位置して少なくとも１つのゲート材料に基づく少なくとも第２のブロック３４とを備え、第１のブロック３０、活性領域３２及び第２のブロック３４は基板２０上に重畳されるかまたは基板２０の主平面にそれぞれ平行な個別の面に位置される（基板の主平面は、この図面上では、基板を通りかつ直交基準フレーム

の平面

と平行な平面として定義される）。

変形例に従って、メモリ・セルのトランジスタはデュアル・ゲート・トランジスタであり、かついわゆるｆｉｎＦＥＴタイプのものであって良い。このタイプのトランジスタにおいては、デュアル・ゲートは、第１のゲート及び第２のゲートによって形成され、第１のゲート、１つ以上のチャンネルを形成するよう意図された半導体活性領域、及び第２のゲートは支持体上に並置されるように配列される。

図２Ｂにおいては、基板２０上に形成されデュアル・ゲートが設けられた“ｆｉｎＦＥＴ”タイプのトランジスタ１２の例が与えられている。デュアル・ゲートは、活性領域４２の各側に配置された、少なくとも１つのゲート材料に基づく少なくとも第１のブロック４０と、少なくとも１つのゲート材料に基づく少なくとも第２のブロック４４とを備え、デュアル・ゲートの活性領域及びブロック４０、４４は基板２０上に載っていて、基板２０の主平面に平行な同じ平面内に位置される。

対称なデュアル・ゲート・トランジスタの電気的特性が図３に示されており、それにおいて、２つのバイアス曲線Ｃ３１及びＣ３２が与えられている。この図において、第１のバイアス曲線Ｃ３１は、トランジスタの第２のゲートが第１のバイアス状態にあって、例えば、０ボルトの与えられた電位Ｖｇ２が第２のゲートに印加されているときに、トランジスタの第１のゲートに印加される電位Ｖｇ１の関数としてドレイン−ソース電流Ｉｄｓにおける変化を表している。第２のバイアス曲線Ｃ３２は、トランジスタの第２のゲートが第３のバイアス状態にあって、例えば、１ボルトのもう１つの与えられた電位Ｖｇ２が第２のゲートに印加されているときに、トランジスタの第１のゲートに印加される電位Ｖｇ１の関数としてドレイン−ソース電流Ｉｄｓにおける変化を表している。

本発明によるランダム・アクセス・メモリ・セルには、非対称デュアル・ゲート・トランジスタが設けられている。メモリ・セルには、特に、アクセス・トランジスタが設けられ得、該トランジスタのデュアル・ゲートは非対称である。

非対称デュアル・ゲートは、半導体活性領域の主平面に対して非対称の２つの個別のゲートによって形成され、その各側にこれらのゲートが配置される。非対称デュアル・ゲートが設けられたトランジスタにおいては、該トランジスタのドレイン及びソース間に流れる電流は、同じバイアスの場合であってさえ、第１のゲートが活性されるかまたは第２のゲートが活性されるかに依存して異なっている。

図４は、本発明によるメモリ・セルにおいて一体化されることができる非対称デュアル・ゲート・トランジスタの例の電気特性を示す。この図において、曲線Ｃ_４１、Ｃ_４２は、その第２のゲートに印加される電位Ｖ_Ｇ２の種々の固定値に対するその第１のゲートに印加される電位Ｖ_Ｇ１の関数として、そのドレイン及びそのソース間で、トランジスタの活性領域を通して流れる電流の変化を表す。曲線Ｃ_４１は、この例では０ボルトである第１の電位の値Ｖ_Ｇ２に対して与えられ、他方、曲線Ｃ_４２は、この例では１ボルトである第２の電位の値Ｖ_Ｇ２に対して与えられる。トランジスタのこの例は、第１のゲートに印加される電位Ｖ_Ｇ１＝ＶＤＤの場合及びＶ_Ｇ１＝Ｖ_Ｇ２＝ＶＤＤであるように第２のゲートに印加される電位Ｖ_Ｇ１の場合の導通状態における２つの電流Ｉ_ＯＮと、Ｖ_Ｇ２＝０ＶであるかまたはＶＤＤであるかに依存するＶ_Ｇ１＝０Ｖの場合のオフ状態における２つの電流Ｉ_ＯＦＦとによって特徴付けられる。

図５Ａ乃至図５Ｃは、本発明によるメモリ・セルに一体化されたトランジスタの非対称平面デュアル・ゲート構造が備えることができる非対称の種々の例を示す。

デュアル・ゲートの非対称は、異なった厚さのゲート誘電体の２つの層を形成することによって特に得られ得る。

図５Ａは、厚さｅ_１の第１のゲート誘電体層５１に接触した第１のゲート５０もしくは底ゲートと、ｅ_１よりも小さい厚さｅ_２の第２のゲート誘電体層上に形成された第２のゲート５４とが設けられた非対称の平面デュアル・ゲート・トランジスタの構造の例を示す。２つのゲート５０及び５４は、従って、該トランジスタのドレイン及びソース間に位置する半導体活性領域５２からそれぞれ異なった距離に置かれる。

非対称のもう１つの例は図５Ｂに示されている。この図においては、非対称の平面デュアル・ゲート・トランジスタには、該トランジスタのソース領域Ｓ及びドレイン領域Ｄ間に位置する半導体活性領域５２の下にかつそれに対抗して形成された第１のゲート６０と、該半導体活性領域５２の部分及びソース領域Ｓの部分の上にかつそれに対抗して形成された第２ゲート６４とが設けられている。２つのゲート６０、６４は、活性領域５２の主平面に対する法線に対して対称ではない（活性領域の主平面は、この図においては、活性領域を通りかつ直交基準フレーム

の平面

と平行な平面として定義される）。

非対称は、また、異なった臨界寸法を有する２つのゲートを形成することによって特に得られ得る。

図５Ｃは、臨界寸法ｄｃ_１を有する第１のゲート７２もしくは底ゲートと、ｄｃ_１よりも大きい臨界寸法ｄｃ_２を有する第２のゲート７４もしくは頂部ゲートとが設けられた非対称の平面デュアル・ゲート・トランジスタの構造の例を示す。

非対称の上述の幾つかのタイプを組み合わせたデュアル・ゲートも、例えば、異なった臨界寸法を持った２つのゲートを有して用いられ得る。

さて、異なった臨界測定もしくは寸法を持った２つのゲートによって形成された非対称の平面デュアル・ゲート構造を生成する方法の詳細な例が、図６Ａ乃至６Ｃに関して示される。

まず、支持体１００上には、図６Ａに示されたスタックによって形成される構造が生成され、該構造は、第１のゲート・ブロック１１０、該第１のブロック１１０上に載置された第１のゲート誘電体領域１１５、該第１の誘電体領域１１５上に載置された半導体領域１１８、該半導体領域１１８上に載置された第２のゲート誘電体領域１１９、該第２の誘電体領域１１９上に載置された第２のゲート・ブロック１２０を備える。第２のゲート・ブロック１２０は、第１のゲート・ブロックの高さｈ_１よりも大きい高さｈ_２で生成され得る（高さｈ_１及びｈ_２は、図６Ａにおける直交基準フレーム

のベクトル

と平行な方向に定義された寸法である）。また、第２のゲート・ブロック１２０の上には、誘電体材料に基づくハード・マスク１３０が載せられ得る。誘電体領域１１５及び１１９並びに半導体領域１２０は、第１のゲート・ブロック１１０の及び第２のゲート・ブロック１２０のものよりも大きい臨界測定または寸法を有する（臨界寸法は、図６Ａにおける直交基準フレーム

のベクトル

と平行な方向に定義された寸法である）。ハード・マスク１３０も、第１のブロック１１０及び第２のブロック１２０のものよりも大きい臨界測定または寸法を有し得る。第２のゲート・ブロック１２０は、例えばポリシリコンに基づく層から形成され得る。第１のゲート・ブロック１１０も、例えばポリシリコンに基づく層から形成され得る。第１のブロック１１０及び第２のブロック１２０を生成するために、エッチング、例えば、異方性の（アニソトロピック）がハード・マスクを通る薄層のスタックの上に行なわれ、それにより、第１のゲート・ブロック、第１の誘電体領域、半導体領域、第２の誘電体領域及び第２のゲート・ブロックが形成される。第１のゲート・ブロック及び第２のゲート・ブロックを横方向に減少するよう、半導体領域１１８並びに誘電体領域１１５及び１１９に関して選択的に、第２の等方性の（イソトロピック）エッチングが次に行なわれ得る。

この構造を得た後、傾斜されたイオン・インプランテーションが、支持体１００の主平面の法線に対して所定の角度αで行なわれる（図６Ｂ）（支持体の主平面は、平面

と平行で支持体を通る面として図６Ｂに定義されている）。

誘電体領域１１５、１９９の臨界寸法、第１のゲート・ブロック１１０及び第２のゲート・ブロック１２０のそれぞれの高さｈ１及びｈ２、並びにインプランテーション角度αは、好ましくは、第１のブロック１１０をドーピングすることなく、もしくは第１のブロック１１０を一層少なくドーピングして、第２のゲート・ブロックのドーピングを達成するよう設計される。第２のブロックの両側で同じレベルに位置された領域１２０ａ、１２０ｂのドーピングは、好ましくは、第１のブロック１１０をドーピングすることなく、または、第１のブロック１１０を一層少なくドーピングして、または、好ましくは、ゲート誘電体領域１１５と接触して位置する第１のブロック１１０の領域においては第１のブロック１１０をドーピングすることなく、行なわれる。

第２のブロック１２０のインプラントされた領域１２０ａ、１２０ｂは、好ましくは、第２の誘電体領域１１９と接触している。インプランテーションは、第１のブロック及び第２のブロック間で望まれる最終臨界寸法における差に従って選択されたエネルギ及び照射量において実行され得る。インプランテーションは、要求された臨界寸法の差に従って調節されるエネルギ及び３ｅ１５ ａｔｏｍｓ．ｃｍ−２の照射量における、例えば、砒素のインプランテーションであって良い。変形例によれば、インプランテーションは、ゲルマニウムで行なわれることができる。

次に、選択的エッチングが、第２のブロックのインプラントされた部分に関して行なわれる。このエッチングの後、第２のブロック１２０は、第１のブロック１１０の臨界寸法ｄｃ_１よりも大きい臨界寸法ｄｃ_２を有する（図６Ｃ）。第１のブロック１１０及び第２のブロック１２０がポリシリコンに基づいている場合、エッチングは、例えばＴＭＡＨ（水酸化テトラメチル・アンモニウム）を用いた、ポリシリコンに対しドーピングされたポリシリコンのエッチングの選択性を得るために用いられたウェット・エッチング（wet chemical etching）であることができる。第１のブロック及び第２のブロックがポリシリコンに基づいている場合、先に行なわれたインプランテーションは、例えば、ポリシリコンに対して、ゲルマニウムでインプラントされたポリシリコンのＣＦ_４に基づく選択的エッチング方法を用いるように、ポリシリコンにおけるゲルマニウムのインプランテーションであって良い。

今説明した方法の変形例によれば、ブロック１１０及び１２０は、例えば、ポリシリコンに基づく半導体層と、例えば、ＴｉＮに基づく金属層とのスタックによって形成され得る。

上述した方法は、同じ支持体もしくは同じ基板１００上に、非対称な平面デュアル・ゲート・トランジスタ及び対称な平面トランジスタを生成するもしくは相互一体化するように履行され得る。

この目的のために、基板１００のような基板上に幾つかの構造、例えば、上述した構造１５０と同じタイプの第１の構造３５０と、第２の構造３６０とが生成される。次に、選択的インプランテーション・ステップに先立って、イオン・インプランテーション・ビームに対する保護手段が、例えば、第２の構造３６０に対して基板１００上に生成された構造３５０、３６０のうちの少なくとも１つの特定の構造に対して形成される。これらの保護手段は、例えばフォトリソグラフィによって限定されて第２の構造３６０を覆う少なくとも１つの層３７０から形成され得る。保護層３７０は、少なくとも１つの他の構造３５０を顕わにし、そして、例えばＳｉ_３Ｎ_４またはＳｉＯ_２に基づく樹脂ベース層またはハード・マスクで例えばあり得る（図７Ａ）。

次に、第１の構造３５０の第２のゲート・ブロックの選択的インプランテーションが、例えば、図６Ｂに対して上述したように行なわれる。このインプランテーションの間、層３７０は、粒子のクラスタの第２の構造３６０を保護する。次に、保護層３７０は、取り除かれる。

次に、第１の構造３５０及び第２の構造３６０のゲート・ブロックをエッチングするステップが行なわれる。このエッチングは、インプラントされていなかった半導体領域に対するインプラントされた半導体領域の選択的エッチングである。図７Ｂにおいては、エッチングが行なわれてしまったときの、基板１００上に載置した第１の構造３５０及び第２の構造３６０が示されている。第１の構造３５０は、臨界寸法ｄｃ_１の第１のゲート・ブロック１１０ａと、臨界寸法ｄｃ_２の第２のゲートを形成するよう意図された第２のブロック１２０ａとを備え、インプラントされた半導体領域１２１ａ、１２２ａは、インプラントされない半導体領域よりも少なくエッチングされている。第２の構造３６０は、選択的エッチングが行なわれると、第１のゲートを形成するよう意図された第１のブロック３１０ａを備え、そして臨界寸法ｄｃ_１を有し、他方、第２のゲートを形成するよう意図された第２のブロック３２０ｂは、第１のブロックのものと同一の臨界寸法ｄｃ_１を有する。第１の構造３５０は非対称デュアル・ゲート・トランジスタのために設計され、他方、第１のように第１の基板１００上で実行される第２の構造３６０は、対称デュアル・ゲート・トランジスタのために設計される。

図８において、本発明によるメモリ・セルにおいて一体化されることができるｆｉｎＦＥＴタイプのトランジスタの非対称デュアル・ゲート構造の例が示されている。この例においては、第１のゲート１５０及び第２のゲート１５４は、半導体活性領域１５２の各側上で基板１４０上に載置され、この領域１５２の両側に対して配置される。デュアル・ゲートの非対称は、活性領域に対する幾何学的非対称であるか、及び／または、２つのゲート１５２及び１５４間の構成的非対称かであり得る。構成的非対称によっては、２つのゲートは異なった材料に基づくか、及び／または、材料の異なったスタックから形成されるか、及び／または、異なってドーピングされるか、ということが理解される。

お互いに異なってドーピングされた２つのゲートから形成されたｆｉｎＦＥＴトランジスタに対する非対称デュアル・ゲートの例示的実施形態が、図９Ａ−９Ｃに対して与えられている。

この例においては、デュアル・ゲート構造は、最初に、半導体領域２０５の各側に２つのゲート２１０、２２０を備えて生成される。第１のゲート２１０及び第２のゲート２２０は、ゲート誘電体層２１５と接触した金属底層２１２と、第１の金属層２１２と接触した第２の半導体頂部層２１４とを備えるデュアル（二重）層から各々形成される。ゲート誘電体層は、例えば、ＳｉＯ_２またはＨｆＯ_２に基づいて（をベースにして）いて良く、例えば、１及び５ナノメートル間の厚さを有し得る。金属層２１２は、例えば、ＴｉＮに基づいていて良く、例えば、１及び５ナノメートル間の厚さを有し得る。半導体層２１４は、例えば、ポリシリコンに基づいていて（をベースにしていて）良く、例えば、１及び５０ナノメートル間の厚さを有し得る（図９Ａ）。

一旦この構造が形成されると、第１のゲート２１０の半導体頂部層２１４の第１のタイプ、例えば、Ｎ型のドーピングを行なうように、半導体領域２０５の一側に位置する第１のゲート２１０上に、第１の傾斜されたインプランテーションが行なわれる（図９Ｂ）。

次に、第２のゲート２２０の半導体頂部層２１４の第２のタイプ、例えば、Ｐ型のドーピングを行なうように、半導体領域２０５の他側に位置する第２のゲート２２０上に、もう１つの傾斜されたインプランテーションが行なわれる（図９Ｃ）。

半導体領域の各側上に金属層２１２の異なった厚さにより非対称も得られ得る。底層２１２の厚さにより、各ゲートの仕事関数は、底層が非常に薄いときに頂部層の仕事関数に近い仕事関数と、底層が数十ナノメートルを超えるときの底層の仕事関数との間で変る。例えばＴｉＮ／Ｎドーピングされたポリシリコンのデュアル層から形成されたゲートの仕事関数は、ＴｉＮ金属層の厚さと共に変る。ＴｉＮの層が非常に薄い、例えば５ｎｍであるとき、ＮＭＯＳの閾値電圧Ｖｔｈは、例えば、約０．２Ｖであり得、これは、約４．７ｅＶのデュアル層の仕事関数に等価であり、これに反して、ＴｉＮの厚さが１０ｎｍであるとき、閾値電圧は、０．４Ｖに行き、すなわち、約４．５ｅＶの仕事関数に行く。Ｎドーピングされたポリシリコンは、約５．１ｅＶの仕事関数を有する。底層が非常に薄いとき、デュアル層の仕事関数は、後者がポリシリコンから作られるときでさえ、頂部層の仕事関数に向かって移動し得る。

本発明によるランダム・アクセス・メモリ・セル３００の第１の例が図１０に示されている。

このメモリ・セル３００は、例えばＭＯＳ技術において履行される４つのデュアル・ゲート・トランジスタが設けられた４ＴタイプのＳＲＡＭスタティック・メモリ・セルである。セル３００は、フリップフロップ構成で接続された第１のインバータ・ゲート及び第２のインバータ・ゲートを形成する、すなわち一般に“フリップフロップ”と称される、第１の複数のトランジスタを備える。第１の複数のトランジスタは、第１の負荷トランジスタＴＬ１_Ｔ及び第２の負荷トランジスタＴＬ１_Ｆから形成され得る。負荷トランジスタＴＬ１_Ｔ及びＴＬ１_Ｆは、ＭＯＳタイプの技術、例えば、ＰＭＯＳタイプの技術の第１の与えられたタイプで生成され得る。第１の負荷トランジスタＴＬ１_Ｔの２つのゲートは、互いに接続され、他方、第２の負荷トランジスタＴＬ１_Ｆの２つのゲートも一緒に接続される。第２の負荷トランジスタＴＬ１_Ｆのデュアル・ゲートすなわち２つのゲートは、また、第１のセル３００の第１の記憶（蓄積）ノードＴに接続され、他方、第１の負荷トランジスタＴＬ１_Ｔのデュアル・ゲートすなわち２つのゲートは、また、第１のセル３００の第２の記憶（蓄積）ノードＦに接続される。負荷トランジスタＴＬ１_Ｔ、ＴＬ１_Ｆのソースは、それらの部分として、供給電位ＶＤＤに一緒に接続され得、他方、第１の負荷トランジスタＴＬ１_Ｔのドレインは、第１のノードＴに接続され得、第２の負荷トランジスタＴＬ１_Ｆのドレインは、第２のノードＦに接続される。負荷トランジスタＴＬ１_Ｔ及びＴＬ１_Ｆは、セル３００に記憶されたロジック値に従って、ノードＴまたはＦの一方または他方上に、与えられたロジック・レベル、例えば、供給電位ＶＤＤに等しい電位に例えば対応する“１”レベル、を創設するのに必要な電荷を維持するよう設計されている。負荷トランジスタＴＬ１_Ｔ及びＴＬ１_Ｆには対称的なデュアル・ゲートが設けられ得る。

第１のセル３００には、また、第１の非対称デュアル・ゲート・アクセス・トランジスタＴＡ１_Ｔ及び第２の非対称デュアル・ゲート・アクセス・トランジスタＴＡ１_Ｆも設けられている。アクセス・トランジスタＴＡ１_Ｔ、ＴＡ１_Ｆは、例えば、ＮＭＯＳタイプのものであり得る。第１のアクセス・トランジスタＴＡ１_Ｔ及び第２のアクセス・トランジスタＴＡ１_Ｆは、各々、第１のワード・ラインＷＬに接続される第１のゲートを備える。第１のアクセス・トランジスタＴＡ１_Ｔの第２のゲートは、第１の記憶ノードＴに接続され、他方、第２のアクセス・トランジスタＴＡ１_Ｆの第２のゲートは、第２の記憶ノードＦに接続される。第１のアクセス・トランジスタＴＡ１_Ｔのソースは、第１のビット・ラインＢＬ_Ｔに接続され、他方、第２のアクセス・トランジスタＴＡ１_Ｆのソースは、第２のビット・ラインＢＬ_Ｆに接続される。第１のアクセス・トランジスタＴＡ１_Ｔのドレインは、その部分として第１の記憶ノードＴに接続され、他方、第２のアクセス・トランジスタＴＡ１_Ｆのドレインは、第２の記憶ノードＦに接続される。アクセス・トランジスタＴＡ１_Ｔ、ＴＡ１_Ｆは、セル３００への読み取りまたは書き込みの段階中に記憶ノードＴ及びＦへのアクセスを許容するように、かつ、セル３００が情報維持モードにあるときにセル３００へのアクセスを阻止するように配列されている。

このようなセル３００は、改良されたスタティック・ノイズ・マージン、並びに維持の安定性及び読み取りの安定性間の改良された妥協を得るのを可能とする。この例においては、更新（refresh）手段へのリソースを持たせることなく維持において記憶された情報を保持することも達成される。ワード・ラインＷＬは、セル３００を置くことが望まれるモードに従って制御される。

このようなセル３００の作用の例は、以下の通りである：
維持モードにおいて、ビット・ラインＢＬ_Ｔ、ＢＬ_Ｆは電位ＶＳＳに接続され、他方、ワード・ラインＷＬも、記憶されたデータ項目を安定化させるために電位ＶＳＳに維持される。それらの部分としてのアクセス・トランジスタＴＡ１_Ｔ及びＴＡ１_Ｆは、オフ状態にある。第１のノードＴがロジック高レベルにあり、第２のノードＦがロジック低レベルにある場合、第２の負荷トランジスタＴＬ１_Ｆもオフであり、第１の負荷トランジスタＴＬ１_Ｔのみがオンである。第２のノードＦの電位をＶＳＳ近辺に保つために、第２のアクセス・トランジスタＴＡ１_Ｆを通る電流は、第２の負荷トランジスタＴＬ１_Ｆを通る電流と、第１の負荷トランジスタＴＬ１_Ｔから生じるゲート電流との合計よりも大きくなければならない。第２のアクセス・トランジスタＴＡ１_Ｆの第２のゲートの、ＶＤＤにセットされた第１の記憶ノードＴへの接続は、その漏れ電流を例えば２から３ディケード（decades）だけ高めて良好な維持安定性を保証するのを可能とする。非対称デュアル・ゲート構造を有するトランジスタの使用は、この状態を達成するのを可能とし、その理由は、分極状態のために、第２のアクセス・トランジスタＴＡ１_Ｆが第２の負荷トランジスタＴＬ１_Ｆのものよりも低い閾値電圧を有するからである。

読み取りモードにおいては、ビット・ラインは、電位ＶＳＳに最初に荷電されすなわち予め荷電される。次に、ワード・ラインは、記憶ノードＴ、Ｆへのアクセスを許容するよう設計された電位ＶＤＤにバイアスされる。読み取りモードにおけるセル３００の安定性は、トランジスタＴＬ１_Ｔ及びＴＡ１_Ｔの導通電流間の関係に依存する。最大ノイズ・マージン（雑音余裕）を得るために第１のアクセス・トランジスタＴＡ１_Ｔを通って流れる導通電流は、第１の負荷トランジスタＴＬ１_Ｔの導通電流よりも小さいように設計される。第１のアクセス・トランジスタＴＡ１_Ｔの第２のゲートの、ゼロ電圧の記憶ノードＦへの接続は、第１のアクセス・トランジスタＴＡ１_Ｔのオン状態における電流を制限し、そして読み取りモードにおけるセル３００の良好な安定性を保証するのを可能とする。デュアル・ゲート構造のトランジスタの使用は、この条件を達成するのを可能とし、その理由は、読み取りモードにおける分極状態を顧慮して、第１のアクセス・トランジスタＴＡ１_Ｔには１つのチャンネルが設けられているのに対して、第１の負荷トランジスタＴＬ１_Ｔには２つのチャンネルが設けられているからである。

読み取りモードにおいて、Ｔ＝０及びＦ＝１となるように第１のノードＴ上に例えばロジック“０”を書き込むために、第２のビット・ラインＢＬ_Ｆは、電位ＶＤＤに最初電荷されすなわち予め電荷され、他方、第１のビット・ラインＢＬＴは電位ＶＳＳに維持される。次に、ワード・ラインＷＬは、記憶ノードをビット・ラインに接続するようアクセス・トランジスタＴＡ１_Ｔ及びＴＡ１_Ｆを活性化するために、電位ＶＤＤにバイアスされる。

ちょうど今説明したメモリ・セル３００は、図１１に示されるように、メモリ・マトリクスに一体化され得る。この図においては、メモリ・マトリクスのセル３００におけるのと同じタイプのｎ個のセル（ｎ＞０）の中の４つのセル３００_１、３００_２、３００_３、３００_４が示されている。メモリ・マトリクスは、ｐ個のコラム（列）から形成され、各コラムは、セル３００と同じタイプのｍ個のセルを含む。この例においては、マトリクスのコラムの各々は、２つのビット・ラインＢＬＴ_０、ＢＬＦ_０、ＢＬＴ_１、ＢＬＦ_１、・・・・・、を含み、コラム・レコーダによって制御される。ｍ×ｐのメモリ・セルは、ｍ個のワード・ラインＷＬ_０、ＷＬ_１・・・によって制御される。

図１２には、上述した第１のセル３００と相補的な、４つのトランジスタを有するセル３２０の第２の例が示されている。この例においては、負荷トランジスタは、例えばＮＭＯＳタイプのデュアル・ゲート導通トランジスタＴＤ１_Ｔ、ＴＤ１_Ｆによって置き換えられている。導通トランジスタＴＤ１_Ｔ、ＴＤ１_Ｆは電位ＶＳＳに接続される。セル３２０には、また、例えばＰＭＯＳ技術における第１のセル３００のアクセス・トランジスタのものと相補的な技術で履行されるアクセス・トランジスタＴＡ２_Ｔ、ＴＡ２_Ｆが設けられる。

変形的実施形態によれば、読み取りモードにおけるセルの安定性を良好にする（favour）ことが望まれる場合、記憶されたデータを更新する（refreshing）ための装置がセルと関連され得る。この場合、セルの作用は動的である。

読み取りモードにおけるセルの安定性を改善するために、維持の安定性を損なうことなく、読み取りモードにおいて活性化されたワード・ラインＷＬの電位を、ＶＳＳとＶｄｄとの間の値に減少することが可能である。

図１３は、６つのトランジスタが設けられた本発明によるメモリ・セル４００の例を示す。このメモリ・セル４００は、先に説明したセル３００の第１の例のものと類似したコアを有する。この図においては、第１のアクセス・トランジスタ及び第２のアクセス・トランジスタは、今回、それぞれ、ＴＡＷ１_Ｔ及びＴＡＷ１_Ｆとして参照され、他方、第１のビット・ライン及び第２のビット・ラインは、それぞれ、ＷＢＬ_Ｔ及びＷＢＬ_Ｆとして参照される。セル４００は、第１及び第２のアクセス・トランジスタの第１のゲートに接続されたワード・ラインＷＷＬを含み、また、第２のワード・ラインＲＷＬと、２つの他のビット・ラインＲＢＬ_Ｔ及びＲＢＬ_Ｆとが設けられている。セル４００は、また、第３の非対称デュアル・ゲート・アクセス・トランジスタＴＡＲ１_Ｔ及び第４の非対称デュアル・ゲート・アクセス・トランジスタＴＡＲ１_Ｆを含み、双方とも、例えばＮＭＯＳ技術で履行される。第３のアクセス・トランジスタの第１のゲート及び第２のアクセス・トランジスタの第１のゲートは、第２のワード・ラインＲＷＬに接続される。第１のアクセス・トランジスタの第２のゲートは、第２の記憶ノードＦに接続され、他方、第２のアクセス・トランジスタの第２のゲートは、第１の記憶ノードＴに接続される。

第２のワード・ラインＲＷＬと、第３及び第４のビット・ラインＲＢＬ_Ｔ及びＲＢＬ_Ｆと、第３及び第４のアクセス・トランジスタＴＡＲ１_Ｔ、ＴＡＲ１_Ｆとは、セル４００を読取る動作に専用である。第１のワード・ラインＷＷＬと、ビット・ラインＷＢＬＴ、ＷＢＬＦと、第１のアクセス・トランジスタＴＡＷ１_Ｔ及び第２のアクセス・トランジスタＴＡＷ１_Ｆは書き込み動作に専用である。

さて、６つのトランジスタのメモリ・セル４００の動作の例を説明する：
維持（Retention）モードにおいて、第２のワード・ラインＲＷＬはＶＳＳに維持されるかまたは漏れ電流を減少するためにＶＳＳよりも小さい電位に維持される。それらの部分としての第３及び第４のビット・ラインＲＢＬ_Ｔ及びＲＢＬ_Ｆは、電位ＶＤＤに予め荷電されるかまたは最初に荷電され得、もしくはフローティングのままである。

読み取り（Read）モードにおいては、第３及び第４のビット・ラインＲＢＬ_Ｔ及びＲＢＬ_Ｆは、ＶＤＤに、またはＶＳＳよりも高い電位に予め荷電されるかもしくは最初に荷電される。次に、第２のワード・ラインＲＷＬがＶＤＤにバイアスされる。第３のアクセス・トランジスタＴＡＲ１_Ｔは、その第２のゲートが第１のノードＴに接続されるが、第４のトランジスタＴＡＲ１_Ｆを通る電流よりも一層高い読み取り電流が流れるのを許容して、第３のビット・ラインＲＢＬ_Ｔを一層急速に放電する。この場合、セル４００は、特に長所的であり、その理由は、第１のノードＴの電圧が読み取り電流によって減少されないからである。結果として、セル４００の読み取り安定性は、その維持の安定性と同一である。それ故、セル４００の全体的な安定性は、維持モードにおける安定性と読み取りモードにおける安定性との間で妥協する必要がなく、大いに改善される。

書き込み（Write）モードにおいては、第１のノードＴ上に例えばロジック“０”状態を書き込むために、第２のビット・ラインＷＢＬ_Ｆは、電位ＶＤＤに予め荷電され、他方、第１のビット・ラインＷＢＬ_ＴはＶＳＳに維持される。次に、第１のワード・ラインＷＷＬは、アクセス・トランジスタを活性化して記憶ノードを第１及び第２のビット・ラインＷＢＬ_Ｔ及びＷＢＬ_Ｆに接続するために、ＶＤＤにバイアスされる。書き込みサイクル中、第２のワード・ラインＲＷＬはＶＳＳに維持される。メモリ・セルが低消費モードで使用されてメモリ・アクセスがない場合、第３及び第４のアクセス・トランジスタＴＡＲ１_Ｔ及びＴＡＲ１_Ｆからの漏れ電流を制限するために、第３及び第４のビット・ラインＲＢＬ_Ｔ及びＲＢＬ_Ｆは、接地に維持され得て、アクセス・トランジスタＴＡＲ１_Ｔ及びＴＡＲ１_Ｆのドレイン及びソース間にゼロ電位差を生じる。

図１４Ａ及び１４Ｃは、ちょうど今説明した６つのトランジスタのセル４００の変形実施形態を示す。

図１４Ａにおいては、６つのトランジスタのセル４２０の第２の例が示されている。このセル４２０は、セル４００のアクセス・トランジスタＴＡＲ１_Ｔ及びＴＡＲ１_Ｆのものと相補的な技術、例えばＰＭＯＳ、において履行される第３及び第４のアクセス・トランジスタＴＡＲ２_Ｔ及びＴＡＲ２_Ｆを含んでいるという点において、セル４００から異なっている。セル４２０の動作ロジック・テーブルの例が以下に与えられる。

図１４Ｂにおいて、６つのトランジスタのセル４４０の第３の例が示されている。このセル４４０は、第１及び第２のアクセス・トランジスタＴＡＷ２_Ｔ及びＴＡＷ２_Ｆが、セル４００のアクセス・トランジスタＴＡＷ１_Ｔ及びＴＡＷ１_Ｆのものと相補的な技術、例えばＰＭＯＳ,
において履行されるという点において、セル４００から異なっている。セル４４０は、また、負荷トランジスタＴＬ１Ｔ及びＴＬ１Ｆの代わりに２つの導通トランジスタＴＤ１Ｔ及びＴＤ１Ｆを含んでいるという点においてセル４００から異なっている。

セル４４０の動作ロジック・テーブルの例が以下に与えられる。

図１４Ｃには、６つのトランジスタのセルの第４の例が示されている。４６０と参照されているこのセルは、セル４４０のアクセス・トランジスタＴＡＲ１_Ｔ及びＴＡＲ１_Ｆのものと相補的な技術、例えばＰＭＯＳ、において履行される第３及び第４のアクセス・トランジスタＴＡＲ２_Ｔ及びＴＡＲ２_Ｆを含んでいるという点において、先に説明したセル４４０から異なっている。

セル４６０の動作ロジック・テーブルの例が以下に与えられる。

各々に非対称デュアル・ゲートが設けられた６つのトランジスタを有するセル（図示せず）も使用することができる。

本発明によるアクセス・メモリ・セルのもう１つの例が図１５に示されている。このセルには５００の参照番号が付され、８つのトランジスタを有して“８Ｔ”と称され、このセルには、前述した４つのトランジスタ３００もしくは６つのトランジスタ４００を有するセルのものと類似したコアが設けられる。６つのトランジスタ・セル４００と比較して、セル５００は、第３のアクセス・トランジスタ及び接地間に接続された付加的なトランジスタＴＤＲ１_Ｔと、第４のアクセス・トランジスタ及び接地間に接続されたもう１つの付加的なトランジスタＴＤＲ１_Ｆとを備える。この例においては、第３及び第４のアクセス・トランジスタは、ＴＡＲ３_Ｔ、ＴＡＲ３_Ｆとして示されており、漏れ電流を制限する対称的なデュアル・ゲート・タイプのものである。２つの付加的なトランジスタＴＤＲ_Ｔ及びＴＤＲ_Ｆには、また、対称的なデュアル・ゲートが設けられ得る。この例においては、第３のアクセス・トランジスタＴＡＲ_Ｔの及び第４のアクセス・トランジスタＴＡＲ_Ｆのデュアル・ゲートは、第２のワード・ラインＲＷＬによって制御される。付加的なトランジスタＴＤＲ１_Ｔのデュアル・ゲートは、第１の記憶ノードＴに接続され、他方の付加的なトランジスタＴＤＲ１_Ｆのデュアル・ゲートは、第２の記憶ノードＦに接続される。

セル５００の作用の例は、以下の通りである：
読み取りモードにおいては、第３及び第４のビット・ラインＲＢＬ_Ｔ及びＲＢＬ_Ｆは、電位ＶＤＤに予め荷電される。セル５００の第２のワード・ラインＲＷＬが付勢されたとき、第３のビット・ラインＲＢＬ_Ｔは、第３のアクセス・トランジスタＴＡＲ３_Ｔ及びトランジスタＴＤＲ１_Ｔを介して放電され、他方、第４のビット・ラインＲＢＬ_Ｆは、トランジスタＴＤＲ１_Ｆがオフ状態にあるので、電位ＶＤＤに維持される。このセル５００の書き込みモードにおける作用は、セル４００のものと同様である。書き込みまたは読み取りモードにおけるメモリへのアクセスが無い、いわゆる“スタンドバイ”モードにおいては、トランジスタＴＡＲ３_Ｔ、ＴＡＲ３_Ｆ、ＴＤＲ１_Ｔ及びＴＤＲ１_Ｆの漏れ電流を制限するために、第３及び第４のビット・ラインＲＢＬ_Ｔ及びＲＢＬ_Ｆは接地に維持され得て、トランジスタのドレイン及びこれらのトランジスタのソース間にゼロ電位差を生じさせる。

図１６Ａ乃至１６Ｃは、ちょうど説明したばかりの８トランジスタ・セル５００の変形的実施形態を示す。

図１６Ａにおいては、８トランジスタ・セル５２０の第２の例が示されており、それは、セル５００のアクセス・トランジスタＴＡＷ１_Ｔ及びＴＡＷ１_Ｆのものと相補的な技術、例えばＰＭＯＳ、で履行される第１及び第２のアクセス・トランジスタＴＡＷ２_Ｔ及びＴＡＷ２_Ｆを含むという点において、セル５００から異なっている。

８トランジスタ・セル５２０も、それが、セル５００のトランジスタＴＬ１_Ｔ及びＴＬ１_Ｆのものと相補的な技術、例えばＮＭＯＳ、で履行される２つのトランジスタＴＤ１_Ｔ及びＴＤ１_Ｆを含むという点において、セル５００から異なっている。

セル５２０の動作ロジック表の例を以下に与える：

図１６Ｂにおいては、８トランジスタ・セル５４０の第３の例が示されている。このセル５４０は、ＴＡＲ４_Ｔ及びＴＡＲ４_Ｆとして参照される第３及び第４のアクセス・トランジスタが、セル５００のアクセス・トランジスタＴＡＲ３_Ｔ及びＴＡＲ３_Ｆのものと相補的な技術、例えばＰＭＯＳ、で履行される、という点においてセル５００から異なっている。セル５４０も、また、それが、セル５００のトランジスタＴＤ１_Ｔ及びＴＤ１_Ｆのものと相補的な技術、例えばＰＭＯＳ、で履行される２つの導通トランジスタＴＤ２_Ｔ及びＴＤ２_Ｆを含む、という点においてセル４００から異なっている。

セル５４０の動作ロジック表の例を以下に与える：

図１６Ｃには、８トランジスタ・セルの第４の例が与えられている。５６０で参照されるこのセルは、それが、セル５４０の第１及び第２のアクセス・トランジスタＴＡＷ１_Ｔ及びＴＡＷ１_Ｆのものと相補的な技術、例えばＰＭＯＳ、で履行される第１及び第２のアクセス・トランジスタＴＡＷ２_Ｔ及びＴＡＷ２_Ｆを含む、という点において前述したセル５４０から異なっている。

セル５６０も、また、それが、セル５４０のトランジスタＴＬ１_Ｔ及びＴＬ１_Ｆのものと相補的な技術、例えばＮＭＯＳ、で履行される２つの導通トランジスタＴＤ１_Ｔ及びＴＤ１_Ｆを含む、という点においてセル５４０から異なっている。

セル５４０のための動作ロジック表の例を以下に与える：

各々に非対称デュアル・ゲートが設けられた８つのトランジスタを有するセル（図示せず）も用いることができる。

さて、“標準のセル６Ｔ”として参照される従来技術により用いられた６トランジスタ・セルのものと比較される、前述したセル３００、４００、５００の性能の比較例を以下に与える。これらの比較結果は、供給電圧ＶＤＤ＝１Ｖ、温度Ｔ＝２７°Ｃで、臨界ゲート寸法を有する３２ｎｍ技術に対して得られた。セルの各々におけるトランジスタのサイズは：
− Ｗ_Ｌ及びＬ_Ｌは、それぞれ、負荷トランジスタの幅及び長さを示し、
− Ｗ_Ｄ及びＬ_Ｄは、それぞれ、導通トランジスタの幅及び長さを示し、
− Ｗ_Ａ及びＬ_Ａは、それぞれ、アクセス・トランジスタの幅及び長さを示し、
− Ｗ_ＲＡ及びＬ_ＲＡは、それぞれ、付加的なアクセス・トランジスタの幅及び長さを示し、
− Ｗ_ＲＤ及びＬ_ＲＤは、それぞれ、付加的な導通トランジスタの幅及び長さを示す、
以下の表で与えられる。

６トランジスタ・セル４００及び８トランジスタ・セル５００に対して、安定性規準は、負荷及びアクセス・トランジスタのための最小チャンネル幅Ｗｍｉｎ＝７６ｎｍ、及びチャンネル長さＬｍｉｎ＝３２ｎｍを有するサイズに対して達成された。

４トランジスタ・メモリ・セル３００は、高密度を保ちつつ、スタティック・ノイズ・マージン（ＳＮＭ）及び読み取りノイズ・マージン（ＲＮＭ）を２００ｍＶ以上でバランスさせることを可能とする。

標準の６Ｔセルと比較して、セル３００の書き込みマージン（ＷＭ）は、５５％以上の表面面積における節約に対して約６８％だけ改良された。漏れ電流も、標準の６Ｔセルと比較してこのセルに対し９．５％だけ改良された。

セル４００及び５００は、約３００ｍＶのスタティック・ノイズ・マージンに接近することを可能とし、すなわち標準の６Ｔセルのものよりも５０％多い。これらのセル４００及び５００のコアの最小サイズは、７４％だけ書き込みマージンを改善する。セルへの読み取りまたは書き込みアクセスが無いモードにおいて、すなわち低消費アプリケーションの場合において、セル４００及び５００の維持漏れ電流Ｉ_ＯＦＦは、標準の６Ｔセルと比較して２８％だけ減少される。トランジスタのサイズは、標準の６Ｔセルのものよりも少なくとも２５％少ないセルのサイズをもたらす。セル４００及び５００は、アクセス・トランジスタの漏れ電流（Ｉ_ＰＧ）と、読み取りモードにおけるセルの導通電流（Ｉ_ＣＥＬＬ）との間に良好な妥協を得ることを可能とし、このことは、標準の６Ｔセルと比較して４０％以上高められた比（Ｉ_ＣＥＬＬ／Ｉ_ＰＧ）に等しい係数ＮＢＬをもたらす。

従来技術によるスタティック・ランダム・アクセス・メモリ・セルの例を示す図である。 “プラナー”タイプのデュアル・ゲート・トランジスタの例を示す図である。 “ＦｉｎＦＥＴ”タイプのデュアル・ゲート・トランジスタのもう１つの例を示す図である。 デュアル・ゲート・トランジスタの例のチャンネル電流における変化をその２つのゲートのバイアスの関数として示す図である。 非対称的なデュアル・ゲート・トランジスタの例のチャンネル電流における変化をその２つのゲートのバイアスの関数として示す図である。 本発明によるメモリ・セルに一体化されることができるトランジスタの非対称的なプラナー・デュアル・ゲートの実施形態を示す図である。 本発明によるメモリ・セルに一体化されることができるトランジスタの非対称的なプラナー・デュアル・ゲートの実施形態を示す図である。 本発明によるメモリ・セルに一体化されることができるトランジスタの非対称的なプラナー・デュアル・ゲートの実施形態を示す図である。 非対称的なプラナー・デュアル・ゲートを生成する方法の例を示す図である。 非対称的なプラナー・デュアル・ゲートを生成する方法の例を示す図である。 非対称的なプラナー・デュアル・ゲートを生成する方法の例を示す図である。 同じ基板上に非対称的なデュアル・ゲート構造と対称的なデュアル・ゲート構造とを生成する方法の例を示す図である。 同じ基板上に非対称的なデュアル・ゲート構造と対称的なデュアル・ゲート構造とを生成する方法の例を示す図である。 本発明によるメモリ・セルに一体化されることができるｆｉｎＦＥＴタイプのトランジスタの非対称的なデュアル・ゲートを示す図である。 ｆｉｎＦＥＴタイプのトランジスタのための非対称的なデュアル・ゲートを生成する方法の例を示す図である。 ｆｉｎＦＥＴタイプのトランジスタのための非対称的なデュアル・ゲートを生成する方法の例を示す図である。 ｆｉｎＦＥＴタイプのトランジスタのための非対称的なデュアル・ゲートを生成する方法の例を示す図である。 ２つの非対称的なデュアル・ゲート・アクセス・トランジスタを含む、４つのデュアル・ゲート・トランジスタが設けられた本発明による４Ｔメモリ・セルの例を示す図である。 図９におけるのと同じタイプの４Ｔセルが設けられたメモリ・マトリクスの部分を示す図である。 図９におけるセルのものと相補的な技術で履行される、本発明による４Ｔメモリ・セルのもう１つの例を示す図である。 ４つの非対称的なデュアル・ゲート・アクセス・トランジスタ、２つのワード・ライン及び４つのビット・ラインを含む６つのデュアル・ゲート・トランジスタが設けられた、本発明による６Ｔメモリ・セルの例を示す図である。 図１２の６Ｔメモリ・セルの変形実施形態を示す図である。 図１２の６Ｔメモリ・セルの変形実施形態を示す図である。 図１２の６Ｔメモリ・セルの変形実施形態を示す図である。 ４つの非対称的なデュアル・ゲート・アクセス・トランジスタ並びに２つのワード・ライン及び４つのビット・ラインを含む８つのトランジスタが設けられた、本発明による８Ｔメモリ・セルの例を示す図である。 図１４における８Ｔメモリ・セルの変形実施形態を示す図である。 図１４における８Ｔメモリ・セルの変形実施形態を示す図である。 図１４における８Ｔメモリ・セルの変形実施形態を示す図である。

符号の説明

５０ 第１のゲート
５１ 第１のゲート誘電体層
５２ 半導体活性領域
５４ 第２のゲート
６０ 第１のゲート
６４ 第２のゲート
７２ 第１のゲート
７４ 第２のゲート
３００ ランダム・アクセス・メモリ・セル
ＴＬ１_Ｔ 第１の負荷トランジスタ
ＴＬ１_Ｆ 第２の負荷トランジスタ
Ｔ 第１の記憶（蓄積）ノード
Ｆ 第２の記憶（蓄積）ノード
ＶＤＤ 供給電位
ＴＡ１_Ｔ 第１の非対称デュアル・ゲート・アクセス・トランジスタ
ＴＡ１_Ｆ 第２の非対称デュアル・ゲート・アクセス・トランジスタ
ＷＬ 第１のワード・ライン
ＢＬ_Ｔ 第１のビット・ライン
ＢＬ_Ｆ 第２のビット・ライン
ＶＳＳ 電位

Claims (14)

1. ランダム・アクセス・メモリ・セルであって、
   フリップ・フロップを形成する少なくとも第１の複数の対称的なデュアル・ゲート・トランジスタ（ＴＬ１_Ｔ、ＴＬ１_Ｆ、ＴＤ１_Ｔ、ＴＤ１_Ｆ、ＴＬ２_Ｔ、ＴＬ２_Ｆ）と、
   第１のビット・ライン（ＢＬ_Ｔ、ＷＢＬ_Ｔ）及び第１の記憶ノード（Ｔ）間、並びに第２のビット・ライン（ＢＬ_Ｆ、ＷＢＬ_Ｆ）及び第２の記憶ノード（Ｆ）間にそれぞれ配置された少なくとも第１の非対称的なデュアル・ゲート・アクセス・トランジスタ（ＴＡ１_Ｔ、ＴＡＷ１_Ｔ）、並びに少なくとも第２の非対称的なデュアル・ゲート・アクセス・トランジスタ（ＴＡ１_Ｆ、ＴＡＷ１_Ｆ）と、を備え、第１のアクセス・トランジスタ（ＴＡ１_Ｔ、ＴＡＷ１_Ｔ）の第１のゲート及び第２のアクセス・トランジスタ（ＴＡ１_Ｆ、ＴＡＷ１_Ｆ）の第１のゲートは、バイアス信号を経路付けることができる第１のワード・ライン（ＷＬ、ＷＷＬ）に接続され、第１のアクセス・トランジスタの第２のゲート（ＴＡ１_Ｆ、ＴＡＷ１_Ｆ）は、第２の記憶ノード（Ｆ）に接続され、そして第２のアクセス・トランジスタの第２のゲートは、第１の記憶ノード（Ｔ）に接続されるランダム・アクセス・メモリ・セル。
2. 前記第１の複数のトランジスタは、
   第１の対称的なデュアル・ゲート負荷トランジスタ（ＴＬ１_Ｔ）及び第２の対称的なデュアル・ゲート負荷トランジスタ（ＴＬ１_Ｆ）であって、第１の負荷トランジスタ（ＴＬ１_Ｔ）の２つのゲートは、一緒に接続され、第２の負荷トランジスタ（ＴＬ１_Ｆ）の２つのゲートも一緒に接続されるものによって形成されるか、または
   第１の対称的なデュアル・ゲート導通トランジスタ（ＴＤ１_Ｔ）及び第２の対称的なデュアル・ゲート導通トランジスタ（ＴＤ１_Ｆ）であって、第１の導通トランジスタ（ＴＤ１_Ｔ）の２つのゲートは、一緒に接続され、第２の導通トランジスタ（ＴＤ１_Ｆ）の２つのゲートも一緒に接続されるものによって形成される請求項１に記載のランダム・アクセス・メモリ・セル。
3. 少なくとも第２のワード・ライン（ＲＷＬ）と、
   少なくとも第３及び第４のビット・ライン（ＲＢＬ_Ｔ、ＲＢＬ_Ｆ）と、
   第３のビット・ライン（ＲＢＬ_Ｔ）及び第４のビット・ライン（ＲＢＬ_Ｆ）にそれぞれ接続される少なくとも第３及び第４のデュアル・ゲート・アクセス・トランジスタ（ＴＡＲ１_Ｔ、ＴＡＲ１_Ｆ、ＴＡＲ２_Ｔ、ＴＡＲ２_Ｆ、ＴＡＲ３_Ｔ、ＴＡＲ３_Ｆ、ＴＡＲ４_Ｔ、ＴＡＲ４_Ｆ）と、
   をさらに備えた請求項１または２に記載のランダム・アクセス・メモリ・セル。
4. 第３のアクセス・トランジスタの第１のゲート及び第４のアクセス・トランジスタの第１のゲートは、バイアス信号を経路付けることができる第２のワード・ライン（ＲＷＬ）に接続され、第３のアクセス・トランジスタの第２のゲートは、第２の記憶ノード（Ｆ）に接続され、そして第４のアクセス・トランジスタの第２のゲートは、第１の記憶ノード（Ｔ）に接続される請求項３に記載のランダム・アクセス・メモリ・セル（ＲＡＭ）。
5. 第３のアクセス・トランジスタ（ＴＡＲ３_Ｔ、ＴＡＲ４_Ｔ）の及び／または第４のアクセス・トランジスタ（ＴＡＲ３_Ｆ、ＴＡＲ４_Ｆ）の２つのゲートは、第２のワード・ライン（ＲＷＬ）に接続され、当該セルは、また、
   第３のアクセス・トランジスタ（ＴＡＲ３_Ｔ）及び第１のノード（Ｔ）間の少なくとも１つの付加的なデュアル・ゲート・トランジスタ（ＴＤＲ１_Ｔ）であって、該第３の付加的なトランジスタ（ＴＤＲ１_Ｔ）の２つのゲートは互いに接続されるものと、
   第４のアクセス・トランジスタ（ＴＡＲ３_Ｆ）及び第２のノード（Ｆ）間の少なくとも１つの他の付加的なデュアル・ゲート・トランジスタ（ＴＤＲ１_Ｆ）であって、該他の付加的なトランジスタ（ＴＤＲ１_Ｆ）の２つのゲートは互いに接続されるものと、
   を備えた請求項４に記載のランダム・アクセス・メモリ・セル。
6. 付加的なデュアル・ゲート・トランジスタには、それぞれ、対称的なデュアル・ゲートが設けられる請求項５に記載のランダム・アクセス・メモリ・セル。
7. 前記非対称的なデュアル・ゲートは、アクティブ半導体領域の各側上の、少なくとも第１のゲート・ブロック及び少なくとも第２のゲート・ブロックによって形成され、第１のゲート・ブロック、アクティブ半導体領域及び第２のゲート・ブロックは、基板上に重畳される請求項１乃至６のいずれか１項に記載のランダム・アクセス・メモリ・セル（ＲＡＭ）。
8. 前記非対称的なデュアル・ゲートは、アクティブ半導体領域の各側上の、少なくとも第１のゲート・ブロック及び少なくとも第２のゲート・ブロックによって形成され、第１のアクティブ半導体領域のゲート・ブロック及び第２のゲート・ブロックは、基板上に並置される請求項１乃至７のいずれか１項に記載のランダム・アクセス・メモリ・セル（ＲＡＭ）。
9. 前記第１のゲート・ブロックは、与えられた臨界寸法を有し、前記第２のゲート・ブロックは、前記与えられた臨界寸法とは異なる臨界寸法を有する請求項７または８に記載のランダム・アクセス・メモリ・セル。
10. 第１のゲート・ブロックは、与えられた厚さの誘電材料の第１のブロックによって半導体アクティブ領域から離されており、第２のゲート・ブロックは、与えられた厚さよりも大きい厚さを有する誘電材料の第２のブロックによって半導体アクティブ領域から離されている請求項７乃至９のいずれか１項に記載のランダム・アクセス・メモリ・セル。
11. 前記非対称的なデュアル・ゲートは、与えられた組成の第１のゲート・ブロック及び与えられた組成とは異なる組成を有する第２のゲート・ブロックによってそれぞれ形成される請求項７乃至１０のいずれか１項に記載のランダム・アクセス・メモリ・セル（ＲＡＭ）。
12. 第２のブロックは前記第２のゲートに属し、第１のブロックは前記第１のゲートに属する請求項１乃至１１のいずれか１項に記載のランダム・アクセス・メモリ・セル（ＲＡＭ）。
13. 請求項１乃至１２のいずれか１項に記載の複数のセルを含むメモリ。
14. 請求項１３に記載のＳＲＡＭを含むマイクロ電子メモリ装置。

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