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JP2008170756A - 表示装置 - Google Patents

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Abstract

【課題】発光素子の電極部における電圧降下を抑止でき、パネルの面内輝度差の発生を防止でき、高画質の画像を得ることが可能な表示装置を提供する。
【解決手段】発光領域を含む画素がマトリクス状に配列されたアクティブマトリクス型表示装置１００Ａであって、各画素の発光領域ＥＡから発光領域ＥＡの周辺の非発光領域ＮＥＡにわたって形成された第１電極１２３と、画素共通に形成された第２電極１２４と、第１電極１２３と第２電極１２４間に形成された発光材料層１２５と、を有し、第２電極１２４は、発光領域ＥＡと発光領域ＥＡの周辺の非発光領域ＮＥＡとに区分けされ、発光領域ＥＡの膜厚が発光領域ＮＥＡの膜厚より厚く形成されている。
【選択図】図９

Description

本発明は、有機ＥＬ（Electroluminescence）等の発光素子を含むアクティブマトリクス型表示装置に関するものである。
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線（データ線）信号ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2 …（１）
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。
図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
以上のような構成を有するアクティブマトリクス型有機ＥＬディスプレイは、ＥＬ発光素子を駆動するＴＦＴ回路と、発光層であるＥＬ発光素子の積層構造を有し、一般的には、トップエミッション構造とボトムエミッション構造のもが知られている。
たとえば、トップエミッション構造のパッシブマトリクス型有機ＥＬ素子が特許文献３に開示されている。
ここで、一般的なボトムエミッション構造の場合、発光をＴＦＴ基板側から取り出す必要があるため、ＴＦＴの構造物によって、ＥＬの発光面積＝開口率が制約を受ける場合がある。
一方、トップエミッション構造の場合、発光を対向基板側から取り出す必要があるため、ＴＦＴの構造物の影響をうけず、ＥＬの発光面積＝開口率を大きくすることが可能である。
ＵＳＰ５，６８４，３６５ 特開平８−２３４６８３号公報 特開２００５−２０３１９６号公報
ところで、ボトムエミッション構造では、ＴＦＴ基板側に光を取り出すため、上部電極（一般的にはカソード）を厚膜化＝低抵抗化することが可能であり、また、アルミニウム（Ａｌ）などの低抵抗材料を用いることが可能であるため、上部電極の抵抗による電圧降下は比較的問題とならない。
一方、トップエミッション構造では、対向基板側に光を取り出すため、上部電極（一般的にはカソード）は可視光領域で比較的高い透過率が必要であり、厚膜化＝低抵抗化すること、Ａｌなどの低抵抗材料（＝透過率の低い金属）を用いることが難しい。
したがって、トップエミッション構造では、上部電極の抵抗による電圧降下は大きな問題となる。
この電圧降下により、パネルを大型化する場合、パネル面内での上部電極での電圧が異なり、パネルの面内輝度差の原因となる。
すなわち、これらの問題は、パネルの大型化、高精細化が進むほど、影響が大きい。
本発明は、発光素子の電極部における電圧降下を抑止でき、パネルの面内輝度差の発生を防止でき、高画質の画像を得ることが可能な表示装置を提供することにある。
本発明の第１の観点は、発光領域を含む画素がマトリクス状に配列されたアクティブマトリクス型表示装置であって、各画素の発光領域から当該発光領域の周辺の非発光領域にわたって形成された第１電極と、画素共通に形成された第２電極と、上記第１電極と上記第２電極間に形成された発光材料層と、を有し、上記第１電極および上記第２電極にいずれかは、発光領域と当該発光領域の周辺の非発光領域とに区分けされ上記非発光領域の膜厚が上記発光領域の膜厚より厚く形成されている。
好適には、上記第２電極の形成面側に発光部を有し、上記第２電極は、上記非発光領域において第１導電層と第２導電層との積層構造を有し、上記第１導電層は、上記第２導電層よりも可視光領域における透過率が高く、上記第１導電層は、発光領域および非発光領域を含んで画素共通に形成されている。
好適には、上記第１電極の形成面側に発光部を有し、上記第１電極は、上記非発光領域において第１導電層と第２導電層との積層構造を有し、上記第１導電層は、上記第２導電層よりも可視光領域における透過率が高く、上記第１導電層は、発光領域および非発光領域を含んで各画素に形成されている。
好適には、上記第２導電層は、上記第１導電層よりもシート抵抗が小さい。
好適には、上記非発光領域において積層された上記第１導電層および上記第２導電層は、膜厚が上記第２導電層の方が上記第１導電層より厚く形成され、少なくとも上記第２導電層は、発光部から射出された光を層の積層方向に直交する方向に導く導光機能を有する。
好適には、上記各画素は、駆動信号が伝搬される駆動配線と、流れる電流によって輝度が変化する発光素子と、駆動トランジスタと、信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御されるスイッチングトランジスタと、を少なくとも有し、電源ラインと基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている。
本発明の第２の観点は、発光領域を含む画素がマトリクス状に配列されたアクティブマトリクス型表示装置であって、基板と、画素ごとに上記基板に形成されたトランジスタと、各画素の発光領域から当該発光領域の周辺の非発光領域にわたって形成され、当該非発光領域において上記トランジスタに接続された第１電極と、画素共通に形成された第２電極と、上記第１電極と上記第２電極間に形成された発光材料層と、を有し、上記第２電極の形成面側に発光部を有するトップエミッションタイプであり、上記第２電極は、上記非発光領域において第１導電層と第２導電層との積層構造を有し、上記第１導電層は、上記第２導電層よりも可視光領域における透過率が高く、上記第１導電層は、発光領域および非発光領域を含んで画素共通に形成されている。
本発明の第３の観点は、発光領域を含む画素がマトリクス状に配列されたアクティブマトリクス型表示装置であって、基板と、画素ごとに上記基板に形成されたトランジスタと、各画素の発光領域から当該発光領域の周辺の非発光領域にわたって形成され、当該非発光領域において上記トランジスタに接続された第１電極と、画素共通に形成された第２電極と、上記第１電極と上記第２電極間に形成された発光材料層と、を有し、上記第１電極の形成面側に発光部を有するボトムエミッションタイプであり、上記第１電極は、上記非発光領域において第１導電層と第２導電層との積層構造を有し、上記第１導電層は、上記第２導電層よりも可視光領域における透過率が高く、上記第１導電層は、発光領域および非発光領域を含んで各画素に形成されている。
本発明によれば、たとえば第２電極は第１導電層と第２導電層の２層構造とされ、第１導電層は表示エリア全体に形成され、第２導電層は、表示エリアのうち、発光部ではない非発光領域に形成される。これにより、第２電極が低抵抗化される。
本発明によれば、発光素子の電極部における電圧降下を抑止でき、パネルの面内輝度差の発生を防止でき、高画質の画像を得ることができる。
以下、本発明の実施形態を図面に関連付けて説明する。
図６は、本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図７は、本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
この表示装置１００は、図６および図７に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、パワードライブスキャナ（ＰＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ１０１〜ＳＧＬ１０ｎ、ライトスキャナ１０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびパワードライブスキャナ１０５により選択的ＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図６においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図７においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
本実施形態に係る画素回路１０１は、図７に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ１１１、スイッチングトランジスタとしてのｎチャネルＴＦＴ１１２、キャパシタＣ１１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１３、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。
画素回路１０１において、パワー駆動線（電源ライン）ＰＳＬ（１０１〜１０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのＴＦＴ１１１、ノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１３が直列に接続されている。
具体的には、発光素子１１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインがパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続されている。
また、キャパシタＣ１１１の第１電極が第１のノード１１１に接続され、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ１１２との間にＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬに接続されている。
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続されている。
図８（Ａ）〜（Ｃ）は、図７の画素回路の基本的な動作を示すタイミングチャートである。
図８（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図８（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図８（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。
画素回路１０１の発光素子１１３を発光させるには、非発光期間に、図８（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させＴＦＴ１１２を通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１のしきい値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ＴＦＴ１１２を通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ＴＦＴ１１２を非導通状態として、輝度情報に応じて発光素子１１３を発光させる。
以上のような構成を有するアクティブマトリクス型有機ＥＬ表示装置１００は、ＥＬ発光素子を駆動するＴＦＴ回路と、発光層であるＥＬ発光素子の積層構造を有し、トップエミッション構造またはボトムエミッション構造のもとして作製される。
そして、本実施形態の表示装置１００においては、トップエミッション構造またはボトムエミッション構造において、発光素子１１３の発光素子材料層を挟むように形成される第１電極（たとえばアノード電極）または第２電極（たとえばカソード電極）を低抵抗化して発光素子の電極部における電圧降下により、パネルの面内輝度差が発生することを改善する、すなわち画質等を改善するために、以下の対策を施している。
図９は、画質等を改善するための第１の対策例を説明するための図であって、トップエミッション構造の要部の簡略的な断面図である。
このトップエミッション構造を有する表示装置１００Ａは、図９に示すように、たとえばガラスにより形成された基板１２１と、画素回路１０１ごとに基板１２１に形成された複数のＴＦＴ１２２（図７のＴＦＴ１１１）と、各画素回路１０１の発光領域ＥＡからこの発光領域ＥＡの周辺の非発光領域ＮＥＡにわたって形成され、非発光領域ＮＥＡにおいてＴＦＴ１２２（ＴＦＴ１１１のソース）に接続された第１電極としてのアノード電極層１２３、画素共通に全体にわたって形成された第２電極としてのカソード電極層１２４、アノード電極層１２３とカソード電極層１２４間に全体にわたって形成された発光材料層（ＥＬ層）１２５と、を有している。
そして、第２電極としてのカソード電極層１２４は、各画素回路１０１の非発光領域ＮＥＡにおいて第１導電層１２４１と第２導電層１２４２との積層構造を有し、第１導電層１４２１のみ、発光領域ＥＡおよび非発光領域ＮＥＡを含んで画素共通に全体にわたって形成されている。
また、図９中に示す符号１２６，１２７は絶縁膜を示している。
また、第１導電層１２４１は、第２導電層１２４２よりも可視光領域における透過率が高い層により形成されている。
たとえば第１導電層１２４１は、ＩＴＯ等の透明電極により形成され、第２導電層１２４２は、低抵抗材料が好ましく、たとえば、低抵抗材料としてはＡｌ、Ａｇ、Ｃｕなどの金属、もしくは、それらの１つ以上を含む合金であることが望ましい。
また、アノード電極層１２３は、Ａｌ等の材料により形成される。
図９の構成の場合、第２電極としてのカソード電極層１４２は、ＥＬ層１２５が形成された後、ＥＬ層１２５上に第１導電層１２４１を形成した後、選択的に非発光領域ＮＥＡに第２導電層１２４２を形成することにより構成される。
この場合、図１０および図１１に示すような蒸着マスク１３０Ａ，１３０Ｂが用いられる。
また、第１電極としてのカソード電極層１２４においては、第２導電層１２４２は、第１導電層１２４１よりもシート抵抗が小さい。
そして、非発光領域ＮＥＡにおいて積層された第１導電層１２４１および第２導電層１２４２は、膜厚が第２導電層１２４２の方が第１導電層１２４１より厚く形成され、少なくとも第２導電層１２４２は、ＥＬ発光素子１１３の発光部１１３Ａから射出された光を層の積層方向に直交する方向（基板１２１の主面の法線方向）に導く導光機能を有する。
たとえば、第１導電層１２４１は、ｎｍオーダの膜厚で形成され、第２導電層１２４２は、μｍオーダの膜厚で形成される。
本実施形態においては、第２導電層１４２２は、Ａｌ等の反射率の高い材料により形成されることから、第２導電層１４２２の側部においては、発光部１１３Ａから射出した光の一部は反射されながら図中の上方に導かれる。
この導光機能により、発光した光を効率よく取り出すことが可能となる。
このように、図９のトップエミッション構造を有する表示装置１００Ａは、カソード電極層１２４の低抵抗化を実現していることから、発光素子の電極部における電圧降下を抑止でき、パネルの面内輝度差の発生を防止でき、高画質の画像を得ることができる。
図１２は、画質等を改善するための第２の対策例を説明するための図であって、トップエミッション構造の要部の簡略的な断面図である。
図１２の表示装置１００Ｂが図９の表示装置１００Ａと異なる点は、カソード電極層１２４Ｂの第１導電層１２４１と第２導電層１２４２の積層順が異なる点にある。
すなわち、図１２の表示装置１００Ｂにおいては、各画素回路１０１の非発光領域ＮＥＡに第２導電層１２４２を選択的に形成した後、第１導電層１２４１を画素共通に全体にわたって形成しており、第１導電層１２４１が第２導電層１２４２の上層となっている。
この構成においても、第２導電層１２４２は、Ａｌ等の反射率の高い材料により形成されることから、たとえば半透明な第１導電層１２４１を透過した光があったとしても、第２導電層１２４２の側部において、発光部１１３Ａから射出した光の一部は反射されながら図中の上方に導かれる。
この導光機能により、発光した光を効率よく取り出すことが可能となる。
このように、図１２のトップエミッション構造を有する表示装置１００Ｂは、カソード電極層１２４Ｂの低抵抗化を実現していることから、発光素子の電極部における電圧降下を抑止でき、パネルの面内輝度差の発生を防止でき、高画質の画像を得ることができる。
図１３は、画質等を改善するための第３の対策例を説明するための図であって、ボトムエミッション構造の要部の簡略的な断面図である。
このボトムエミッション構造を有する表示装置１００Ｃは、図１３に示すように、たとえばガラスにより形成された透明基板１３１と、画素回路１０１ごとに基板１３１に形成された複数のＴＦＴ１３２（図７のＴＦＴ１１１）と、各画素回路１０１の発光領域ＥＡからこの発光領域ＥＡの周辺の非発光領域ＮＥＡにわたって形成され、非発光領域ＮＥＡにおいてＴＦＴ１２２（ＴＦＴ１１１のソース）に接続された第１電極としてのノード電極層１３３、画素共通に全体にわたって形成された第２電極としてのカソード電極層１３４、アノード電極層１３３とカソード電極層１３４間に全体にわたって形成された発光材料層（ＥＬ層）１３５と、を有している。
そして、第１電極としてのアノード電極層１３３は、各画素回路１０１の非発光領域ＮＥＡにおいて第１導電層１３３１と第２導電層１３３２との積層構造を有し、第１導電層１３３１のみ、発光領域ＥＡおよび非発光領域ＮＥＡを含んで各画素に形成されている。
また、図９中に示す符号１３６，１３７は絶縁膜を示している。
また、第１導電層１３３１は、第２導電層１３３２よりも可視光領域における透過率が高い層により形成されている。
たとえば第１導電層１３３１は、ＩＴＯ等の透明電極により形成され、第２導電層１３３２は、低抵抗材料が好ましく、たとえば、低抵抗材料としてはＡｌ、Ａｇ、Ｃｕなどの金属、もしくは、それらの１つ以上を含む合金であることが望ましい。
また、カソード電極層１３４は、Ａｌ等の材料により形成される。
図１３の構成の場合、第１電極としてのアノード電極層１３３は、ＴＦＴ１３２に接続される第１導電層１３３１を形成した後、選択的に非発光領域ＮＥＡに第２導電層１３３２を形成することにより構成される。
また、第１電極としてのカソード電極層１３３においては、第２導電層１３３２は、第１導電層１３３１よりもシート抵抗が小さい。
このように、図１３のボトムエミッション構造を有する表示装置１００Ｃは、アノード電極層１３３の低抵抗化を実現していることから、発光素子の電極部における電圧降下抑止でき、パネルの面内輝度差の発生を防止でき、高画質の画像を得ることができる。
図１４は、画質等を改善するための第４の対策例を説明するための図であって、ボトムエミッション構造の要部の簡略的な断面図である。
図１４の表示装置１００Ｄが図１３の表示装置１００Ｃと異なる点は、アノード電極層１３３Ｄの第１導電層１３３１と第２導電層１３３２の積層順が異なる点にある。
すなわち、図１４の表示装置１００Ｄにおいては、各画素回路１０１の非発光領域ＮＥＡに第２導電層１３３２を選択的に形成した後、第１導電層１３３１を、非発光領域ＮＥＡから発光領域ＮＡにわたって形成しており、第１導電層１３３１が第２導電層１３３２の上層となっている。
このように、図１４のトップエミッション構造を有する表示装置１００Ｄは、アノード電極層１３３Ｄの低抵抗化を実現していることから、発光素子の電極部における電圧降下を抑止でき、パネルの面内輝度差の発生を防止でき、高画質の画像を得ることができる。
次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図１５（Ａ）〜（Ｅ）、および図１６〜図２３に関連付けて説明する。
なお、図１５（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１５（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１５（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図１５（Ｄ）は第２のノードＮＤ１１２の電位ＶND112を、図１５（Ｅ）は第１のノードＮＤ１１１の電位ＶND111を、それぞれ示している。
まず、ＥＬ発光素子１１３の発光状態時は、図１５（Ｂ）および図１６に示すように、パワー駆動線ＰＳＬには電源電圧ＶＣＣであり、ＴＦＴ１１２がオフした状態である。
このとき、駆動トランジスタでるＴＦＴ１１１は飽和領域で動作するように設定されているため、ＥＬ発光素子１１３に流れる電流ＩｄｓはＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じて式１に示される値をとる。
次に、非発光期間において、図１５（Ｂ）および図１７に示すように、電源ラインであるパワー駆動線ＰＳＬをＶｓｓとする。このとき、電圧ＶｓｓがＥＬ発光素子１１３のしきい値Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さいとき、つまりＶｓｓ＜Ｖｔｈｅｌ＋ＶｃａｔであればＥＬ発光素子１１３は消光し、電源ラインであるパワー駆動線ＰＳＬが駆動トランジスタとしてのＴＦＴ１１１のソースとなる。このとき、ＥＬ発光素子１１３のアノード（ノードＮＤ１１１）は、図１５（Ｅ）に示すように、Ｖｓｓに充電される。
さらに、図１５（Ａ），（Ｃ），（Ｄ），（Ｅ）、および図１８に示すように、信号線ＳＧＬの電位がオフセット電圧Ｖｏｆｓとなったときに、ゲートパルスＧＰはハイレベルに設定してＴＦＴ１１２をオンし、ＴＦＴ１１１のゲート電位をＶｏｆｓとする。
このとき、ＴＦＴ１１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。
そしてしきい値補正動作においてパワー駆動線ＰＳＬに印加するパワー信号ＰＳＧを再び電源電圧Ｖｃｃとする。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子１１３のアノード（ノードＮＤ１１１）がＴＦＴ１１１のソースとして機能し、図１９に示すように電流が流れる。
ＥＬ発光素子１１３の等価回路は、図１９に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ１１１の電流はキャパシタＣ１１１とＣｅｌを充電するために使われる。
このとき、容量Ｃｅｌの端子間の電圧Ｖｅｌは時間と共に、図２０に示すように上昇してゆく。一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
しきい値キャンセル動作終了後、図１５（Ａ），（Ｃ）、および図２１に示すように、ＴＦＴ１１２をオンした状態で信号線ＳＧＬの電位をＶｓｉｇとする。データ信号Ｖｓｉｇは階調に応じた電圧となっている。このとき、ＴＦＴ１１１のゲート電位は、ＴＦＴ１１２をオンしているために、図１５（Ｄ）に示すようにＶｓｉｇとなるが、電源ラインであるパワー駆動線ＰＳＬから電流Ｉｄｓが流れるためソース電位は時間とともに上昇してゆく。
このとき、ＴＦＴ１１１のソース電圧がＥＬ発光素子１１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さければ）、ＴＦＴ１１１に流れる電流はキャパシタＣ１１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ１１１のしきい値補正動作は完了しているため、ＴＦＴ１１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図２２に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ１１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。
最後に、図１５（Ａ）〜（Ｃ）、および図２３に示すように、ゲートパルスＧＰをローレベルに切り替えてＴＦＴ１１２をオフして書き込みを終了させ、ＥＬ発光素子１１３を発光させる。
ＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流Ｉｄｓ’をＥＬ発光素子１１３に流し、ＶｅｌはＥＬ発光素子１１３にＩｄｓ’という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１３は発光する。
本画素回路１０１においてもＥＬ発光素子１１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ１１１）の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子１１３に流れる電流は変化しない。よってＥＬ発光素子１１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１３の輝度が変化することはない。
このように駆動される画素回路においては、カソード電極層あるいはアノード電極層を低抵抗化していることから、発光素子の電極部における電圧降下抑止でき、パネルの面内輝度差の発生を防止でき、高画質の画像を得ることができる。
以上、本第１の実施形態においては、図７の回路、すなわち、２個のトランジスタと１個のキャパシタの２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対しての効果的な画質改善の対策として第１〜第４の対策例について説明した。
ただし、第１〜第４の対策例は、２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対して効果的であるが、これらの対策を、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。
以下に、これらの表示装置にうち、５個のトランジスタと１個のキャパシタの５Ｔｒ＋１Ｃ画素回路を有する表示装置の構成例について第２の実施形態として説明する。
図２４は、本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２５は、本実施形態に係る画素回路の具体的な構成を示す回路図である。
この表示装置２００は、図２４および図２５に示すように、画素回路２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、ドライブスキャナ（ＤＳＣＮ）２０５、第１のオートゼロ回路（ＡＺＲＤ１）２０６、第２のオートゼロ回路（ＡＺＲＤ２）２０７、水平セレクタ２０３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ、ライトスキャナ２０４により選択駆動される第２の駆動配線としての走査線ＷＳＬ、ドライブスキャナ２０５により選択駆動される第１の駆動配線としての駆動線ＤＳＬ、第１のオートゼロ回路２０６により選択駆動される第４の駆動配線としての第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ回路２０７により選択駆動される第３の駆動配線としての第２のオートゼロ線ＡＺＬ２を有する。
本実施形態に係る画素回路２０１は、図２４および図２５に示すように、ｐチャネルＴＦＴ２１１、ｎチャネルＴＦＴ２１２〜ＴＦＴ２１５、キャパシタＣ２１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１６、第１のノードＮＤ２１１、および第２のＮＤ２１２を有する。
ＴＦＴ２１１により第１のスイッチトランジスタが形成され、ＴＦＴ２１３により第２のスイッチトランジスタが形成され、ＴＦＴ２１５により第３のスイッチトランジスタが形成され、ＴＦＴ２１４により第４のスイッチトランジスタが形成されている。
なお、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。また、ＶＳＳ１が第４の基準電位に相当し、ＶＳＳ２が第３の基準電位に相当する。
画素回路２０１において、第１の基準電位（本実施形態では電源電位Ｖｃｃ）と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に、ＴＦＴ２１１、ドライブトランジスタとしてのＴＦＴ２１２、第１のノードＮＤ２１１、および発光素子（ＯＬＥＤ）２１６が直列に接続されている。具体的には、発光素子２１６のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ２１１に接続され、ＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ＴＦＴ２１１のドレインがＴＦＴ２１１のドレインに接続され、ＴＦＴ２１１のソースが電源電位Ｖｃｃに接続されている。
そして、ＴＦＴ２１２のゲートが第２のノードＮＤ２１２に接続され、ＴＦＴ２１１のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ２１３のドレインが第１のノード２１１およびキャパシタＣ２１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ２１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ２１１の第２電極が第２のノードＮＤ２１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ２１２との間にＴＦＴ２１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１４のゲートが走査線ＷＳＬに接続されている。
さらに、第２のノードＮＤ２１２と所定電位Ｖｓｓ１との間にＴＦＴ２１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。
このように、本実施形態に係る画素回路２０１は、ドライブトランジスタとしてのＴＦＴ２１２のゲート・ソース間に画素容量としてのキャパシタＣ２１１が接続され、非発光期間にＴＦＴ２１２のソース電位をスイッチトランジスタとしてのＴＦＴ２１３に介して固定電位に接続し、また、ＴＦＴ２１２のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。
そして、本第２の実施形態においては、第１の実施形態として説明した画質改善のための第１〜４の対策が、施される。
所望の対策を施すことにより、発光素子の電極部における電圧降下抑止でき、パネルの面内輝度差の発生を防止でき、高画質の画像を得ることができる。
次に、上記構成の動作を、画素回路の動作を中心に、図２６（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図２６（Ａ）は駆動性ＤＳＬに印加される駆動信号ＤＳ、図２６（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳ（第１の実施形態のゲートパルスＧＰに相当）を、図２６（Ｃ）は第１のオートゼロ線ＡＺＬ１に印加される駆動信号ＡＺ１、図２６（Ｄ）は第２のオートゼロ線ＡＺＬ２に印加される駆動信号オートゼロ信号ＡＺ２を、図２６（Ｅ）は第２のノードＮＤ１１２の電位を、図２６（Ｆ）は第１のノードＮＤ１１１の電位をそれぞれ示している。
ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベル、ライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳがローレベルに保持され、オートゼロ回路２０６によるオートゼロ線ＡＺＬ１への駆動信号ＡＺ１がローレベルに保持され、オートゼロ回路２０７によるオートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持される。
その結果、ＴＦＴ２１３がオンし、このとき、ＴＦＴ２１３を介して電流が流れ、ＴＦＴ２１２のソース電位Ｖｓ（ノードＮＤ２１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子２１６に印加される電圧も０Ｖとなり、ＥＬ発光素子２１６は非発光となる。
この場合、ＴＦＴ２１４がオンしてもキャパシタＣ２１１に保持されている電圧、すなわち、ＴＦＴ２１２のゲート電圧は変わらない。
次に、ＥＬ発光素子２１７の非発光期間において、図２６（Ｃ），（Ｄ）に示すように、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持された状態で、オートセロ線ＡＺＬ１への駆動信号ＡＺ１がハイレベルに設定される。これにより、第２のノードＮＤ２１２の電位はＶＳＳ１となる。
そして、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ２１３がオフし、ＴＦＴ２１５、ＴＦＴ２１２がオンすることにより、ＴＦＴ２１２，ＴＦＴ２１１の経路に電流が流れ、第１のノードの電位は上昇する。
そして、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローベルに切り替えられる。
以上の結果、ドライブトランジスタＴＦＴ２１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ２１２と第１のノードＮＤ２１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ハイレベルに保持され、データ線よりデータをノードＮＤ２１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、やがて駆動信号ＷＳがローレベルに切り替えられる。
このとき、ＴＦＴ２１２がオンし、そして、ＴＦＴ２１４がオフし、移動度の補正が行われる。
この場合、ＴＦＴ２１４がオフしており、ＴＦＴ２１２のゲート・ソース間電圧は一定であるので、ＴＦＴ２１２は一定電流ＩｄｓをＥＬ発光素子２１６に流す。これによって、第１のノードＮＤ２１１の電位はＥＬ発光素子２１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子２１６は発光する。
ここで、本回路においてもＥＬ発光素子は発光時間が長くなるとその電流−電圧（Ｉ-Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ２１１の電位も変化する。しかしながら、ＴＦＴ２１２のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子２１６に流れる電流は変化しない。よって、ＥＬ発光素子２１６のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子２１６の輝度が変化することはない。
このように駆動される画素回路においては、カソード電極層あるいはアノード電極層を低抵抗化していることから、発光素子の電極部における電圧降下抑止でき、パネルの面内
一般的な有機ＥＬ表示装置の構成を示すブロック図である。 図１の画素回路の一構成例を示す回路図である。 有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。 図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。 初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ発光素子の動作点を示す図である。 本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。 本第１の第実施形態に係る画素回路の具体的な構成を示す回路図である。 図７の画素回路の基本的な動作を示すタイミングチャートである。 画質等を改善するための第１の対策例を説明するための図であって、トップエミッション構造の要部の簡略的な断面図である。 第１導電層用の蒸着マスク例を示す図である。 第２導電層用の蒸着マスク例を示す図である。 画質等を改善するための第２の対策例を説明するための図であって、他のトップエミッション構造の要部の簡略的な断面図である。 画質等を改善するための第３の対策例を説明するための図であって、ボトムエミッション構造の要部の簡略的な断面図である。 画質等を改善するための第４の対策例を説明するための図であって、他のボトムエミッション構造の要部の簡略的な断面図である。 図７の画素回路の具体的な動作を示すタイミングチャートである。 図７の画素回路の動作を説明するための図であって、発光期間の状態を示す図である。 図７の画素回路の動作を説明するための図であって、非発光期間において電圧をＶｓｓとした状態を示す図である。 図７の画素回路の動作を説明するための図であって、オフセット信号を入力した状態を示す図である。 図７の画素回路の動作を説明するための図であって、電圧をＶｃｃにした状態を示す図である。 図７の画素回路の動作を説明するための図であって、電圧をＶｃｃにしたときの駆動トランジスタのソース電圧の遷移を示す図である。 図７の画素回路の動作を説明するための図であって、データ信号Ｖｓｉｇを書き込むときの状態を示す図である。 図７の画素回路の動作を説明するための図であって、移動度の大小に応じた駆動トランジスタのソース電圧の遷移を示す図である。 図７の画素回路の動作を説明するための図であって、発光状態を示す図である。 本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。 本第２の第実施形態に係る画素回路の具体的な構成を示す回路図である。 図２５の画素回路の基本的な動作を示すタイミングチャートである。
符号の説明
１００，１００Ａ〜１００Ｄ・・・表示装置、１０１・・・画素回路、１０２・・画素アレイ部、１０３・・水平セレクタ（ＨＳＥＬ）、１０４・・・ライトスキャナ（ＷＳＣＮ）、１０５・・・パワードライブスキャナ（ＰＤＳＣＮ）、ＳＧＬ・・・信号線、ＷＳＬ・・・走査線、ＰＳＬ・・・パワー駆動線、１１１・・・駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、１１２・・・スイッチとしてのｎチャネルＴＦＴ、ＮＤ１１１・・・第１のノード、ＮＤ１１２・・・第２のノード、１２１・・・基板、１２２・・・ＴＦＴ、１２３・・・アノード電極層（第１電極）、１２４・・・カソード電極層（第２電極）、１２４１・・・第１導電層、１２４２・・・第２導電層、１２５・・・ＥＬ層、１３１・・・基板、１３２・・・ＴＦＴ、１３３・・・アノード電極層（第１電極）、１３３１・・・第１導電層、１３３２・・・第２導電層、１３４・・・カソード電極層（第２電極）、１３５・・・ＥＬ層、２００・・・表示装置、２０１・・・画素回路、２０２・・・画素アレイ部、２０３・・・水平セレクタ（ＨＳＥＬ）、２０４・・・ライトスキャナ（ＷＳＣＮ）、２０５・・・ドライブスキャナ（ＤＳＣＮ）、２０６・・・第１のオートドライブ回路（ＡＺＲＤ１）、２０７・・・第２のオートゼロ回路（ＡＺＲＤ２）、ＳＧＬ・・・信号タ線、ＷＳＬ・・・走査線、ＤＳＬ・・・駆動線、ＡＺＬ１，ＡＺＬ２・・・オートゼロ線、２１１・・・スイッチとしてのｐチャネルＴＦＴ、２１２…駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、２１３〜２１５・・・…スイッチとしてのｎチャネルＴＦＴ、ＮＤ２１１・・・第１のノード、ＮＤ１１２・・・第２のノード。

Claims (9)

  1. 発光領域を含む画素がマトリクス状に配列されたアクティブマトリクス型表示装置であって、
    各画素の発光領域から当該発光領域の周辺の非発光領域にわたって形成された第１電極と、
    画素共通に形成された第２電極と、
    上記第１電極と上記第２電極間に形成された発光材料層と、を有し、
    上記第１電極および上記第２電極にいずれかは、発光領域と当該発光領域の周辺の非発光領域とに区分けされ、上記非発光領域の膜厚が上記発光領域の膜厚より厚く形成されている
    表示装置。
  2. 上記第２電極の形成面側に発光部を有し、
    上記第２電極は、上記非発光領域において第１導電層と第２導電層との積層構造を有し、
    上記第１導電層は、上記第２導電層よりも可視光領域における透過率が高く、
    上記第１導電層は、発光領域および非発光領域を含んで画素共通に形成されている
    請求項１記載の表示装置。
  3. 上記第２導電層は、上記第１導電層よりもシート抵抗が小さい
    請求項２記載の表示装置。
  4. 上記非発光領域において積層された上記第１導電層および上記第２導電層は、膜厚が上記第２導電層の方が上記第１導電層より厚く形成され、少なくとも上記第２導電層は、発光部から射出された光を層の積層方向に直交する方向に導く導光機能を有する
    請求項２記載の表示装置。
  5. 上記第１電極の形成面側に発光部を有し、
    上記第１電極は、上記非発光領域において第１導電層と第２導電層との積層構造を有し、
    上記第１導電層は、上記第２導電層よりも可視光領域における透過率が高く、
    上記第１導電層は、発光領域および非発光領域を含んで各画素に形成されている
    請求項１記載の表示装置。
  6. 上記第２導電層は、上記第１導電層よりもシート抵抗が小さい
    請求項５記載の表示装置。
  7. 上記各画素は、
    駆動信号が伝搬される駆動配線と、
    流れる電流によって輝度が変化する発光素子と、
    駆動トランジスタと、
    信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御されるスイッチングトランジスタと、を少なくとも有し、
    電源ラインと基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている
    請求項１記載の表示装置。
  8. 発光領域を含む画素がマトリクス状に配列されたアクティブマトリクス型表示装置であって、
    基板と、
    画素ごとに上記基板に形成されたトランジスタと、
    各画素の発光領域から当該発光領域の周辺の非発光領域にわたって形成され、当該非発光領域において上記トランジスタに接続された第１電極と、
    画素共通に形成された第２電極と、
    上記第１電極と上記第２電極間に形成された発光材料層と、を有し、
    上記第２電極の形成面側に発光部を有するトップエミッションタイプであり、
    上記第２電極は、上記非発光領域において第１導電層と第２導電層との積層構造を有し、
    上記第１導電層は、上記第２導電層よりも可視光領域における透過率が高く、
    上記第１導電層は、発光領域および非発光領域を含んで画素共通に形成されている
    表示装置。
  9. 発光領域を含む画素がマトリクス状に配列されたアクティブマトリクス型表示装置であって、
    基板と、
    画素ごとに上記基板に形成されたトランジスタと、
    各画素の発光領域から当該発光領域の周辺の非発光領域にわたって形成され、当該非発光領域において上記トランジスタに接続された第１電極と、
    画素共通に形成された第２電極と、
    上記第１電極と上記第２電極間に形成された発光材料層と、を有し、
    上記第１電極の形成面側に発光部を有するボトムエミッションタイプであり、
    上記第１電極は、上記非発光領域において第１導電層と第２導電層との積層構造を有し、
    上記第１導電層は、上記第２導電層よりも可視光領域における透過率が高く、
    上記第１導電層は、発光領域および非発光領域を含んで各画素に形成されている
    表示装置。
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