JP2008180785A - 画素回路および表示装置 - Google Patents

Abstract

【課題】入力信号電圧を上げることなく、ひいては信号電圧を下げることが可能で、低消費電力化にも寄与でき、高画質の画像を得ることが可能な画素回路および表示装置を提供する。
【解決手段】補間容量Ｃ１１２は、トランジスタ１１１のゲート電極を形成する第１配線層１２３と半導体層であるポリシリコン層１２６との間に形成される容量、ポリシリコン層と第２配線層１２８との間に形成される容量、さらに第２配線層１２８と第３配線層１３０との間に形成される容量の合成容量により形成されている。
【選択図】図９

Description

本発明は、有機ＥＬ（Electro luminescence）等の発光素子を含む画素回路およびアクティブマトリクス型表示装置に関するものである。

画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。

図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線（データ線）信号ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。

図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。

図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。

ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。

ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。

ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。

上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。

（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）² …（１）

ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。

単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。

図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。

一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。

ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。

次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。

図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。

図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。

この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。

図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。

図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。

ＵＳＰ５，６８４，３６５ 特開平８−２３４６８３号公報

上述した画素回路は、駆動（ドライブ）トランジスタとしてのＴＦＴ２１とスイッチングトランジスタとしてのＴＦＴ２２とＯＬＥＤ２３とを有する最も単純な回路であるが、電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成が採用される場合もある。
あるいは、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が設けられる構成が採用される場合がある。

これらスイッチングトランジスタとしてのＴＦＴ、あるいは別途設けられるしきい値や移動度用のＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されているライトスキャナ等の垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。

ところが、画素回路を高精細化した場合、いわゆるＥＬ発光素子の容量が減るため、入力ゲインが低くなってしまう。
入力ゲインは印加した信号電圧Ｖｓｉｇに対して実効的に駆動トランジスタのＶｇｓにかかる電圧の割合で表される。
よって、入力ゲインが低くなるとゲインの損失分入力信号電圧を上げなければならず、ひいては消費電力の増大を招くという問題がある。
る場合もある。

これらの問題は、パネルの大型化、高精細化が進むほど、影響が大きい。

本発明は、入力信号電圧を上げることなく、ひいては信号電圧を下げることが可能で、低消費電力化にも寄与でき、高画質の画像を得ることが可能な画素回路および表示装置を提供することにある。

本発明の第１の観点の画素回路は、第１配線層で形成された制御電極への信号レベルに応じて導通状態が制御される駆動トランジスタと、発光素子と、上記駆動トランジスタに接続された補間容量と、第２配線層と、第３配線層と、を含み、上記駆動トランジスタは、上記第１配線層で形成された制御電極と、当該第１配線層を覆うように形成された絶縁膜と、当該絶縁膜上に形成されたチャネル形成領域並びに当該チャネル形成領域を挟むように形成された第１電極および第２電極を含む半導体層と、を有し、上記駆動トランジスタ、上記第２配線層、および上記第３配線層は、絶縁膜を介して対向するように多層化され、上記補間容量は、上記第１配線層と上記半導体層との間に形成される容量と、上記半導体層と上記第２配線層との間に形成される容量と、上記第２配線層と上記第３配線層との間に形成される容量との合成容量により形成されている。

本発明の第２の観点の表示装置は、マトリクス状に配列され、駆動トランジスタと、上記駆動トランジスタの制御電極に信号線の信号を転送するスイッチングトランジスタと、を含む複数の画素回路と、上記画素回路を形成する上記駆動トランジスタの接続ラインに供給する所定電圧を出力する第１のスキャナと、上記画素回路を形成する上記スイッチングトランジスタのゲートへの駆動信号を出力する第２のスキャナと、上記画素回路に上記第１のスキャナによる所定電圧を供給するための少なくとも一つの電源用配線と、複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記第２のスキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、上記画素回路は、第１配線層で形成された制御電極への信号レベルに応じて導通状態が制御される駆動トランジスタと、発光素子と、上記駆動トランジスタに接続された補間容量と、第２配線層と、第３配線層と、を含み、上記駆動トランジスタは、上記第１配線層で形成された制御電極と、当該第１配線層を覆うように形成された絶縁膜と、当該絶縁膜上に形成されたチャネル形成領域並びに当該チャネル形成領域を挟むように形成された第１電極および第２電極を含む半導体層と、を有し、上記駆動トランジスタ、上記第２配線層、および上記第３配線層は、絶縁膜を介して対向するように多層化され、上記補間容量は、上記第１配線層と上記半導体層との間に形成される容量と、上記半導体層と上記第２配線層との間に形成される容量と、上記第２配線層と上記第３配線層との間に形成される容量との合成容量により形成されている。

本発明によれば、トランジスタの制御電極である第１配線層とトランジスタの半導体層との間に形成されると容量と、この半導体層を形成する層と第２配線層との間に形成される容量と、第２配線層と第３配線層との間に形成される容量とで補間容量が形成され、十分な容量が確保される。

本発明によれば、入力信号電圧を上げる必要がなく、ひいては信号電圧を下げることが可能で、低消費電力化にも寄与でき、高画質の画像を得ることができる。

以下、本発明の実施形態を図面に関連付けて説明する。

図６は、本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図７は、本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。

この表示装置１００は、図６および図７に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、第２のスキャナとしてのライトスキャナ（ＷＳＣＮ）１０４、第１のスキャナとしてのパワードライブスキャナ（ＰＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ１０１〜ＳＧＬ１０ｎ、ライトスキャナ１０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびパワードライブスキャナ１０５により選択的ＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。

なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図６においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図７においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。

本実施形態に係る画素回路１０１は、図７に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ１１１、スイッチングトランジスタとしてのｎチャネルＴＦＴ１１２、キャパシタＣ１１１、補間容量Ｃ１１２、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１３、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。
なお、図７においては、有機ＥＬ発光素子１１３の寄生容量ＰＣＩも記述している。

画素回路１０１において、パワー駆動線（電源ライン）ＰＳＬ（１０１〜１０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのＴＦＴ１１１、ノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１３が直列に接続されている。
具体的には、発光素子１１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソース（たとえば第２電極）が第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレイン（たとえば第１電極）がパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続されている。
また、キャパシタＣ１１１の第１電極が第１のノード１１１に接続され、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ１１２との間にＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬに接続されている。

さらに、本実施形態においては、ＴＦＴ１１１のソースと基準電位Ｖｃａｔライン（電源ライン）との間に十分な補間容量Ｃ１１２（Ｃｓｕｂ）が形成されている。
この補間容量Ｃ１１２は、後で詳述するように、トランジスタのゲート電極を形成するモリブデン（Ｍｏ）層（第１配線層）と半導体層であるポリシリコン層（ソース）との間に形成される容量、ポリシリコン層と第１Ａｌ配線層(第２配線層)との間に形成される容量、さらに第１Ａｌ配線層と第２ｌ配線層(第３配線層)との間に形成される容量の合成容量により形成されている。

このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続されている。

図８（Ａ）〜（Ｃ）は、図７の画素回路の基本的な動作を示すタイミングチャートである。
図８（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図８（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図８（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。

画素回路１０１の発光素子１１３を発光させるには、非発光期間に、図８（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させＴＦＴ１１２を通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１のしきい値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ＴＦＴ１１２を通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ＴＦＴ１１２を非導通状態として、輝度情報に応じて発光素子１１３を発光させる。

ところで、移動度補正においては補間容量Ｃ１１２を配置することで移動度補正精度を向上させることができる。ところが、高精細画面になると画素サイズの制限により十分な補間容量が形成できない。
本実施形態では、多層配線プロセスを使用することにより十分な補間容量を形成し、良好な画質の表示装置を得ている。

本実施形態においては、図７に示すように、駆動トランジスタとしてのＴＦＴ１１１のソースと基準電位ラインＣｃａｔとの間に補間容量Ｃ１１２が配置されている。
このように、補間容量Ｃ１１２が配置され、映像信号サンプリング電位をＶｉｎ、キャパシタＣ１１１の保持容量をＣｓ、ＥＬ容量ＰＣＩをＣｅｌ、補間容量Ｃ１１２をＣｓｕｂとした場合、駆動用Ｎ型トランジスタのゲート-ソース間にホールドされる電位はVin×(1-Cs/(Cs+Cel+Csub))で表される。
また、駆動ランジスタとしてのＴＦＴ１１１のドレイン電流をＩｄｓ、移動度補正により補正された電圧をΔVとした場合、移動度補正時間は(Cel+Csub)×ΔV/Idsで表される。
よって、補間容量Ｃ１１２の設定により、ホールド電位と移動度補正時間を調整することができ、ホワイトバランスの調整に必要となる。
また、高精細になる程、画素回路と有機ＥＬ発光素子１１３の接続部の開口率は小さくなり、Ｃｅｌが小さくなる。すると補間容量Ｃ１１２が配置できない場合にホールド電位は映像信号サンプリング電位Ｖｉｎから大きく損失した電位となるため、補間容量Ｃ１１２が更に必要となる。また、高精細画面では画素サイズが小さいために十分な補間容量をスペース上形成できない。

そこで、本実施形態においては、配線と同等の導電層を多層化して補間容量Ｃ１１２を形成し、十分な容量を確保できるようにした構成している。以下、この構成について説明する。

なお、本実施形態の各画素回路１０１のＴＦＴ１１１，ＴＦＴ１１２はボトムゲート型であり、そのゲート電極（制御端子）は層の積層方向の下層側に第１配線層として形成される。
一般に、ＴＦＴのゲート電極は、高抵抗配線、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。

具体的な構成を説明する。
たとえば、ボトムゲート構造のＴＦＴ１１１は、図９に示すように、透明絶縁基板（たとえばガラス基板）１２１上にゲート絶縁膜１２２で覆われた第１配線層としてのゲート電極１２３が形成されている。ゲート電極１２３は第２のノードＮＤ１１２と接続される。
前述したように、ゲート電極は、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
ＴＦＴ１１１は、ゲート絶縁膜１２２上に半導体膜（チャネル形成領域）１２４、並びに半導体膜１２４を挟んで一対のｎ^＋拡散層１２５，１２６が形成されて、たとえばポリシリコンからなる半導体層が形成されている。
そして、ゲート絶縁膜１２２、チャネル形成領域１２４、ｎ^＋拡散層１２５，１２６を覆うように、たとえばＳｉＯ_２により形成される酸化膜等からなる絶縁膜１２７が形成されている。
なお、図示していないが、チャネル形成領域１２４と各ｎ^＋拡散層１２５，１２６との間にはそれぞれｎ^-拡散層（ＬＤＤ）が形成される。ｎ^＋拡散層１２５がＴＦＴ１１１のドレイン拡散層（第１電極に相当）を形成し、ｎ^＋拡散層１２６がＴＦＴ１１１のソース拡散層（第２電極に相当）を形成している。

そして、絶縁膜１２７上に信号配線層やドレイン、ソース電極と同層の第２配線層としての第１Ａｌ配線層（実際はＴｉＡｌ層）１２８が形成され、第１Ａｌ配線層１２８上に第１平坦化膜１２９が形成されている。
第１平坦化膜１２９上には、たとえば多層配線化される電源配線層、あるいは信号配線層と同層の第３配線層としての第２Ａｌ配線層１３０が形成されている。
これら第３配線層１３０は、たとえばアルミニウム（Ａｌ）をパターニングして形成することも可能であり、また、さらに上層のアノード電極層と同一の材料、たとえば銀（Ａｇ）等により形成することも可能である。
第３配線層１３０には、平坦化膜１３１が形成されている。
そして、平坦化膜１３１上に発光素子１１３のアノード電極層１３２が形成され、アノード電極層１３２上に発光材料層１３３が形成され、その発光材料層１３３上にカソード電極層１３４が形成されている。

上述したように、本実施形態においては、ＴＦＴ１１１のソースと基準電位Ｖｃａｔラインとの間に十分な補間容量Ｃ１１２（Ｃｓｕｂ）が形成されている。
この補間容量Ｃ１１２は、図９に示すように、トランジスタのゲート電極を形成するモリブデン（Ｍｏ）層（第１配線層）とポリシリコン層（ソース）との間で形成される容量Ｃｓｕｂ１、ポリシリコン層と第１Ａｌ配線層(第２配線層)との間に形成される容量Ｃｓｕｂ２、さらに第１Ａｌ配線層と第２ｌ配線層(第３配線層)との間に形成される容量Ｃｓｕｂ３の合成容量により形成されている。
これにより、十分な補間容量Ｃ１１２を構成することが可能となり、信号電圧を上げることなく、また、画素サイズが小さい高精細画面においても十分な補間容量を形成することが可能となっている。
また、ひいては信号電圧を下げることが可能で、低消費電力化にも寄与でき、また、既存のＴＦＴプロセスがそのまま使用できる利点がある。
このように、本実施形態においては、多層配線により十分な補間容量を確保し、信号サンプリングと移動度補正を正常に動作させることができるため、良好な画質が得られる。

なお、図９に図示していないが、ｎ^＋拡散層１２５には、絶縁膜１２７に形成されたコンタクトホールを介して第１電極用第２配線層としてのドレイン電極が接続され、他方のｎ^＋拡散層には、絶縁膜１２７に形成されたコンタクトホールを介して第２電極用第２配線層としてのソース電極が接続されている。
ドレイン電極およびソース電極は、たとえば低抵抗であるアルミニウム（Ａｌ）をパターニングしたものである。

次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図１０（Ａ）〜（Ｅ）、および図１１〜図１８に関連付けて説明する。
なお、図１０（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１０（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１０（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図１０（Ｄ）は第２のノードＮＤ１１２の電位ＶND112を、図１０（Ｅ）は第１のノードＮＤ１１１の電位ＶND111を、それぞれ示している。

まず、ＥＬ発光素子１１３の発光状態時は、図１０（Ｂ）および図１１に示すように、パワー駆動線ＰＳＬには電源電圧ＶＣＣであり、ＴＦＴ１１２がオフした状態である。
このとき、駆動トランジスタでるＴＦＴ１１１は飽和領域で動作するように設定されているため、ＥＬ発光素子１１３に流れる電流ＩｄｓはＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じて式１に示される値をとる。

次に、非発光期間において、図１０（Ｂ）および図１２に示すように、電源ラインであるパワー駆動線ＰＳＬをＶｓｓとする。このとき、電圧ＶｓｓがＥＬ発光素子１１３のしきい値Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さいとき、つまりＶｓｓ＜Ｖｔｈｅｌ＋ＶｃａｔであればＥＬ発光素子１１３は消光し、電源ラインであるパワー駆動線ＰＳＬが駆動トランジスタとしてのＴＦＴ１１１のソースとなる。このとき、ＥＬ発光素子１１３のアノード（ノードＮＤ１１１）は、図１０（Ｅ）に示すように、Ｖｓｓに充電される。

さらに、図１０（Ａ），（Ｃ），（Ｄ），（Ｅ）、および図１３に示すように、信号線ＳＧＬの電位がオフセット電圧Ｖｏｆｓとなったときに、ゲートパルスＧＰはハイレベルに設定してＴＦＴ１１２をオンし、ＴＦＴ１１１のゲート電位をＶｏｆｓとする。
このとき、ＴＦＴ１１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。

そしてしきい値補正動作においてパワー駆動線ＰＳＬに印加するパワー信号ＰＳＧを再び電源電圧Ｖｃｃとする。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子１１３のアノード（ノードＮＤ１１１）がＴＦＴ１１１のソースとして機能し、図１４に示すように電流が流れる。
ＥＬ発光素子１１３の等価回路は、図１４に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ１１１の電流はキャパシタＣ１１１とＣｅｌを充電するために使われる。
このとき、容量Ｃｅｌの端子間の電圧Ｖｅｌは時間と共に、図１５に示すように上昇してゆく。一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。

しきい値キャンセル動作終了後、図１０（Ａ）に示すように、ＴＦＴ１１２を一旦オフさせた後、図１０（Ａ），（Ｃ）、および図１６に示すように、信号線ＳＧＬの電位をＶｓｉｇとした状態で、ＴＦＴ１１２をオン状態とする。データ信号Ｖｓｉｇは階調に応じた電圧となっている。このとき、ＴＦＴ１１１のゲート電位は、ＴＦＴ１１２をオンしているために、図１０（Ｄ）に示すようにＶｓｉｇとなるが、電源ラインであるパワー駆動線ＰＳＬから電流Ｉｄｓが流れるためソース電位は時間とともに上昇してゆく。
このとき、ＴＦＴ１１１のソース電圧がＥＬ発光素子１１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さければ）、ＴＦＴ１１１に流れる電流はキャパシタＣ１１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ１１１のしきい値補正動作は完了しているため、ＴＦＴ１１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図１７に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ１１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。

最後に、図１０（Ａ）〜（Ｃ）、および図１８に示すように、ゲートパルスＧＰをローレベルに切り替えてＴＦＴ１１２をオフして書き込みを終了させ、ＥＬ発光素子１１３を発光させる。
ＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流Ｉｄｓ'をＥＬ発光素子１１３に流し、ＶｅｌはＥＬ発光素子１１３にＩｄｓ'という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１３は発光する。
本画素回路１０１においてもＥＬ発光素子１１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ１１１）の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子１１３に流れる電流は変化しない。よってＥＬ発光素子１１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１３の輝度が変化することはない。

そして、本実施形態によれば、有機EL(Electro Luminescence)素子を含む表示装置において、トランジスタの閾値変動補正と移動度変動補正、有機ＥＬ発光素子の経時変動補正機能を備えており、高品位な画質を得ることができる。また、素子数が少ないため高精細化が可能であることに加えて、既存プロセスを用いて多層配線化することにより低抵抗配線を実現し、良好な画質の表示装置を得ることができる。
また、素子数が少ないため高精細化が可能であることに加えて、多層配線プロセスを用いることにより十分な補間容量を確保し、良好な画質を得ることができる。

以上、本実施形態においては、図７の回路、すなわち、２個のトランジスタと１個のキャパシタの２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対しての効果的な対策例について説明した。
ただし、この対策例は、２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対して効果的であるが、これらの対策を、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。

図１９は、本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２０は、本実施形態に係る画素回路の具体的な構成を示す回路図である。

この表示装置２００は、図１９および図２０に示すように、画素回路２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、ドライブスキャナ（ＤＳＣＮ）２０５、第１のオートゼロ回路（ＡＺＲＤ１）２０６、第２のオートゼロ回路（ＡＺＲＤ２）２０７、水平セレクタ２０３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ、ライトスキャナ２０４により選択駆動される第２の駆動配線としての走査線ＷＳＬ、ドライブスキャナ２０５により選択駆動される第１の駆動配線としての駆動線ＤＳＬ、第１のオートゼロ回路２０６により選択駆動される第４の駆動配線としての第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ回路２０７により選択駆動される第３の駆動配線としての第２のオートゼロ線ＡＺＬ２を有する。

本実施形態に係る画素回路２０１は、図１９および図２０に示すように、ｐチャネルＴＦＴ２１１、ｎチャネルＴＦＴ２１２〜ＴＦＴ２１５、キャパシタＣ２１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１６、第１のノードＮＤ２１１、および第２のＮＤ２１２を有する。
ＴＦＴ２１１により第１のスイッチトランジスタが形成され、ＴＦＴ２１３により第２のスイッチトランジスタが形成され、ＴＦＴ２１５により第３のスイッチトランジスタが形成され、ＴＦＴ２１４により第４のスイッチトランジスタが形成されている。
なお、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。また、ＶＳＳ１が第４の基準電位に相当し、ＶＳＳ２が第３の基準電位に相当する。

画素回路２０１において、第１の基準電位（本実施形態では電源電位Ｖｃｃ）と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に、ＴＦＴ２１１、ドライブトランジスタとしてのＴＦＴ２１２、第１のノードＮＤ２１１、および発光素子（ＯＬＥＤ）２１６が直列に接続されている。具体的には、発光素子２１６のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ２１１に接続され、ＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ＴＦＴ２１１のドレインがＴＦＴ２１１のドレインに接続され、ＴＦＴ２１１のソースが電源電位Ｖｃｃに接続されている。
そして、ＴＦＴ２１２のゲートが第２のノードＮＤ２１２に接続され、ＴＦＴ２１１のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ２１３のドレインが第１のノード２１１およびキャパシタＣ２１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ２１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ２１１の第２電極が第２のノードＮＤ２１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ２１２との間にＴＦＴ２１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１４のゲートが走査線ＷＳＬに接続されている。
さらに、第２のノードＮＤ２１２と所定電位Ｖｓｓ１との間にＴＦＴ２１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。

このように、本実施形態に係る画素回路２０１は、ドライブトランジスタとしてのＴＦＴ２１２のゲート・ソース間に画素容量としてのキャパシタＣ２１１が接続され、非発光期間にＴＦＴ２１２のソース電位をスイッチトランジスタとしてのＴＦＴ２１３に介して固定電位に接続し、また、ＴＦＴ２１２のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。

そして、本第２の実施形態においては、第１の実施形態として説明した補間容量を多層化して十分な容量を得る対策が施される。これにより、多層配線により十分な補間容量を確保し、信号サンプリングと移動度補正を正常に動作させることができるため、良好な画質が得られる。

次に、上記構成の動作を、画素回路の動作を中心に、図２１（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図２１（Ａ）は駆動性ＤＳＬに印加される駆動信号ＤＳ、図２１（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳ（第１の実施形態のゲートパルスＧＰに相当）を、図２１（Ｃ）は第１のオートゼロ線ＡＺＬ１に印加される駆動信号ＡＺ１、図２１（Ｄ）は第２のオートゼロ線ＡＺＬ２に印加される駆動信号オートゼロ信号ＡＺ２を、図２１（Ｅ）は第２のノードＮＤ１１２の電位を、図２１（Ｆ）は第１のノードＮＤ１１１の電位をそれぞれ示している。

ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベル、ライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳがローレベルに保持され、オートゼロ回路２０６によるオートゼロ線ＡＺＬ１への駆動信号ＡＺ１がローレベルに保持され、オートゼロ回路２０７によるオートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持される。
その結果、ＴＦＴ２１３がオンし、このとき、ＴＦＴ２１３を介して電流が流れ、ＴＦＴ２１２のソース電位Ｖｓ（ノードＮＤ２１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子２１６に印加される電圧も０Ｖとなり、ＥＬ発光素子２１６は非発光となる。
この場合、ＴＦＴ２１４がオンしてもキャパシタＣ２１１に保持されている電圧、すなわち、ＴＦＴ２１２のゲート電圧は変わらない。

次に、ＥＬ発光素子２１７の非発光期間において、図２１（Ｃ），（Ｄ）に示すように、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持された状態で、オートセロ線ＡＺＬ１への駆動信号ＡＺ１がハイレベルに設定される。これにより、第２のノードＮＤ２１２の電位はＶＳＳ１となる。
そして、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ２１３がオフし、ＴＦＴ２１５、ＴＦＴ２１２がオンすることにより、ＴＦＴ２１２，ＴＦＴ２１１の経路に電流が流れ、第１のノードの電位は上昇する。
そして、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローベルに切り替えられる。
以上の結果、ドライブトランジスタＴＦＴ２１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ２１２と第１のノードＮＤ２１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ハイレベルに保持され、データ線よりデータをノードＮＤ２１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、やがて駆動信号ＷＳがローレベルに切り替えられる。
このとき、ＴＦＴ２１２がオンし、そして、ＴＦＴ２１４がオフし、移動度の補正が行われる。
この場合、ＴＦＴ２１４がオフしており、ＴＦＴ２１２のゲート・ソース間電圧は一定であるので、ＴＦＴ２１２は一定電流ＩｄｓをＥＬ発光素子２１６に流す。これによって、第１のノードＮＤ２１１の電位はＥＬ発光素子２１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子２１６は発光する。
ここで、本回路においてもＥＬ発光素子は発光時間が長くなるとその電流−電圧（Ｉ-Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ２１１の電位も変化する。しかしながら、ＴＦＴ２１２のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子２１６に流れる電流は変化しない。よって、ＥＬ発光素子２１６のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子２１６の輝度が変化することはない。

このように、本実施形態においては、多層配線により十分な補間容量を確保し、信号サンプリングと移動度補正を正常に動作させることができるため、良好な画質が得られる。

一般的な有機ＥＬ表示装置の構成を示すブロック図である。 図１の画素回路の一構成例を示す回路図である。 有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。 図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。 初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ発光素子の動作点を示す図である。 本発明の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。 本第実施形態に係る画素回路の具体的な構成を示す回路図である。 図７の画素回路の基本的な動作を示すタイミングチャートである。 画質等を改善するための対策例を説明するための断面図である。 図７の画素回路の具体的な動作を示すタイミングチャートである。 図７の画素回路の動作を説明するための図であって、発光期間の状態を示す図である。 図７の画素回路の動作を説明するための図であって、非発光期間において電圧をＶｓｓとした状態を示す図である。 図７の画素回路の動作を説明するための図であって、オフセット信号を入力した状態を示す図である。 図７の画素回路の動作を説明するための図であって、電圧をＶｃｃにした状態を示す図である。 図７の画素回路の動作を説明するための図であって、電圧をＶｃｃにしたときの駆動トランジスタのソース電圧の遷移を示す図である。 図７の画素回路の動作を説明するための図であって、データ信号Ｖｓｉｇを書き込むときの状態を示す図である。 図７の画素回路の動作を説明するための図であって、移動度の大小に応じた駆動トランジスタのソース電圧の遷移を示す図である。 図７の画素回路の動作を説明するための図であって、発光状態を示す図である。 本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。 本第２の第実施形態に係る画素回路の具体的な構成を示す回路図である。 図２０の画素回路の基本的な動作を示すタイミングチャートである。

符号の説明

１００・・・表示装置、１０１・・・画素回路、１０２・・画素アレイ部、１０３・・水平セレクタ（ＨＳＥＬ）、１０４・・・ライトスキャナ（ＷＳＣＮ）、１０５・・・パワードライブスキャナ（ＰＤＳＣＮ）、ＳＧＬ・・・信号線、ＷＳＬ・・・走査線、ＰＳＬ・・・パワー駆動線、１１１・・・駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、１１２・・・スイッチとしてのｎチャネルＴＦＴ、Ｃ１１１・・・キャパシタ、Ｃ１１２・・・補間容量、ＮＤ１１１・・・第１のノード、ＮＤ１１２・・・第２のノード、１２１・・・透明絶縁基板、１２２・・・ゲート絶縁膜、１２３・・・ゲート電極（第１配線層）、１２４・・・半導体膜（チャネル形成領域）、１２５・・・ｎ^＋拡散層（ドレイン）、１２６・・・ｎ^＋拡散層（ソース）、１２７・・・層間絶縁膜、１２８・・・第１Ａｌ配線層（第２配線層）、１２９・・・第１平坦化膜、１３０・・・第２Ａｌ配線層（第３配線層）、１３１・・・第２平坦化膜、１３２・・・アノード電極層、１３３・・・発光材料層、１３４・・・カソード電極層、２００・・・表示装置、２０１・・・画素回路、２０２・・・画素アレイ部、２０３・・・水平セレクタ（ＨＳＥＬ）、２０４・・・ライトスキャナ（ＷＳＣＮ）、２０５・・・ドライブスキャナ（ＤＳＣＮ）、２０６・・・第１のオートドライブ回路（ＡＺＲＤ１）、２０７・・・第２のオートゼロ回路（ＡＺＲＤ２）、ＳＧＬ・・・信号タ線、ＷＳＬ・・・走査線、ＤＳＬ・・・駆動線、ＡＺＬ１，ＡＺＬ２・・・オートゼロ線、２１１・・・スイッチとしてのｐチャネルＴＦＴ、２１２…駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、２１３〜２１５・・・…スイッチとしてのｎチャネルＴＦＴ、ＮＤ２１１・・・第１のノード、ＮＤ１１２・・・第２のノード。

Claims (4)

1. 第１配線層で形成された制御電極への信号レベルに応じて導通状態が制御される駆動トランジスタと、
   発光素子と、
   上記駆動トランジスタに接続された補間容量と、
   第２配線層と、
   第３配線層と、を含み、
   上記駆動トランジスタは、
   上記第１配線層で形成された制御電極と、当該第１配線層を覆うように形成された絶縁膜と、当該絶縁膜上に形成されたチャネル形成領域並びに当該チャネル形成領域を挟むように形成された第１電極および第２電極を含む半導体層と、を有し、
   上記駆動トランジスタ、上記第２配線層、および上記第３配線層は、絶縁膜を介して対向するように多層化され、
   上記補間容量は、
   上記第１配線層と上記半導体層との間に形成される容量と、上記半導体層と上記第２配線層との間に形成される容量と、上記第２配線層と上記第３配線層との間に形成される容量との合成容量により形成されている
   画素回路。
2. 上記画素回路は、
   異なる電圧が印加可能な電源用配線と、
   基準電位と、
   駆動信号が伝搬される駆動配線と、
   流れる電流によって輝度が変化する上記発光素子と、
   上記駆動トランジスタと、
   信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートに印加される駆動信号により導通状態が制御されるスイッチングトランジスタと、
   上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
   上記電源用配線と上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている
   請求項１記載の画素回路。
3. マトリクス状に配列され、駆動トランジスタと、上記駆動トランジスタの制御電極に信号線の信号を転送するスイッチングトランジスタと、を含む複数の画素回路と、
   上記画素回路を形成する上記駆動トランジスタの接続ラインに供給する所定電圧を出力する第１のスキャナと、
   上記画素回路を形成する上記スイッチングトランジスタのゲートへの駆動信号を出力する第２のスキャナと、
   上記画素回路に上記第１のスキャナによる所定電圧を供給するための少なくとも一つの電源用配線と、
   複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記第２のスキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、
   上記画素回路は、
   第１配線層で形成された制御電極への信号レベルに応じて導通状態が制御される駆動トランジスタと、
   発光素子と、
   上記駆動トランジスタに接続された補間容量と、
   第２配線層と、
   第３配線層と、を含み、
   上記駆動トランジスタは、
   上記第１配線層で形成された制御電極と、当該第１配線層を覆うように形成された絶縁膜と、当該絶縁膜上に形成されたチャネル形成領域並びに当該チャネル形成領域を挟むように形成された第１電極および第２電極を含む半導体層と、を有し、
   上記駆動トランジスタ、上記第２配線層、および上記第３配線層は、絶縁膜を介して対向するように多層化され、
   上記補間容量は、
   上記第１配線層と上記半導体層との間に形成される容量と、上記半導体層と上記第２配線層との間に形成される容量と、上記第２配線層と上記第３配線層との間に形成される容量との合成容量により形成されている
   表示装置。
4. 上記画素回路は、
   異なる電圧が印加可能な電源用配線と、
   基準電位と、
   駆動信号が伝搬される駆動配線と、
   流れる電流によって輝度が変化する上記発光素子と、
   上記駆動トランジスタと、
   信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートに印加される駆動信号により導通状態が制御されるスイッチングトランジスタと、
   上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
   上記電源用配線と上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている
   請求項３記載の表示装置。

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