JP2008166381A

JP2008166381A - 半導体装置及びその製造方法

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Publication number: JP2008166381A
Application number: JP2006352250A
Authority: JP
Inventors: Takashi Noma; 崇野間
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2006-12-27
Filing date: 2006-12-27
Publication date: 2008-07-17
Also published as: CN101276807B; US7847299B2; CN101276807A; US20080157098A1

Abstract

【課題】信頼性が高く、より小型の装置を実現できる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板１の表面上にデバイス素子として例えば発光素子が形成されている。具体的には半導体基板１の表面上に、Ｎ型半導体層２，Ｐ型半導体層３，及びパッド電極４，５が形成されている。半導体基板１１の表面上には、デバイス素子として例えば上記発光素子からの光を受光するデバイス素子１０（例えばフォトダイオード素子）とパッド電極１３が形成されている。半導体基板１と半導体基板１１は接着層１５を介して貼り合わされ、一体化されている。パッド電極１３と電気的に接続された配線層１８と、パッド電極４，５と電気的に接続された配線層１９とが、半導体基板１１の側面に沿って形成されている。
【選択図】図１１

Description

本発明は半導体装置に関し、特にパッケージ型の半導体装置及びその製造方法に関するものである。

従来より、複数の半導体チップを回路基板上に実装することで各チップ同士を電気的に接続したり、あるいは電気的に接続されていなくても複数の半導体チップを互いに協働させることによって、全体として一つの装置が実現される場合がある。

例えば従来のフォトカプラ(Photo coupler)は、図１５に示すように、第１の半導体チップとして発光素子１００を有し、第２の半導体チップとして受光素子１０１を備えている。発光素子１００及び受光素子１０１は、ボンディングワイヤ１０２を介してリード１０３と電気的に接続される。また、発光素子１００と受光素子１０１とは透明樹脂層１０４で封止され、光を遮断するモールド樹脂１０５で更に封止されている。なお、発光素子１００と受光素子１０１とは電気的に接続されていない。

このようなフォトカプラでは、入力された電気信号が発光素子１００で光信号に変換され、その光で受光素子１０１を導通させることによって信号の伝達がなされる。

本発明に関連した技術は、例えば以下の特許文献に記載されている。
特開２００１−９４１４２号公報

しかしながら、近年は半導体装置の更なる小型化・薄型化が要求されていた。そこで本発明は、信頼性が高く、より小型の装置を実現できる半導体装置及びその製造方法を提供することを目的とする。

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、その表面上に第１のデバイス素子が形成された第１の基板と、その表面上に第２のデバイス素子が形成された第２の基板とを備え、前記第１の基板の表面側と前記第２の基板の表面側とが向かい合い、接着層を介して貼り合わされていることを特徴とする。

また、本発明の半導体装置の製造方法は、その表面上に第１のデバイス素子が形成された第１の基板と、その表面上に第２のデバイス素子が形成された第２の基板とを準備し、前記第１の基板の表面側と前記第２の基板の表面側とを向かい合わせ、接着層を介して両者を貼り合わせる工程と、所定のダイシングラインに沿って前記第１及び前記第２の基板を切削し、個々の半導体チップに分割する工程を備えることを特徴とする。

本発明の半導体装置は、表面上に第１のデバイス素子が形成された第１の基板と、表面上に第２のデバイス素子が形成された第２の基板とを備え、両者が表面側を向かい合わせて貼り合わされている。そのため、従来２つの半導体チップに分離していたような構成を、個々の半導体装置に分割する以前のウェハー状態のときから一体化することが可能となり、より薄く，より小型の半導体装置を実現することができる。

また、本発明の製造方法によれば、従来２つのチップがそれぞれ別々に完成し、その後の組立作業を経ていたような構成が一体化して完成するため、後の組み立て作業等の工程を省き、半導体装置の作業性を向上させることができる。

次に、本発明の第１の実施形態について図面を参照しながら説明する。第１の実施形態は、フォトカプラの構造及び製造方法に本発明を適用したものである。図１乃至図１２はそれぞれ製造工程順に示した断面図あるいは平面図である。

まず、フォトカプラの発光素子部を形成する。本実施形態では、半導体基板上に発光ダイオード（ＬＥＤ）を形成する。図１に示すように、例えばガリウムヒ素（ＧａＡｓ）や窒化ガリウム（ＧａＮ）等から成るＮ型の半導体基板１を準備する。半導体基板１の厚みは、例えば３００μｍ程度である。なお、本実施形態における半導体基板１は、半導体基板１１を支持する機能も有する。半導体基板１の材質は、目的とする発光の色に応じて適宜変更できる。次に、半導体基板１の表面上にエピタキシャル結晶成長法にてＮ型半導体層２とＰ型半導体層３を順に形成する。これらによるＰＮ接合領域が発光領域となる。なお、第１の半導体基板２１及びＮ型半導体層２２に添加されるＮ型不純物は例えば硫黄（Ｓ）やセレン（Ｓｅ）やテルル（Ｔｅ）等である。また、Ｐ型半導体層２３に添加されるＰ型不純物は例えば亜鉛（Ｚｎ）である。

次に、Ｐ型半導体層３の一部を例えばドライエッチング法で選択的に除去し、図１に示すようにＮ型半導体層２の一部を露出させる。次に、当該露出したＮ型半導体層２と、Ｐ型半導体層３上のそれぞれにパッド電極４（カソード電極），パッド電極５（アノード電極）を形成する。パッド電極４，５は、例えばスパッタリング法等の薄膜形成技術によりアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属層を形成し、その後レジスト層（不図示）をマスクとして当該金属層を選択的にエッチングすることによって形成される。

次に、必要に応じて例えばＣＶＤ法で半導体基板１の全面を被覆する絶縁膜を形成し、フォトリソ技術によりパッド電極４，５上の絶縁膜を除去してもよい。つまり、Ｎ型半導体層２やＰ型半導体層３の表面は絶縁膜で被覆されていても良いし、露出されていてもよい。本実施形態では、このような絶縁膜の形成工程を有しないものとして説明を続ける。

こうして、発光素子としてのＬＥＤと、当該ＬＥＤと電気的に接続されたパッド電極４，５とが表面上に形成された半導体基板１が形成される。なお、以上の説明は発光素子の製造方法の一例であって、求められる特性（例えば発光の色等）に応じて製造プロセスは異なる。また、発光素子とは光を発する素子であればよく、レーザーダイオードでもよい。

次に、フォトカプラの受光素子部を形成する。図２に示すように、表面にデバイス素子１０（例えば、フォトダイオード素子）が形成されたシリコン（Ｓｉ）等から成る半導体基板１１を準備する。半導体基板１１は、例えば３００μｍ〜７００μｍ程度の厚さになっている。次に、半導体基板１１の表面に第１の絶縁膜１２（例えば、熱酸化法やＣＶＤ法等によって形成されたシリコン酸化膜）を例えば２μｍの膜厚に形成する。

次に、スパッタリング法やメッキ法、その他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等の金属層を形成し、その後当該金属層を選択的にエッチングし、第１の絶縁膜１２上にパッド電極１３を例えば１μｍの膜厚に形成する。パッド電極１３は、デバイス素子１０やその周辺素子と不図示の配線を介して電気的に接続された外部接続用の電極である。なお、図２ではデバイス素子１０の両側にパッド電極１３が配置されているが、その位置に限定はなく、デバイス素子１０上に配置することもできる。また、最終的に完成する半導体装置の外周を囲むようにパッド電極１３を配置することもできる。

次に、半導体基板１１の表面上にパッド電極１３の一部上あるいは全部を被覆するパッシベーション膜１４（例えば、ＣＶＤ法により形成されたシリコン窒化膜）を形成する。図２では、パッド電極１３の一部上を被覆するようにしてパッシベーション膜１４が形成されている。こうして、受光素子としてのデバイス素子１０と、当該デバイス素子１０と電気的に接続されたパッド電極１３とが表面上に形成された半導体基板１１が形成される。

次に、図３（Ａ），（Ｂ）に示すようにエポキシ樹脂，ポリイミド（例えば感光性ポリイミド），レジスト，アクリル等の接着層１５を介して、半導体基板１１の表面側（素子面側）と半導体基板１の表面側（素子面側）とを貼り合わせる。接着層１５の厚みは数μｍ〜数十μｍ程度である。従って、半導体基板１上の素子（発光素子）と半導体基板１１上の素子（デバイス素子１０）とは近接している。第１の実施形態における接着層１５は透明であって、上述した発光素子の光が透過できる性状を有するものとする。なお、接着層１５は、半導体装置の用途に応じて必ずしも透明である必要はない。

半導体基板１と半導体基板１１とは、図４で示すように、パッド電極４，５とパッド電極１３とが重ならないように貼り合わされている。図４は、貼り合わせ面の一部を示す平面図であり、図３（Ａ）は図４のＸ−Ｘ線に沿った断面図に相当し、図３（Ｂ）はＹ−Ｙ線に沿った断面図に相当するものである。これ以後、図３と同様にそれぞれの断面図を用いて説明する。

次に、半導体基板１１の裏面に対して裏面研削装置（グラインダー）を用いてバックグラインドを行い、半導体基板１１の厚さを所定の厚さ（例えば１００μｍ程度）に薄くする。なお、バックグラインド後の半導体基板１１が薄くなると、製造工程の中での搬送等において強度低下による反りや破損が生じるおそれがある。そのため、半導体基板１の厚さがバックグラインド後の半導体基板１１よりも厚いことが好ましい。換言すれば、後述する開口部１６の形成や配線層１８，１９を形成する側の基板よりも、それらを形成しない側の基板の方が厚いことが好ましい。当該研削工程はエッチング処理でもよいし、グラインダーとエッチング処理の併用でもよい。なお、最終製品の用途や仕様，準備した半導体基板１１の当初の厚みによっては、当該研削工程を行う必要がない場合もある。また、必要に応じて半導体基板１の裏面に対して同様の研削工程を行ってもよい。

また、当該研削工程を行うと研削面が荒れる場合があるため、研削工程後に平らな面を得るための工程として例えばウエットエッチング処理を行ってもよい。

次に、図５（Ａ），（Ｂ）に示すように、半導体基板１１のうちパッド電極４，５，１３に対応する所定の領域を、半導体基板１１の裏面側から選択的にエッチングし、第１の絶縁膜１２を一部露出させる。以下、この露出部分を開口部１６とする。

当該半導体基板１１の選択的なエッチングについて、図６（Ａ），（Ｂ）を参照して説明する。図６（Ａ），（Ｂ）は、ウェハ状態の構成の一部を半導体基板１１側から見た概略平面図であり、図５（Ａ）は、図６（Ａ），（Ｂ）のＸ−Ｘ線に沿った断面図であり、図５（Ｂ）はＹ−Ｙ線に沿った断面図に対応するものである。

図６（Ａ）に示すように、半導体基板１１を半導体基板１の幅よりも狭い、略長方形の形状にエッチングすることもできる。また、図６（Ｂ）に示すように、パッド電極４，５，１３が形成された領域のみをエッチングすることで、半導体基板１１の外周が凹凸状になるように構成することもできる。後者の方が、半導体基板１１と半導体基板１の重畳する面積が大きく、半導体基板１の外周近くまで半導体基板１１が残る。そのため、半導体基板１１と半導体基板１との接着強度を向上させる観点からは、後者の構成が好ましい。また、後者の構成によれば、半導体基板１と半導体基板１１の熱膨張率の差異による半導体基板１及び半導体基板１１の反りが防止できるため、半導体装置のクラックや剥離が防止できる。なお、図６（Ａ），（Ｂ）で示した平面形状とは別の形状に半導体基板１１をデザインすることも可能である。

また、本実施形態では半導体基板１１の横幅が、図５（Ａ），（Ｂ）に示すように表面側に行くほど広がるように側壁が斜めにエッチングされているが、側壁が半導体基板１の主面に対して垂直となるようにエッチングすることもできる。

次に、図７（Ａ），（Ｂ）に示すように、開口部１６内及び半導体基板１１の裏面上に第２の絶縁膜１７を形成する。この第２の絶縁膜１７は、例えばプラズマＣＶＤ法によって形成されたシリコン酸化膜やシリコン窒化膜等の絶縁膜である。

次に、図８（Ａ）（Ｂ）に示すように、不図示のレジスト層をマスクとして、第１の絶縁膜１２及び第２の絶縁膜１７を選択的にエッチングする。このエッチングにより、パッド電極４，５，１３からダイシングラインＤＬに至る領域にかけて形成された第１の絶縁膜１２及び第２の絶縁膜１７が除去され、開口部１６の底部においてパッド電極１３の少なくとも一部が露出される。

次に、図９（Ａ）（Ｂ）に示すように、不図示のレジスト層をマスクとして、開口部１６の底部のパッシベーション膜１４と接着層１５の一部を順にエッチングする。この選択的なエッチングにより、開口部１６の底部において一部のパッシベーション膜１４及び接着層１５が除去され、パッド電極４，５の少なくとも一部が露出される。こうして、半導体基板１側のパッド電極４，５と、半導体基板１１側のパッド電極１３のいずれもが露出される。

次に、スパッタリング法やメッキ法、その他の成膜方法により、配線層１８，１９となるアルミニウム（Ａｌ）や銅（Ｃｕ）等の導電層を例えば１μｍの膜厚で形成する。その後、不図示のレジスト層をマスクとして当該導電層を選択的にエッチングする。このエッチングによって導電層は、図１０（Ａ），（Ｂ）に示すように、第２の絶縁膜１７を介して半導体基板１１の側面に沿って形成された配線層１８，１９となる。配線層１８は、図１０（Ａ）に示すようにパッド電極１３の少なくとも一部と接続されて、半導体基板１１の裏面の一部上に延在している。配線層１９は、図１０（Ｂ）に示すようにパッド電極４，５の少なくとも一部と接続されて、半導体基板１１の裏面の一部上に延在している。

次に、ダイシングブレードやエッチングによって、半導体基板１１側から接着層１５及び半導体基板１の一部を除去することで切り欠き部２０を形成する。なお、切り欠き部２０の断面形状は、半導体基板１に切り欠き部２０が到達するのであれば図１０に示すようなＶ字形状に限定されず、楕円形状や略長方形等でも構わない。

次に、配線層１８，１９を被覆する電極接続層（不図示）を形成する。電極接続層を形成するのは、アルミニウム等から成る配線層１８，１９と、後述するハンダ等から成る導電端子２２は接合しにくいという理由や、導電端子２２の材料が配線層１８，１９側に流入してくることを保護するという理由による。電極接続層は、例えばレジスト層をマスクとしてニッケル（Ｎｉ）層と金（Ａｕ）層等の金属層を順次スパッタリングし、その後レジスト層を除去するというリフトオフ法や、メッキ法によって形成することができる。

次に、図１１（Ａ）（Ｂ）に示すように、後述する導電端子２２の形成領域に開口を有する保護層２１を、例えば１０μｍの厚みで形成する。保護層２１の形成は例えば以下のように行う。まず、塗布・コーティング法によりポリイミド系樹脂、ソルダーレジスト等の有機系材料を全面に塗布し、熱処理（プリベーク）を施す。次に、塗布された有機系材料を露光・現像して所定領域を露出させる開口を形成し、その後これに熱処理（ポストベーク）を施す。これにより、導電端子２２の形成領域に開口を有する保護層２１を得る。本実施形態では、切り欠き部２０を形成しているため、半導体基板１の側面の一部が保護層２１で被覆される。つまり、接着層１５の側面が保護層２１で完全に被覆される。そのため、接着層１５が外気に触れることを抑えるとともに、デバイス素子１０や接着層１５への腐食物質（例えば水分）の浸入を防止することができる。

次に、保護層２１の開口から露出した電極接続層（不図示）上に導電材料（例えばハンダ）をスクリーン印刷し、この導電材料を熱処理でリフローさせる。こうして、図１１に示すように配線層１８，１９を介してパッド電極４，５，１３と電気的に接続された導電端子２２が半導体基板１１の裏面上に形成される。なお、導電端子２２の形成方法は上記に限定されることはなく、電解メッキ法や、ディスペンサを用いてハンダ等を所定領域に塗布するいわゆるディスペンス法（塗布法）等で形成することもできる。また、導電端子２２は、金や銅，ニッケルを材料としたものでもよく、その材料は特に限定されない。また、電極接続層（不図示）の形成は、保護層２１の形成後に行ってもよい。

次に、ダイシングラインＤＬに沿って切断し、個々の半導体装置３０に分割する。個々の半導体装置３０に分割する方法としては、ダイシング法，エッチング法，レーザーカット法等がある。図１２は半導体装置３０の裏面側（半導体基板１１側）から見た平面図の概略である。なお、図１１（Ａ），（Ｂ）の半導体装置３０は、図１２のＸ−Ｘ線，Ｙ−Ｙ線に沿った断面図に対応する。

以上の工程により、半導体基板１と半導体基板１１との貼り合わせ面に、発光素子（ＬＥＤ）及び受光素子（デバイス素子１０）の両者を備えるチップサイズパッケージ型のフォトカプラが完成する。当該フォトカプラは、導電端子２２を介してプリント基板等に実装される。

本実施形態では、従来構造（図１５参照）のように発光素子と受光素子とが別々のチップに分離しておらず、個々の半導体装置に分割される以前、つまりウェハー状態のときから接着層１５を介して一つのチップとして一体化した構成となっている。そのため、従来に比して半導体装置の小型化を図ることができる。

また、従来２つのチップが別々に完成し、その後組み立て作業を経た上で一体化されていたものが、本実施形態によれば個々の半導体装置に分割した時点で一体化して完成する。そのため、後の組み立て作業等を簡略化し半導体装置の作業性を向上させることができる。

次に、本発明の第２の実施形態について説明する。図１３は、第２の実施形態に係る半導体装置の断面図である。なお、第２の実施形態も第１の実施形態と同様に２つの断面図を用いて説明し、上記第１の実施形態と同様の構成については同一符号を示し、その説明を省略する。

図１３（Ａ），（Ｂ）に示す第２の実施形態の半導体装置４０は、パッド電極４，５，１３に対応する位置が開口し、かつ半導体基板１１の側面及び裏面を被覆する保護層４１が形成されている。そして、保護層４１の開口位置のパッド電極４，５，１３上に電極接続層４２が形成されている。電極接続層４２は、例えばニッケル（Ｎｉ）層と金（Ａｕ）層を順に積層した層であり、レジスト層をマスクとしてこれらの金属を順にスパッタリングし、その後レジストを除去するというリフトオフ法や、メッキ法によって形成できる。そして、パッド電極４，５，１３上には、電極接続層４２を介してハンダ等から成る導電端子４３が形成されている。このように、半導体基板１１の側面及び裏面に配線層（第１の実施形態の配線層１８，１９）を形成することなく、半導体基板１１の側壁に隣接するように導電端子４３を形成することもできる。

第２の実施形態によれば、第１の実施形態の半導体装置（図１１（Ａ）（Ｂ））で示したような半導体基板１１の配線層１８，１９及び第２の絶縁膜１７を形成する工程が不要である。そのため、第１の実施形態で得られる効果に加えて、製造工程が簡素化され、製造コストを低く抑えることができる。また、第２の実施施形態では、導電端子４３が半導体基板１１の裏面上に形成されず、半導体基板１１の側壁の外側に隣接するように形成されているため、第１の実施形態の半導体装置に比して薄くすることができる。

次に、本発明の第３の実施形態について説明する。図１４（Ａ），（Ｂ）は、第３の実施形態に係る半導体装置の断面図である。なお、本実施形態も第１及び第２の実施形態と同様に２つの断面図を用いて説明し、上記第１の実施形態と同様の構成については同一符号を示し、その説明を省略する。

図１４（Ａ），（Ｂ）に示す第３の実施形態の半導体装置５０は、表面上にデバイス素子５１及びこれと電気的に接続されたパッド電極５２とが形成された半導体基板５３（第１の基板）と、表面上にデバイス素子５４及びこれと電気的に接続されたパッド電極５５とが形成された半導体基板５６（第２の基板）とを有し、互いの表面側が接着層１５を介して貼り合わされている。

また、半導体基板５６は、その裏面側（非素子面側）から表面にかけて貫通してパッド電極５５に至る第１の貫通孔５７と、その裏面側から半導体基板５６及び接着層１５を貫通してパッド電極５２に至る第２の貫通孔５８を有している。第１及び第２の貫通孔５７，５８には、アルミニウムや銅等から成る貫通電極５９が形成され、半導体基板５６の裏面上には貫通電極５９と電気的に接続された配線層６０及びボール状の導電端子６１とが形成されている。また、第２の絶縁膜１７と、貫通電極５９及び配線層６０との間には例えばチタン（Ｔｉ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属から成るバリアメタル層６２が形成されている。

このようないわゆる貫通電極型の半導体装置は例えば以下の製造プロセスによって製造される。まず、デバイス素子５１及びパッド電極５２が形成された半導体基板５３と、デバイス素子５４及びパッド電極５５が形成された半導体基板５６を準備する。次に、半導体基板５３と半導体基板５６の両表面側を接着層１５を介して貼り合わせる。この際、図４で示したものと同様に、パッド電極５２とパッド電極５５とが重なり合わないようにして貼り合わせる。

次に、パッド電極５５に対応する位置に、半導体基板５６を貫通する第１の貫通孔５７を形成し、パッド電極５５の一部を露出させる。次に、パッド電極５２に対応する位置に、半導体基板５６及び接着層１５の一部を貫通する第２の貫通孔５８を形成し、パッド電極５２の一部を露出させる。次に、当該第１及び第２の貫通孔５７，５８の側壁内及び半導体基板５６の裏面を被覆する第２の絶縁膜１７を形成する。次に、第１及び第２の貫通孔５７，５８の底部の第２の絶縁膜１７を除去してパッド電極５２，５５を再度露出させ、その後第１及び第２の貫通孔５７，５８内にバリアメタル層６２を形成する。次に、第１及び第２の貫通孔５７，５８内に例えば電解メッキ法などで貫通電極５９及びこれと電気的に接続された配線層６０を形成する。なお、配線層６０は、パッド電極５２とパッド電極５５を接続するものであってもよい。その後、配線層６０上に電極接続層（例えばニッケル層と金層から成る積層）を形成し、所定の開口部を有するソルダーレジスト等から成る保護層６３を形成する。次に、保護層６３の開口部内で露出した電極接続層上にボール状の導電端子６１を形成する。次に、個々の半導体装置５０にダイシングする。なお、上記一連の工程は貫通電極型の半導体装置の製造工程の一例である。

第１及び第２の実施形態では、半導体基板１１の側面に沿った配線層１８，１９（図１１（Ａ）（Ｂ））や、半導体基板１１の側壁に隣接するような導電端子４３（図１３）からパッド電極４，５，１３に電源が供給される構成になっていた。これに対して、第３の実施形態では、いわゆる貫通電極型の半導体装置にも本発明が適用できることを示している。このように、パッド電極４，５，１３と外部の電源との接続の仕方は適宜変更することができる。

また、第１及び第２の実施形態では、半導体基板１（第１の基板）側に発光素子が形成され、半導体基板１１（第２の基板）側にその発光素子からの光信号を受光する受光素子が形成され、両素子がフォトカプラとして一体化された構成を説明した。これに対して第３の実施形態では、本発明が上記発光素子と受光素子とを備えるフォトカプラに限定されないことを示している。つまり、デバイス素子５１とデバイス素子５４は、それぞれ同種の機能を有する素子であってもよいし、それぞれ別の機能を有する素子であってもよく、素子の種類に限定はない。例えば、デバイス素子５１，５４の両者をＤＲＡＭ等の記憶素子としてもよいし、いずれか一方を記憶素子として他方を当該記憶素子の読み書きを制御するドライバー素子としてもよい。

また、第１及び第２の実施形態では、２つの基板上にそれぞれ形成された素子（発光素子と受光素子）は電気的に接続されていなかった。しかし、パッド電極５２とパッド電極５５とを配線層で接続することで、デバイス素子５１とデバイス素子５４とを電気的に接続してもよい。また、２つの基板上の素子の電気的接続は、実装基板側の配線で行ってもよい。

このように第３の実施形態においても２つのデバイス素子（５１，５４）とが別々のチップとして分離しておらず、一つのチップとして一体化した構成になっている。そのため、従来に比して半導体装置の小型化を図ることができる。

また、基板上に形成するデバイス素子の種類に限定がないため、従来１チップに混載して封止していなかったもの、あるいは１チップに混載して封止することが製造プロセス上等の理由から困難であったものでも、それらを１チップで封止することが可能である。例えば、ＭＥＭＳは一般的に高温処理で形成されるため、ＣＭＯＳプロセス等と整合性が良好でない。ＭＥＭＳとは、機械要素部品、センサー、アクチュエーター、電子回路等を半導体基板上に集積化したデバイスのことである。そのため、ＭＥＭＳと他の素子（例えばＭＥＭＳ用の駆動素子）とを１チップ内に混載して形成することが従来の製造プロセスでは困難であった。しかし、上述した実施形態で示したものと同様にしてＭＥＭＳを一方の基板上に形成し、他方の基板上に当該ＭＥＭＳの駆動素子を形成することで１チップで所望のＭＥＭＳ装置を形成することができる。

また、個々の半導体装置に分割した時点で、従来２つのチップがそれぞれ別々に完成し、その後の組み立て作業を経ていたような構成が一体化して完成するため、後の組み立て作業等を簡略化させることができる。

また、上述した全ての実施形態では、デバイス素子が２つの基板で封止されて保護されるため、半導体装置の信頼性が高くなっている。

なお、本発明は上述した実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでも無い。例えば、上述した実施形態では半導体基板（半導体基板１，１１，５３，５６）が用いられていたが、半導体ではなくガラスや石英のような絶縁性の材料から成る基板を用いることも可能である。装置の用途に応じて、当該基板は透明であって光を透過させる性状を有していてもよい。また、基板上に形成されるデバイス素子は、上述のようにＭＥＭＳ(Micro Electro Mechanical Systems)素子のような機械的デバイスでもよい。

また、上述した実施形態では、いずれか一方の基板側にのみ電圧を供給するための配線層や導電端子が形成されていた。第１の実施形態であれば、半導体基板１１側に開口部１６を形成し、その後配線層１８，１９や導電端子２２が形成されている。しかし、本発明はこれに限定されない。従って、必要に応じて逆側の基板に配線層や導電端子を形成してもよいし、両者の基板側に配線層や導電端子を形成することも可能である。例えば発光素子側の基板（半導体基板１）に同様の開口部や配線層や導電端子を形成しても良い。

また、上述した実施形態では、２つの基板上に形成されたパッド電極（第１の実施形態であればパッド電極４，１３）が重なり合わないように貼り合わされていたが、両方のパッド電極が重なり合ったとしても、開口部や配線層や導電端子をそれぞれのパッド電極が形成された側の基板に対して形成することで、両方向から各パッド電極に電圧を供給することも可能である。このように、素子への電圧の供給の仕方は適宜変更できる。

また、以上の実施形態では、ボール状の導電端子（２２，４３，６１）を有するＢＧＡ型の半導体装置について説明したが、本発明はＬＧＡ(Land Grid Array)型の半導体装置に適用するものであっても構わない。本発明は、様々なデバイス素子を小型に封止する技術として広く適用できるものである。

本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する平面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する平面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する平面図である。本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の第３の実施形態に係る半導体装置及びその製造方法を説明する断面図である。従来の半導体装置を説明する断面図である。

符号の説明

１半導体基板２Ｎ型半導体層３Ｐ型半導体層４パッド電極
５パッド電極１０デバイス素子１１半導体基板
１２第１の絶縁膜１３パッド電極１４パッシベーション膜
１５接着層１６開口部１７第２の絶縁膜１８配線層
１９配線層２０切り欠き部２１保護層２２導電端子
３０半導体装置４０半導体装置４１保護層４２電極接続層
４３導電端子５０半導体装置５１デバイス素子５２パッド電極
５３半導体基板５４デバイス素子５５パッド電極
５６半導体基板５７第１の貫通孔５８第２の貫通孔
５９貫通電極６０配線層６１導電端子６２バリアメタル層
６３保護層１００発光素子１０１受光素子
１０２ボンディングワイヤ１０３リード１０４透明樹脂層
１０５モールド樹脂ＤＬダイシングライン

Claims

その表面上に第１のデバイス素子が形成された第１の基板と、
その表面上に第２のデバイス素子が形成された第２の基板とを備え、
前記第１の基板の表面側と前記第２の基板の表面側とが向かい合い、接着層を介して貼り合わされていることを特徴とする半導体装置。
前記第１の基板の表面上に、前記第１のデバイス素子と電気的に接続された第１のパッド電極と、
前記第２の基板の表面上に、前記第２のデバイス素子と電気的に接続された第２のパッド電極とを備えることを特徴とする請求項１に記載の半導体装置。
前記第１のパッド電極と前記第２のパッド電極とが重なり合わないように貼り合わされていることを特徴とする請求項２に記載の半導体装置。
前記第１及び第２のパッド電極と電気的に接続され、前記第１及び前記第２の基板の厚み方向に突出した導電端子を備えることを特徴とする請求項２または請求項３に記載の半導体装置。
前記第１及び第２のパッド電極と電気的に接続され、前記第２の基板の側面に沿って形成された配線層を備えることを特徴とする請求項２または請求項３に記載の半導体装置。
前記配線層は、前記第２の基板の裏面上に延在していることを特徴とする請求項５に記載の半導体装置。
前記第２の基板を貫通する貫通孔を備え、前記貫通孔内に形成された導電材料を介して前記第１のパッド電極及び前記第２のパッド電極と外部の電源が電気的に接続されるように構成されていることを特徴とする請求項２または請求項３に記載の半導体装置。
前記接着層は、前記第２の基板の表面から前記第１のパッド電極に至る領域が除去されており、当該接着層の除去領域に形成された導電材料を介して、前記第１のパッド電極と外部の電源が電気的に接続されるように構成されていることを特徴とする請求項２または請求項３に記載の半導体装置。
前記第１のデバイス素子は発光素子を含み、前記第２のデバイス素子は前記発光素子からの光を受ける受光素子を含むことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
前記第１のデバイス素子または前記第２のデバイス素子は、ＭＥＭＳ素子を含むことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
その表面上に第１のデバイス素子が形成された第１の基板と、
その表面上に第２のデバイス素子が形成された第２の基板とを準備し、
前記第１の基板の表面側と前記第２の基板の表面側とを向かい合わせ、接着層を介して両者を貼り合わせる工程と、
所定のダイシングラインに沿って前記第１及び前記第２の基板を切削し、個々の半導体チップに分割する工程を備えることを特徴とする半導体装置の製造方法。
前記第１の基板の表面上に、前記第１のデバイス素子と電気的に接続された第１のパッド電極を備え、
前記第２の基板の表面上に、前記第２のデバイス素子と電気的に接続された第２のパッド電極とを備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
前記第１の基板と前記第２の基板とを貼り合わせる工程では、前記第１のパッド電極と前記第２のパッド電極とが重なり合わないように行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
前記第２の基板の裏面側から前記第２の基板の一部を除去して、前記第２のパッド電極の少なくとも一部を露出させる工程と、
前記第２の基板の裏面側から前記接着層の一部を除去して、前記第１のパッド電極の少なくとも一部を露出させる工程とを有することを特徴とする請求項１２または請求項１３に記載の半導体装置の製造方法。
前記露出された第１及び第２のパッド電極のそれぞれと電気的に接続された配線層を、前記基板の側面に沿って形成する工程を有することを特徴とする請求項１４に記載の半導体装置の製造方法。
前記露出された第１及び第２のパッド電極のそれぞれと電気的に接続され、前記第１及び前記第２の基板の厚み方向に突出した導電端子を形成する工程を備えることを特徴とする請求項１４に記載の半導体装置の製造方法。