[go: up one dir, main page]

JP2008160119A - 集積回路パッケージシステム - Google Patents

集積回路パッケージシステム Download PDF

Info

Publication number
JP2008160119A
JP2008160119A JP2007327757A JP2007327757A JP2008160119A JP 2008160119 A JP2008160119 A JP 2008160119A JP 2007327757 A JP2007327757 A JP 2007327757A JP 2007327757 A JP2007327757 A JP 2007327757A JP 2008160119 A JP2008160119 A JP 2008160119A
Authority
JP
Japan
Prior art keywords
integrated circuit
die
circuit die
inter
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007327757A
Other languages
English (en)
Other versions
JP2008160119A5 (ja
JP5263811B2 (ja
Inventor
Chee Keong Chin
チェ・ケオン・チン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Stats Chippac Pte Ltd
Original Assignee
Stats Chippac Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stats Chippac Pte Ltd filed Critical Stats Chippac Pte Ltd
Publication of JP2008160119A publication Critical patent/JP2008160119A/ja
Publication of JP2008160119A5 publication Critical patent/JP2008160119A5/ja
Application granted granted Critical
Publication of JP5263811B2 publication Critical patent/JP5263811B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H10W90/00
    • H10W70/60
    • H10W72/5445
    • H10W72/5473
    • H10W72/5522
    • H10W72/5524
    • H10W72/884
    • H10W74/00
    • H10W90/20
    • H10W90/231
    • H10W90/24
    • H10W90/732
    • H10W90/734
    • H10W90/752
    • H10W90/754

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Die Bonding (AREA)

Abstract

【課題】集積回路パッケージシステム(400)を形成する。
【解決手段】第1の集積回路ダイ(110)を与え、第1の集積回路ダイ(110)の上に、第1の集積回路ダイ(110)から実質的に1次元でずらして第2の集積回路ダイ(112)を取付け、第2の集積回路ダイ(112)の上にダイ間層(102)を形成し、ダイ間層(102)の上に、第2の集積回路ダイ(112)に実質的に位置合わせして第3の集積回路ダイ(114)を取付け、さらに、第3の集積回路ダイ(114)の上に、第2の集積回路ダイ(112)が第1の集積回路ダイ(110)に対するのと実質的に同じ大きさで実質的に反対の方向に第3の集積回路ダイ(114)からずらして第4の集積回路ダイ(116)を取付ける。
【選択図】図1

Description

関連出願の相互参照
この出願は、2006年12月20日に出願された米国特許出願連続番号第60/871,134号、および2007年12月4日に出願された米国特許出願連続番号第11/950,216号の利益を主張する。
技術分野
この発明は、一般に集積回路パッケージに関し、より特定的には積重ねられたダイを備えた集積回路パッケージシステムに関する。
背景技術
エレクトロニクス製品は我々の日常生活に一体化した部分になっている。特に、複雑な集積回路を備えた多くのポータブル電子機器は一般的であるだけでなく、しばしばその基礎をなす技術について何ら考慮されることなく利用されている。携帯電話、ポータブルコンピュータ、ボイスレコーダ、車、飛行機などの多くの製品は非常に高度な技術を含んでいる。
我々がこれらの製品に用いる事実上すべての機能および目的において、新しい機能、スピード、データ、または可搬性について引続き需要がある。エレクトロニクス産業は、我々の習慣となったこれらの製品内に含まれる集積回路装置のサイズを減じ、実用性を改善し、性能を高めるよう、絶えずこれらの需要に迫られている。
集積回路を他の回路とインターフェースさせるために、集積回路をリードフレームまたは基板に装着することが一般的である。各集積回路は、非常に細い金またはアルミニウムのワイヤを用いてリードフレームのリードフィンガパッドに個別に接続されるボンディングパッドを有する。次いで、アセンブリを成型プラスチックまたはセラミック体に個別に封止することによってアセンブリがパッケージングされ、集積回路パッケージを形成する。
集積回路パッケージング技術では、単一の回路基板または基板に装着される集積回路の数が増加している。新しいパッケージング設計は、たとえば集積回路の物理的な大きさおよび形状などの形状因子においてより小型化され、全体的な集積回路密度の著しい増加をもたらしている。しかしながら、集積回路密度は、依然として、基板上に個々の集積回路を装着するのに利用可能な「土地」およびパッケージのサイズによって限定される。
PCのコンピュータサーバおよび記憶サーバなどのさらに大規模な形状因子のシステムは、同じような小ささの、またはさらに小さな「土地」においてより多くの集積回路を必要とする。特に、携帯電話、デジタルカメラ、音楽プレーヤ、PDAおよび位置情報装置などのポータブル個人用電子機器についてのニーズが、集積回路密度の必要性にさらに拍車をかけている。
このような集積回路密度を増大させるニーズがあるので、1つを超える集積回路がパッケージングされたマルチチップパッケージの開発に至った。各パッケージは、個々の集積回路と、集積回路が周りの回路に電気的に接続され得るようにする相互接続線の1つ以上の層とに対し、機械的な支持を与える。
一般にマルチチップモジュールとも呼ばれる現在のマルチチップパッケージは、典型的には、別個の集積回路部品の集合が直接取付けられるPCB基板から構成される。このようなマルチチップパッケージは、集積回路密度および小型化を増進し、信号伝播速度を向上させ、全体的な集積回路サイズおよび重量を減じ、性能を向上させ、かつコストを下げることがわかってきた。すべてが、コンピュータ産業の主要な目標である。
パッケージにおいて積重ねることができるダイの数に対しては、依然として限界がある。すべてのボンディングパッドが一方側にある同じダイの積み重ねによって階段状の積み重ねが可能になり、ダイ間の厚いスペーサは必要でなくなる。しかしながら、積重ねすぎてダイの突起が生じ、あまりに長いパッケージが必要になる場合には、積重ねは、パッケージのサイズによってなおも制限される。
集積回路および集積回路パッケージ製造における最近の開発の利点にもかかわらず、集積回路装置および集積回路パッケージの接続性を向上させ、構造的一体性、製造歩どまり、および製品信頼性とともに密度の向上をもたらすように積み重ねるためのニーズが、引き続き存在する。
したがって、ダイの積み重ねおよび寸法の向上をもたらす集積回路パッケージシステムについてのニーズが依然として存在する。集積回路および特にポータブルエレクトロニクス製品の密度の向上に対する需要がますます増大することを考慮すると、これらの問題に対する答えを見つけることがますます重要である。
これらの問題の解決法が長い間求められてきたが、先行の開発ではいかなる解決策も教示または提示されず、そのために当業者はこれらの問題の解決策を長い間得られなかった。
発明の開示
この発明は、第1の集積回路ダイを与え、第1の集積回路ダイの上に第1の集積回路から実質的に1次元でずらして第2の集積回路ダイを取付け、第2の集積回路ダイの上にダイ間層を形成し、ダイ間層の上に第2の集積回路ダイと実質的に位置合わせして第3の集積回路ダイを取付け、さらに、第3の集積回路ダイの上に、第2の集積回路が第1の集積回路ダイに対するのと実質的に同じ大きさで実質的に反対の方向に第3の集積回路ダイからずらして、第4の集積回路ダイを取付けることをもたらす。
この発明の一定の実施例は、上述の局面に加えて、またはその代りに、他の局面を有する。これらの局面は、添付の図面を参照して捉えると、以下の詳細な説明を読むことによって当業者に明らかになるであろう。
発明を行うための最良の形態
以下の実施例は、当業者がこの発明を行い、使用することを可能にするのに十分に詳細に記載される。本開示に基づいて他の実施例が明らかになること、および本発明の範囲から逸脱することなく、システム上、プロセス上、または機械的な変更が行なわれ得ることが理解される。
以下の記載では、この発明についての完全な理解を与えるために多数の具体的な詳細が与えられる。しかしながらこの発明がこれらの具体的な詳細なしで実施され得ることが明
らかである。本発明を不明瞭にしないようにするために、いくつかの周知の回路、システム構成およびプロセスステップは詳細に開示されない。同様に、システムの実施例を示す図面は半図表的であり、縮尺どおりではなく、特に、いくつかの寸法は説明の明示のためであり、図面において極めて誇張されて示される。
さらに、例示、記載および理解が明らかかつ容易になるように複数の実施例がいくつかの機構を共通に有して開示され、説明される場合、互いに類似した機構は通常は類似した参照番号で記載される。実施例は、記述上の便宜から、第1の実施例、第2の実施例などと番号付けられるが、他の意味を有したりこの発明を限定したりするようには意図されない。
解説の目的のために、本願明細書に用いられる用語「水平の」は、その配向にかかわらず、この発明の面または表面と平行な面として規定される。用語「垂直の」は、その水平と規定されたものに直交する方向を指す。「上に」「上の」「下の」「底部」、「頂部」、「側」(「側壁」など)、「より高い」、「より低い」、「上部の」、「の上に」「の下に」などの用語は、水平面に対して規定される。
本願明細書に用いられる用語「上に」は、要素どうしの直接の接触を意味し、指し示す。本願明細書に用いられる用語「処理」は、説明される構造を形成する際に必要となる、材料の堆積、材料のパターニング、露出、発生、エッチング、クリーニング、材料のおよび/もしくは除去、またはトリミングを含む。本願明細書に用いられるような用語「システム」は、用語が用いられるコンテキストに従って、この発明の方法および装置を意味し、指し示す。
ここで図1を参照して、この発明の第1の実施例における集積回路パッケージシステム100の側面図が示される。集積回路パッケージシステム100は、特に実質的に位置合わせされ、隣接したダイについて、ダイ間層102を含むのが好ましい。ダイ間層102は、実質的に位置合わせされ、隣接したダイに対し、間隔、構造的一体性、分離、または伝導性を与えることができる。
支持構造、リードフレーム、ダイパッド、またはボールグリッドアレイ基板などの基板104は、第1の集積回路ダイ106に装着表面を与えることができる。第2の集積回路ダイ108は、第1の集積回路ダイ106の上に、実質的に1次元でずらされて装着され得る。第3の集積回路ダイ110は、第2の集積回路ダイ108の上に、第2の集積回路ダイ108と実質的に同じ大きさで実質的に同じ方向にずらされて装着され得る。
第4の集積回路ダイ112は、第3の集積回路ダイ110の上に、第3の集積回路ダイ110と実質的に同じ大きさで実質的に同じ方向にずらされて装着され得る。第5の集積回路ダイ114は、ダイ間層102の上に、第4の集積回路ダイ112と実質的に位置合わされて装着され得る。ダイ間層102は、第4の集積回路ダイ112または第5の集積回路ダイ114の平面的な面積以下の面積を有して形成され得る。
第6の集積回路ダイ116は、第5の集積回路ダイの上に、第4の集積回路ダイ112と実質的に同じ大きさで実質的に反対の方向にずらされて装着され得る。第7の集積回路ダイ118は、第6の集積回路ダイ116の上に、第6の集積回路ダイ116と実質的に同じ大きさで実質的に同じ方向にずらされて装着され得る。
第8の集積回路ダイ120は、第7の集積回路ダイ118の上に、第7の集積回路ダイ118と実質的に同じ大きさで実質的に同じ方向にずらされて装着され得る。下部ダイスタック122は階段状ステップまたはカスケード構成をもたらすことができる。上部ダイ
スタック124は、実質的に反対の、または鏡面対称の階段状ステップまたはカスケード構成をもたらす。下部ダイスタック122および上部ダイスタック124は、ジグザグ、角括弧(angle bracket)または山形の形状を形成することができる。
ダイは、伝導性または非伝導性の接着剤などの取付層126で基板104に、または互いに取付けることができる。取付層126はダイの各々について同じまたは異なる材料であり得る。たとえば、第1の集積回路ダイ106はエポキシ樹脂などの取付層126で基板104の上に取付けることができ、第2の集積回路ダイ108はエポキシまたは接着フィルムなどの取付層126で第1の集積回路ダイ106の上に取付けることができる。
同様に、相互接続128は、同じもしくは異なる材料または技術であり得る。たとえば、第1の集積回路ダイ106は、接合ワイヤ、平面相互接続または導電ボールなどの相互接続128で電気的に基板104に接続することができる。ダイ間層102は、第4の集積回路ダイ112上の相互接続128が第4の集積回路ダイの高さまたは厚さよりも高いループ高さを含むことができるようにし得る。
相互接続128は、材料または技術に加えて、共通して支持構造に接続されるか個別に基板104に接続されるなどの同じスタックの異なるダイに、複数の接続レベルまたは接続形態を与えることができる。相互接続128は、電気信号のための電気的接続または集積回路パッケージシステム100のための電気レベルを与えることができる。
例示的な目的のために、集積回路パッケージシステム100は、ジグザグ、角括弧または山形の形状を有して示されるが、いかなるずらされた構成も用いられ得ることが理解される。さらに、いかなる数のダイ、ダイ間層102が用いられてもよく、いかなるずらす方向、または方向の変化が用いられてもよく、それによって、特にスペースが極めて貴重である場合、限定されたスペースについて著しく多くの機能を加えることができる。
ずらされて積重ねられたダイを備えた集積回路パッケージシステム100により、パッケージ形状因子内で少なくとも50パーセント(50%)多い積重ねダイを有することが可能になり、相互接続128はダイ高さまたは厚さよりも高いループ高さを有することが可能になる。さらに、この発明の積重ね方法はダイの突起を防ぎ、したがって、8つ以上のダイなどのより多くのダイがパッケージ内において積重ねられることが可能になる。
ここで図2を参照して、ダイの取付け段階における集積回路パッケージシステム100の上面図が示される。第1の集積回路ダイ106は基板104の上に装着することができる。第2の集積回路ダイ108は、第1の集積回路ダイ106上に、たとえば左側に水平にずらすなど実質的に1次元で第1の集積回路ダイ106からずらして装着することができる。
同様に、第3の集積回路ダイ110は、第2の集積回路ダイの上に、第2の集積回路ダイ108が第1の集積回路ダイ106に対するのと実質的に同じ方向に、または実質的に同じ大きさで、第2の集積回路ダイ108からずらして装着することができる。装着または取付けは、図1に示される階段状ステップまたはカスケード構成をもたらす。
さらに、第4の集積回路ダイ112は、第3の集積回路ダイ110の上に、第3の集積回路ダイ110が第2の集積回路ダイ108に対するのと実質的に同じ方向、または実質的に同じ大きさで、第3の集積回路ダイ110からずらして装着することができる。装着または取付けは、図1に示される階段状ステップまたはカスケード構成を継続する。
ダイ間層102は、第4の集積回路ダイ112または第5の集積回路ダイ114の平面
的な面積より小さい面積を有して、第4の集積回路ダイ112の上に与えることができる。ダイ間層102の平面的な面積は、相互接続128が図1の第5の集積回路ダイ114と接触せずに第4の集積回路ダイ112の上に取付けられるための間隔を与える。
上面図は互いにずらされた4つの長方形ダイを示し、頂上の長方形ダイの上にダイ間層102がある。例示的な目的のために、4つのダイは実質的に同じ寸法を有して示されるが、全体的なパッケージサイズを含む最適化のため、かつダイの所与の選択のために、ダイがいかなるサイズおよびいかなる形状をも有し得ることが理解される。
さらに、例示的な目的のために相互接続128はダイの能動側も上に接続された接合ワイヤとして示され、すぐ上のダイが接続されたダイからずらされているが、接合ワイヤの使用によってダイと間の導電ボールの使用は排除されるわけではなく、たとえばフリップチップダイを使用する場合のように、ダイの能動面同士が対面していてもよい。
ここで図3を参照して、この発明の第2の実施例における集積回路パッケージシステム300の側面図が示される。集積回路パッケージシステム100と同様に、集積回路パッケージシステム300は、好ましくはフィルム内ワイヤ技術におけるようなダイ間層302を含む。ダイ間層302は、実質的に位置合わせされ、隣接したダイに対し、間隔、構造的一体性、または分離を与えることができる。
支持構造、リードフレーム、ダイパッドまたはボールグリッドアレイ基板などの基板304は、第1の集積回路ダイ306のための装着表面を与えることができる。第2の集積回路ダイ308は、第1の集積回路ダイ306の上に、実質的に1次元でずらされて装着され得る。第3の集積回路ダイ310は、第2の集積回路ダイ308の上に、第2の集積回路ダイ308と実質的に同じ大きさで実質的に同じ方向にずらされて装着され得る。
第4の集積回路ダイ312は、第3の集積回路ダイ310の上に、第3の集積回路ダイ310と実質的に同じ大きさで実質的に同じ方向にずらされて装着され得る。第5の集積回路ダイ314は、ダイ間層302の上に、第4の集積回路ダイ312と実質的に位置合わされて装着され得る。ダイ間層302は、第4の集積回路ダイ312または第5の集積回路ダイ314の平面的な面積以下の面積を有して形成され得る。
第6の集積回路ダイ316は、第5の集積回路ダイの上に、第4の集積回路ダイ312と実質的に同じ大きさで実質的に反対の方向にずらされて装着され得る。第7の集積回路ダイ318は、第6の集積回路ダイ316の上に、第6の集積回路ダイ316と実質的に同じ大きさで実質的に同じ方向にずらされて装着され得る。
第8の集積回路ダイ320は、第7の集積回路ダイ318の上に、第7の集積回路ダイ318と実質的に同じ大きさで実質的に同じ方向にずらされて装着され得る。下部ダイスタック322は階段状ステップまたはカスケード構成をもたらすことができる。上部ダイスタック324は、実質的に反対の、または鏡面対称の、階段状ステップまたはカスケード構成をもたらす。下部ダイスタック322および上部ダイスタック324は、ジグザグ、角括弧または山形の形状を形成することができる。
ダイは、伝導性または非伝導性の接着剤などの取付層326で基板304に、または互いに取付けることができる。取付層326はダイの各々について同じまたは異なる材料であり得る。たとえば、第1の集積回路ダイ306はエポキシ樹脂などの取付層326で基板304の上に取付けることができ、第2の集積回路ダイ308はエポキシまたは接着フィルムなどの取付層326で第1の集積回路ダイ306の上に取付けることができる。
同様に、相互接続328は同じもしくは異なる材料または技術であり得る。たとえば、第1の集積回路ダイ306は、接合ワイヤ、平面相互接続または導電ボールなどの相互接続328で電気的に基板304に接続することができる。ダイ間層302は、第4の集積回路ダイ312上の相互接続328が第4の集積回路ダイの高さまたは厚さよりも高いループ高さを含むことができるようにし得る。
相互接続328は、材料または技術に加えて、共通して支持構造に接続されるか個別に基板304に接続されるなどの同じスタックの異なるダイに、複数の接続レベルまたは接続形態を与えることができる。相互接続328は、電気信号のための電気的接続または集積回路パッケージシステム300のための電気レベルを与えることができる。
さらに、相互接続328は、フィルム内ワイヤ技術などのプロセスを用いて、少なくとも部分的にダイ間層302に形成することができる。ダイ間層302は、相互接続328または実質的に位置合わせされた隣接したダイに、間隔、構造的一体性または分離を与えるために、相互接続328の部分を囲むことができる。例示する目的のために相互接続328は接合ワイヤとして示されるが、いかなる接続材料または技術も用いられてよいことが理解される。
ここで図4を参照すると、この発明の実施例における集積回路パッケージシステム100の製造のための集積回路パッケージシステム400のフロー図が示される。システム400はブロック402において第1の集積回路ダイを与え、ブロック404において、第1の集積回路ダイの上に、実質的に1次元で第1の集積回路ダイからずらして第2の集積回路ダイを取付け、ブロック406において第2の集積回路ダイの上にダイ間層を形成し、ブロック408において、ダイ間層の上に、実質的に第2の集積回路ダイに位置合わせして第3の集積回路ダイを取付け、さらにブロック410において、第3の集積回路ダイの上に、第2の集積回路ダイが第1の集積回路ダイに対するのと実質的に同じ大きさで実質的に反対の方向に第3の集積回路ダイからずらして第4の集積回路ダイを取付けることを含む。
さらに詳細には、集積回路パッケージシステム100の方法および装置をもたらすシステムが、この発明の実施例において以下のように実行される:
1. 第1の集積回路ダイを与え、
2. 第1の集積回路ダイの上に、第1の集積回路ダイから実質的に1次元でずらして第2の集積回路ダイを取付け、
3. 第2の集積回路ダイの上にダイ間層を形成し、
4. ダイ間層の近くに相互接続を形成し、
5. ダイ間層の上に、第2の集積回路ダイに実質的に位置合わせして第3の集積回路ダイを取付け、
6. 第3の集積回路ダイの上に、第2の集積回路ダイが第1の集積回路ダイに対するのと実質的に同じ大きさで実質的に反対の方向に第3の集積回路ダイからずらして第4の集積回路ダイを取付ける。
このように、この発明の集積回路パッケージシステムの方法および装置は、重要かつ以前には未知で利用不可能であった解決策、性能および機能的な局面を備えることがわかった。結果として生じるプロセスおよび構成は、簡明でコスト効率が良く、複雑でなく、高度に多用途であって、正確で、感度がよく、有効であり、即座に効率的・経済的な製造、適用および利用をするために公知の構成要素を採用することにより、実現することができる。
この発明は具体的な最良の形態に関して記載されているが、多くの代替例、修正および
変形が前述の記載に照らして当業者に明らかになることが理解される。したがって、含まれる請求項の範囲内にあるこのような代替例、修正および変形はすべて包含するように意図される。すべての本願明細書に述べられたか、または添付の図面に示された問題は例示的であって非限定的な意味に解釈される。
この発明の第1の実施例における集積回路パッケージシステムの側面図である。 ダイの取付け段階における集積回路パッケージシステムの上面図である。 この発明の第2の実施例における集積回路パッケージシステムの側面図である。 この発明の実施例における集積回路パッケージシステムを製造するための集積回路パッケージシステムのフロー図である。
符号の説明
100 集積回路パッケージシステム、102 ダイ間層、104 基板、106 第1の集積回路ダイ、108 第2の集積回路ダイ、110 第3の集積回路ダイ、112
第4の集積回路ダイ。

Claims (10)

  1. 集積回路パッケージシステム(400)であって、
    第1の集積回路ダイ(110)を与えることと、
    第1の集積回路ダイ(110)の上に、第1の集積回路ダイ(110)から実質的に1次元でずらして第2の集積回路ダイ(112)を取付けることと、
    第2の集積回路ダイ(112)の上にダイ間層(102)を形成することと、
    ダイ間層(102)の上に、第2の集積回路ダイ(112)に実質的に位置合わせして第3の集積回路ダイ(114)を取付けることと、さらに
    第3の集積回路ダイ(114)の上に、第2の集積回路ダイ(112)が第1の集積回路ダイ(110)に対するのと実質的に同じ大きさで実質的に反対の方向に第3の集積回路ダイ(114)からずらして第4の集積回路ダイ(116)を取付けることとを含む、システム(400)。
  2. ダイ間層(102)を形成することは相互接続(128)に間隔を与えることを含む、請求項1に記載のシステム(400)。
  3. 第2の集積回路ダイ(112)の高さより高いループ高さを有する相互接続(128)を形成することをさらに含む、請求項1に記載のシステム(400)。
  4. ダイ間層(102)に隣接して相互接続(128)を形成することをさらに含む、請求項1に記載のシステム(400)。
  5. ダイ間層(302)内に部分的に相互接続(328)を形成することをさらに含む、請求項1に記載のシステム(400)。
  6. 集積回路パッケージシステム(100)であって、
    第1の集積回路ダイ(110)と、
    第1の集積回路ダイ(110)の上の、第1の集積回路ダイ(110)から実質的に1次元でずらされた第2の集積回路ダイ(112)と、
    第2の集積回路ダイ(112)の上のダイ間層(102)と、
    ダイ間層(102)の上の、第2の集積回路ダイ(112)に実質的に位置合わせされた第3の集積回路ダイ(114)と、
    第3の集積回路ダイ(114)の上の、第2の集積回路ダイ(112)が第1の集積回路ダイ(110)に対するのと実質的に同じ大きさで実質的に反対の方向に第3の集積回路ダイ(114)からずらされた、第4の集積回路ダイ(116)とを含む、システム(100)。
  7. ダイ間層(102)は、相互接続(128)のための間隔を含む、請求項6に記載のシステム(100)。
  8. 第2の集積回路ダイ(112)の高さより高いループ高さを有する相互接続(128)をさらに含む、請求項6に記載のシステム(100)。
  9. ダイ間層(102)に隣接した相互接続(128)をさらに含む、請求項6に記載のシステム(100)。
  10. ダイ間層(302)内に部分的にある相互接続(328)をさらに含む、請求項6に記載のシステム(300)。
JP2007327757A 2006-12-20 2007-12-19 集積回路パッケージシステムおよびその製造方法 Active JP5263811B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US87113406P 2006-12-20 2006-12-20
US60/871,134 2006-12-20
US11/950,216 2007-12-04
US11/950,216 US8242607B2 (en) 2006-12-20 2007-12-04 Integrated circuit package system with offset stacked die and method of manufacture thereof

Publications (3)

Publication Number Publication Date
JP2008160119A true JP2008160119A (ja) 2008-07-10
JP2008160119A5 JP2008160119A5 (ja) 2011-06-02
JP5263811B2 JP5263811B2 (ja) 2013-08-14

Family

ID=39541681

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007327757A Active JP5263811B2 (ja) 2006-12-20 2007-12-19 集積回路パッケージシステムおよびその製造方法

Country Status (4)

Country Link
US (1) US8242607B2 (ja)
JP (1) JP5263811B2 (ja)
KR (1) KR101485972B1 (ja)
TW (1) TWI499028B (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088217A (ja) * 2007-09-28 2009-04-23 Toshiba Corp 半導体装置と半導体記憶装置
JP2009099922A (ja) * 2007-10-16 2009-05-07 Hynix Semiconductor Inc 積層半導体パッケージ及びこれの製造方法
JP2009158739A (ja) * 2007-12-27 2009-07-16 Toshiba Corp 半導体装置と半導体記憶装置
JP2010109206A (ja) * 2008-10-31 2010-05-13 Toshiba Corp 半導体メモリカード
JP2010118395A (ja) * 2008-11-11 2010-05-27 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP2012531750A (ja) * 2009-06-26 2012-12-10 ヴァーティカル・サーキツツ・インコーポレーテッド ジグザクの構成でスタックされたダイに関する電気的相互接続
KR101213288B1 (ko) 2011-01-25 2012-12-18 하나 마이크론(주) 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법
US9305862B2 (en) 2008-03-12 2016-04-05 Invensas Corporation Support mounted electrically interconnected die assembly
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9490230B2 (en) 2009-10-27 2016-11-08 Invensas Corporation Selective die electrical insulation by additive process
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9508689B2 (en) 2008-05-20 2016-11-29 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9824999B2 (en) 2007-09-10 2017-11-21 Invensas Corporation Semiconductor die mount by conformal die coating
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI415201B (zh) * 2007-11-30 2013-11-11 矽品精密工業股份有限公司 多晶片堆疊結構及其製法
JP5207868B2 (ja) * 2008-02-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
KR20100049283A (ko) * 2008-11-03 2010-05-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101013563B1 (ko) * 2009-02-25 2011-02-14 주식회사 하이닉스반도체 스택 패키지
KR20100134354A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
KR101026488B1 (ko) * 2009-08-10 2011-04-01 주식회사 하이닉스반도체 반도체 패키지
KR101563630B1 (ko) * 2009-09-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지
US8552546B2 (en) * 2009-10-06 2013-10-08 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor package structure including the semiconductor package, and mobile phone including the semiconductor package structure
KR20110044077A (ko) * 2009-10-22 2011-04-28 삼성전자주식회사 반도체 패키지 구조물
EP2548226A4 (en) * 2010-03-18 2013-11-20 Mosaid Technologies Inc MULTICHIP PACKAGE WITH ADJUSTED MATRIZE STACKING AND MANUFACTURING METHOD THEREFOR
KR20110138789A (ko) * 2010-06-22 2011-12-28 하나 마이크론(주) 적층형 반도체 패키지
US8502375B2 (en) 2010-06-29 2013-08-06 Sandisk Technologies Inc. Corrugated die edge for stacked die semiconductor package
KR101686553B1 (ko) * 2010-07-12 2016-12-14 삼성전자 주식회사 반도체 패키지 및 패키지 온 패키지
KR20120024099A (ko) * 2010-09-06 2012-03-14 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
WO2013071399A1 (en) * 2011-11-14 2013-05-23 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
US9230942B2 (en) 2013-02-26 2016-01-05 Sandisk Information Technology (Shanghai) Co., Ltd. Semiconductor device including alternating stepped semiconductor die stacks
US9412722B1 (en) * 2015-02-12 2016-08-09 Dawning Leading Technology Inc. Multichip stacking package structure and method for manufacturing the same
WO2017095401A1 (en) * 2015-12-02 2017-06-08 Intel Corporation Die stack with cascade and vertical connections
JP2019161095A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体装置
US11139283B2 (en) * 2018-12-22 2021-10-05 Xcelsis Corporation Abstracted NAND logic in stacks
US11282814B2 (en) 2019-12-27 2022-03-22 Micron Technology, Inc. Semiconductor device assemblies including stacked individual modules
KR20230166701A (ko) * 2022-05-31 2023-12-07 삼성전자주식회사 반도체 패키지 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217383A (ja) * 2000-01-31 2001-08-10 Hitachi Ltd 半導体装置およびその製造方法
JP2001298150A (ja) * 2000-04-14 2001-10-26 Hitachi Ltd 半導体装置及びその製造方法
JP2002359346A (ja) * 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
JP2006313798A (ja) * 2005-05-06 2006-11-16 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3007023B2 (ja) * 1995-05-30 2000-02-07 シャープ株式会社 半導体集積回路およびその製造方法
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
KR100335717B1 (ko) * 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6906416B2 (en) * 2002-10-08 2005-06-14 Chippac, Inc. Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package
DE102004049356B4 (de) * 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
TWI255492B (en) * 2005-05-25 2006-05-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US20070085184A1 (en) * 2005-10-13 2007-04-19 Stats Chippac Ltd. Stacked die packaging system
US8710675B2 (en) * 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217383A (ja) * 2000-01-31 2001-08-10 Hitachi Ltd 半導体装置およびその製造方法
JP2001298150A (ja) * 2000-04-14 2001-10-26 Hitachi Ltd 半導体装置及びその製造方法
JP2002359346A (ja) * 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
JP2006313798A (ja) * 2005-05-06 2006-11-16 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824999B2 (en) 2007-09-10 2017-11-21 Invensas Corporation Semiconductor die mount by conformal die coating
JP2009088217A (ja) * 2007-09-28 2009-04-23 Toshiba Corp 半導体装置と半導体記憶装置
JP2009099922A (ja) * 2007-10-16 2009-05-07 Hynix Semiconductor Inc 積層半導体パッケージ及びこれの製造方法
JP2009158739A (ja) * 2007-12-27 2009-07-16 Toshiba Corp 半導体装置と半導体記憶装置
US9305862B2 (en) 2008-03-12 2016-04-05 Invensas Corporation Support mounted electrically interconnected die assembly
US9508689B2 (en) 2008-05-20 2016-11-29 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
JP2010109206A (ja) * 2008-10-31 2010-05-13 Toshiba Corp 半導体メモリカード
US8288855B2 (en) 2008-10-31 2012-10-16 Kabushiki Kaisha Toshiba Semiconductor memory device and semiconductor memory card
US8080868B2 (en) 2008-10-31 2011-12-20 Kabushiki Kaisha Toshiba Semiconductor memory device and semiconductor memory card
JP2010118395A (ja) * 2008-11-11 2010-05-27 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP2012531750A (ja) * 2009-06-26 2012-12-10 ヴァーティカル・サーキツツ・インコーポレーテッド ジグザクの構成でスタックされたダイに関する電気的相互接続
US9490230B2 (en) 2009-10-27 2016-11-08 Invensas Corporation Selective die electrical insulation by additive process
KR101213288B1 (ko) 2011-01-25 2012-12-18 하나 마이크론(주) 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9666513B2 (en) 2015-07-17 2017-05-30 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9859257B2 (en) 2015-12-16 2018-01-02 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board

Also Published As

Publication number Publication date
TWI499028B (zh) 2015-09-01
US20080150158A1 (en) 2008-06-26
KR101485972B1 (ko) 2015-01-23
TW200832672A (en) 2008-08-01
JP5263811B2 (ja) 2013-08-14
US8242607B2 (en) 2012-08-14
KR20080058186A (ko) 2008-06-25

Similar Documents

Publication Publication Date Title
JP5263811B2 (ja) 集積回路パッケージシステムおよびその製造方法
US8710675B2 (en) Integrated circuit package system with bonding lands
JP5067662B2 (ja) 装着可能な集積回路パッケージインパッケージシステムおよびその製造方法
US7659609B2 (en) Integrated circuit package-in-package system with carrier interposer
TWI478250B (zh) 具有可設置的積體電路晶粒之可設置的積體電路封裝件系統
US20100133534A1 (en) Integrated circuit packaging system with interposer and flip chip and method of manufacture thereof
US7656017B2 (en) Integrated circuit package system with thermo-mechanical interlocking substrates
US8513057B2 (en) Integrated circuit packaging system with routable underlayer and method of manufacture thereof
US20120326331A1 (en) Integrated circuit packaging system with vertical interconnects and method of manufacture thereof
US20080315406A1 (en) Integrated circuit package system with cavity substrate
US8062934B2 (en) Integrated circuit package system with ground bonds
US9054098B2 (en) Integrated circuit packaging system with redistribution layer and method of manufacture thereof
US20130249073A1 (en) Integrated circuit packaging system with support structure and method of manufacture thereof
US9219029B2 (en) Integrated circuit packaging system with terminals and method of manufacture thereof
US8623711B2 (en) Integrated circuit packaging system with package-on-package and method of manufacture thereof
KR20160047841A (ko) 반도체 패키지
US8129832B2 (en) Mountable integrated circuit package system with substrate having a conductor-free recess
US8148208B2 (en) Integrated circuit package system with leaded package and method for manufacturing thereof
US8018052B2 (en) Integrated circuit package system with side substrate having a top layer
US8148825B2 (en) Integrated circuit package system with leadfinger
US7701042B2 (en) Integrated circuit package system for chip on lead
KR101384342B1 (ko) 반도체 패키지
US20090001549A1 (en) Integrated circuit package system with symmetric packaging
US8304898B2 (en) Integrated circuit package system with overhang film

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110414

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120619

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130424

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5263811

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250