JP2008159244A - 不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置 - Google Patents

Abstract

【課題】プログラム時間を増加させず、かつメモリセルのプログラム撹乱の減少が可能な、不揮発性メモリ装置におけるプログラム方法及び不揮発性メモリ装置の提供。
【解決手段】少なくとも１つ以上のパルスを選択ワードラインに順次に印加する不揮発性メモリ装置におけるプログラムの際に、プリチャージ電圧及びこのプリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインに第プリチャージ電圧を印加する。この偶数ビットライン及び奇数ビットラインのうち、選択ビットラインに記入データのビット値が相応するビットライン電圧を印加する。この方法によると、プログラム時間の遅延を防止しながらプログラム撹乱を減少させることができる。
【選択図】図１２

Description

本発明は半導体装置に関し、より詳細には、不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置に関する。

半導体メモリ装置は、電源供給が中断される時に保存されたデータを喪失するか否かによって、揮発性メモリ装置と不揮発性メモリ装置とに区分することができる。不揮発性メモリ装置は、電気的に消去とプログラムを実行可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−ｏｎｌｙ Ｍｅｍｏｒｙ）を含む。

ＥＥＰＲＯＭの動作モードは、メモリセルにデータを記入するプログラムモード、メモリセルに保存されたデータを判読する読出モード、及び保存されたデータを削除してメモリセルを初期化する消去モードに区分することができる。一般に、増加型ステップパルスプログラム（ＩＳＰＰ、Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）方式では、複数のパルスを順次に選択ワードラインに印加しながら、検証を完了するまで検証動作と検証後の再プログラム動作とを反復する。

フラッシュメモリ装置はＥＥＰＲＯＭに属し、消去動作がブロック又はセクター単位で同時に行われ、共通のワードラインに連結されたメモリセルに対してページ単位でプログラム動作が行われるという特徴を有する。フラッシュメモリ装置はメモリセルアレイの構造によって、ビットラインと接地との間にセルトランジスタが直列で配置されたＮＡＮＤ型フラッシュメモリ装置と、並列で配置されたＮＯＲ型フラッシュメモリ装置とに区分される。ＮＯＲ型フラッシュメモリ装置と比較すると、ＮＡＮＤ型フラッシュメモリ装置は、読出動作及びプログラム動作時、バイト単位でのアクセスが不可能であるという短所があるが、プログラム及び消去速度が速いという長所がある。

図１は、従来の不揮発性メモリ装置におけるプログラム方法を示すタイミング図である。

図１を参照すると、時間ｔ１で偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏに電源電圧Ｖｃｃが同時に印加される。時間ｔ２でストリング選択ラインＳＳＬに電源電圧Ｖｃｃとストリング選択トランジスタのしきい電圧Ｖｔｈとの和に相応する電圧（Ｖｃｃ＋Ｖｔｈ）が印加され、ストリング選択トランジスタがターンオンされメモリセルのチャンネルは電源電圧Ｖｃｃにプリチャージされる。

時間ｔ３で選択されたワードラインにプログラム電圧Ｖｐｇｍが印加され、非選択ワードラインにパス電圧Ｖｐａｓｓが印加されると、プログラムが禁止されるメモリセルのチャンネルは容量性結合によって電源電圧Ｖｃｃより高い電圧Ｖ１にブーストされる。時間ｔ４でプログラム電圧Ｖｐｇｍが非活性化され時間ｔ５でプログラム動作が終了する。

図１には、プログラムが禁止されるビットラインに、例えば、電源電圧Ｖｃｃがプログラム禁止電圧として印加され、プログラムが禁止されるビットラインに連結されたメモリセルのチャンネルが電源電圧Ｖｃｃより高い電圧Ｖ１にブーストされる場合のみが図示されている。これに対し、例えば、接地電圧（０Ｖ）は、プログラム許容電圧としてプログラムが許容されるビットラインに印加される。従って、プログラムが許容されるビットラインに連結されたメモリセルでは、フローティングゲートとチャンネルとの間の大きい電圧差によってＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）が発生して前記メモリセル（又は、メモリセルのしきい電圧）がプログラムされる。

図２は、図１の従来の不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。

図２には、一定の電圧（ΔＩＳＰＰ）だけ順次に増加する増加型ステップパルスプログラム方式の場合について、プログラムが禁止されるビットライン（ＢＬｅ、ＢＬｏ）及びメモリセルのチャンネルの電圧が図示されている。

（Ｎ−２）番目乃至（Ｎ＋２）番目パルスが順次にワードラインに印加され、各パルスが印加される前のプリチャージ動作時、偶数ビットライン及び奇数ビットラインにプリチャージ電圧（例えば、電源電圧Ｖｃｃ）が同時に印加される。従って、プログラムが禁止される奇数ビットライン及び偶数ビットラインの電圧は常に電源電圧Ｖｃｃになり、これに連結されたメモリセルのチャンネルは電源電圧Ｖｃｃより高い電圧Ｖ１にブーストされる。

例えば、偶数ビットライン及び奇数ビットラインのうち、偶数ビットラインがデータを記入するように選択された場合、偶数ビットラインの電圧は記入データのビット値によって電源電圧Ｖｃｃ又は接地電圧（０Ｖ）になり得る。図２には、説明の便宜のために、プログラムが禁止される場合（例えば、記入データのビット値が論理ローに相応する場合）に該当する偶数ビットラインの電圧のみが図示されている。選択されない奇数ビットラインは、データのビット値に関係なく全部プログラムが禁止されるので、奇数ビットラインの電圧は全部プログラム禁止電圧、例えば、電源電圧Ｖｃｃになる。

メモリセルのサイズが漸次小さくなり、集積度が増加するほど、チャンネルとフローティングゲートとの間のキャパシタンスが増加してチャンネルから基板等への漏洩電流が増加する。このようなキャパシタンス及び漏洩電流の増加は、チャンネルにブーストされる電圧Ｖ１の減少を誘発して、結果的にプログラム撹乱（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）が増加する。ここで、プログラム撹乱とは、プログラムが禁止されなければならないメモリセルのフローティングゲートとチャンネルとの間に形成された電圧差がＦ−Ｎトンネリングを発生する程度に大きく、所望しないプログラムが行われることを意味する。

又、低いレベルの電源電圧Ｖｃｃをプリチャージ電圧等として使用する不揮発性メモリ装置では、このプログラム撹乱が更に増大される。このプログラム撹乱を減少させるためにチャンネルにプリチャージされる電圧を増加させるには、高い電源電圧を必要とする。従って、同一の電源電圧を使用しながらブースト効率を増加して高いチャンネル電圧を得る方案が模索されている。その方案の１つとして、ビットライン間の容量性結合を利用してチャンネル電圧を増加させる方法が特許文献１に開示されている。
特開平１１−１２０７７９号公報

図３は、従来の不揮発性メモリ装置を示す回路図である。

図３を参照すると、不揮発性メモリ装置５０は、偶数ビットラインＢＬｅに連結されたメモリセル１１と奇数ビットラインＢＬｏに連結されたメモリセル１２とを含むメモリセルアレイ１０を含む。一対のビットラインＢＬｅ、ＢＬｏは、ビットライン選択トランジスタＴ１１、Ｔ１２を通じてページバッファ２０に共通に連結されている。

ビットライン選択トランジスタＴ１１、Ｔ１２のスイッチング動作は、ゲートに印加される選択信号ＳＳ１、ＳＳ２によって制御される。又、それぞれのビットラインＢＬｅ、ＢＬｏには、プリチャージ電圧ＶＡ１、ＶＡ２を印加するためのトランジスタＴ２１、Ｔ２２が接続されており、前記トランジスタＴ２１、Ｔ２２はゲートに印加されるプリチャージ信号ＰＲＡ１、ＰＲＡ２によって制御される。

図３の不揮発性メモリ装置５０は、プリチャージ信号ＰＲＡ１、ＰＲＡ２が印加されるタイミングを調節してプリチャージ電圧ＶＡ１、ＶＡ２に充電されたビットラインをブースト電圧に充電した後、ビットライン選択トランジスタＴ１１、Ｔ１２を同時にターンオンさせる。従って、偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏはプリチャージ動作が完了すると、数式１に表現された電圧に同一に充電される。

ここで、Ｖｂｓｔはビットラインのブースト電圧で、Ｖｃｃはプリチャージ電圧として利用された電源電圧である。ビットラインカップリング係数βは、基板に形成されるメモリセルの構造によって決定される。

図４は、図３の従来の不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。

図４に示すように、ビットラインカップリング係数βは正の値なので、プログラムが禁止されるビットラインの電圧は電源電圧Ｖｃｃより大きいブースト電圧Ｖｂｓｔに増加することが分かる。従って、図４に図示されたチャンネル電圧Ｖ１ａは、図２に図示されたチャンネル電圧Ｖ１より大きい値になる。

図３の不揮発性メモリ装置５０は、隣接したビットライン間の容量性結合によってチャンネル電圧を増加させることができる。しかし、隣接した偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏ間の電荷共有のために、ビットライン選択トランジスタ（Ｔ１１、Ｔ１２）が同時にターンオンされる時間が必要なので、プログラム時間が増加するという問題がある。ワードラインプログラム電圧Ｖｐｇｍとして増加型ステップパルスを使用する場合には、それぞれのパルスに対してビットライン選択トランジスタＴ１１、Ｔ１２が同時にターンオンされる時間が必要なので、全体プログラム時間はより増加することになる。

上述したような問題点を解決するため、本発明の目的は、プログラム時間を増加させることなく、メモリセルのプログラム撹乱を減少させることが可能な不揮発性メモリ装置におけるプログラム方法を提供することである。

又、本発明のもう一つの目的は、プログラム時間を増加させることなく、メモリセルのプログラム撹乱を減少させることが可能な不揮発性メモリ装置を提供することである。

上述した目的を達成するために、本発明の一実施態様による不揮発性メモリ装置におけるプログラム方法は、少なくとも１つ以上のパルスを選択ワードラインに順次に印加するプログラム方法である。プリチャージ電圧及びプリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加し、偶数ビットライン及び奇数ビットラインのうち、選択ビットラインに記入データのビット値に相応するビットライン電圧を印加する。

偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する段階は、プリチャージ電圧が印加された偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加する段階、及びプリチャージ電圧が印加された奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加する段階を含むことができる。

上記の偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加する段階、及び奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加する段階は、データの記入を完了するまで交代して反復することができる。

上記の偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加する段階は、偶数ビットラインにプリチャージ電圧を印加する段階と、偶数ビットライン及び偶数ビットラインに連結されたメモリセルのチャンネルがプリチャージ電圧に充電された後、偶数ビットラインをフローティングさせる段階と、奇数ビットラインにプリチャージ電圧を印加してフローティングされた偶数ビットラインをブースト電圧に充電させる段階とを含むことができる。

上記の奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加する段階は、奇数ビットラインにプリチャージ電圧を印加する段階と、奇数ビットライン及び奇数ビットラインに連結されたメモリセルのチャンネルがプリチャージ電圧に充電された後、奇数ビットラインをフローティングさせる段階と、偶数ビットラインにプリチャージ電圧を印加してフローティングされた奇数ビットラインをブースト電圧に充電させる段階とを含むことができる。

このブースト電圧は、隣接したビットライン間の容量性結合によって誘導することができる。プリチャージ電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第１電圧にブーストされ、ブースト電圧に充電されたビートラインに連結されたメモリセルのチャンネルは、この第１電圧より高い第２電圧にブーストされる。

一実施態様において、上述した偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する段階は、偶数ビットラインにプリチャージ電圧を印加するタイミングを制御するための第１トランジスタを連結する段階と、奇数ビットラインにプリチャージ電圧を印加するタイミングを制御するための第２トランジスタを連結する段階と、偶数ビットライン及び奇数ビットラインにプリチャージ電圧及びブースト電圧が交代して充電されるように第１トランジスタ及び第２トランジスタのスイッチングタイミングを制御する段階とを含むことができる。

このスイッチングタイミングを制御する段階は、第１トランジスタをターンオフさせた後、第２トランジスタをターンオンさせる段階、及び第２トランジスタをターンオフさせた後、第１トランジスタをターンオンさせる段階を含むことができる。

第１トランジスタをターンオフさせた後、第２トランジスタをターンオンさせる段階、及び第２トランジスタをターンオフさせた後、第１トランジスタをターンオンさせる段階は、データの記入を完了するまで交代して反復することができる。

第１トランジスタをターンオフさせた後、第２トランジスタをターンオンさせる段階は、偶数ビットラインにプリチャージ電圧を印加するために第１トランジスタをターンオンさせる段階、偶数ビットライン及び前記ビットラインに連結されたメモリセルのチャンネルがプリチャージ電圧に充電された後、第１トランジスタをターンオフさせる段階、及び奇数ビットラインにプリチャージ電圧を印加するために、第２トランジスタをターンオンさせる段階を含むことができる。

第２トランジスタをターンオフさせた後、第１トランジスタをターンオンさせる段階は、奇数ビットラインにプリチャージ電圧を印加するために第２トランジスタをターンオンさせる段階、奇数ビットライン及び奇数ビットラインに連結されたメモリセルのチャンネルがプリチャージ電圧に充電された後、第２トランジスタをターンオフさせる段階、及び偶数ビットラインにプリチャージ電圧を印加するために第１トランジスタをターンオンさせる段階を含むことができる。

上述した一実施態様において、選択ワードラインに順次に印加する少なくとも１つ以上のパルスとして、順次に電圧レベルが増加する増加型ステップパルスを利用することができる。

一方、偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する段階は、Ｎ番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加する段階、及び（Ｎ＋１）番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加する段階を含むことができる。

上記のプリチャージ電圧として、不揮発性メモリ装置の内部電源電圧を利用することができる。

ビットライン電圧を印加する段階は、記入データのビット値が論理ローである場合、選択ビットラインにプログラム許容電圧を印加する段階、及び記入されるデータのビット値が論理ハイである場合、選択ビットラインに充電されたプリチャージ電圧及びブースト電圧のうちの１つを維持する段階を含むことができる。不揮発性メモリ装置は、ＮＡＮＤ型フラッシュメモリ装置であってもよい。

又、上述した目的を達成するための本発明の一実施態様による不揮発性メモリ装置は、メモリセルアレイ、プリチャージ回路、ページバッファブロック、及び行選択回路を含む。

メモリセルアレイは、複数のワードライン及び複数のビットラインにそれぞれ連結された複数のメモリセルを含む。プリチャージ回路は、プリチャージ電圧及びプリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する。ページバッファブロックは、偶数ビットライン及び奇数ビットラインのうち、選択ビットラインに記入データのビット値に相応するビットライン電圧を印加する。行選択回路は、少なくとも１つ以上のパルスを選択ワードラインに順次に印加する。

一実施態様として、行選択回路は、順次に電圧レベルが増加する増加型ステップパルスを選択ワードラインに印加することができる。

プリチャージ回路は、Ｎ番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加し、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加することができる。

プリチャージ回路は、プリチャージ電圧供給ラインと偶数ビットラインとの間の電気的連結を制御する第１トランジスタ、及びプリチャージ電圧供給ラインと奇数ビットラインとの間の電気的連結を制御する第２トランジスタを含むことができる。

Ｎ番目パルスに相応するプリチャージ動作時、第１トランジスタがターンオフされた後に第２トランジスタをターンオンさせ、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、第２トランジスタがターンオフされた後に第１トランジスタをターンオンさせることができる。

一実施態様において、不揮発性メモリ装置は更に、第１トランジスタのゲートに印加される第１プリチャージ信号及び第２トランジスタのゲートに印加される第２プリチャージ信号を発生するプリチャージ制御回路を含むことができる。Ｎ番目パルスに相応するプリチャージ動作時、第１プリチャージ信号が非活性化された後に第２プリチャージ信号を活性化させ、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、第２プリチャージ信号が非活性化された後、第１プリチャージ信号を活性化させることができる。

ブースト電圧は、隣接したビットライン間の容量性結合によって誘導することができる。プリチャージ電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第１電圧にブーストさせ、ブースト電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第１電圧より高い第２電圧にブーストさせることができる。

プリチャージ電圧として、不揮発性メモリ装置の内部電源電圧を利用することができる。メモリセルアレイは、少なくとも１つ以上のメモリセルが直列に連結された複数のＮＡＮＤストリングを含むことができる。

ページバッファブロックは、記入データのビット値が論理ローである場合、選択ビットラインにプログラム許容電圧を印加し、記入されるデータのビット値が論理ハイである場合、選択ビットラインに充電されたプリチャージ電圧及びブースト電圧のうち、１つを維持することができる。

以上により、プログラム時間を増加させることなく、不揮発性メモリ装置におけるプログラム撹乱を減少させることができる。

以下、本発明の好ましい実施例を図面に基づいて詳細に説明する。

図５は、本発明の一実施例による不揮発性メモリ装置におけるプログラム方法を示す流れ図である。

図５には、少なくとも１つ以上のパルスを選択ワードラインに順次に印加する不揮発性メモリ装置におけるプログラム方法が図示されている。

図５によると、本発明の一実施例では、プリチャージ電圧及びプリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する（Ｓ１００）。少なくとも１つ以上のパルスを選択ワードラインに順次に印加するプログラム方法では、一般に、プログラムが完了するまで検証及び再プログラムを反復する。このようにプログラムを反復する度に偶数ビットライン及び奇数ビットラインが交代してブースト電圧に充電されるようにプリチャージ電圧を印加する。

偶数ビットライン及び奇数ビットラインがプリチャージ電圧及びブースト電圧のうちいずれか一方ずつにそれぞれ充電された後、偶数ビットライン及び奇数ビットラインのうちから選択された選択ビットラインに記入データのビット値に相応するビットライン電圧を印加する（Ｓ２００）。本発明の一実施例による不揮発性メモリ装置では、行方向に配置され１つのワードラインに共通に連結された複数のメモリセルは、行方向に交代して配置された偶数ビットラインと奇数ビットラインとにそれぞれ連結される。

偶数ビットラインに連結されたメモリセルは１つのページを形成し、奇数ビットラインに連結されたメモリセルは他の１つのページを形成する。不揮発性メモリ装置におけるプログラムは、一般に、ページ単位で行われ、偶数ビットラインと奇数ビットラインのうちから選択された選択ビットラインにはデータのビット値に相応するビットライン電圧が印加され、非選択ビットラインは充電されたプリチャージ電圧又はブースト電圧を維持する。

このように、ビットラインにプログラムを禁止又は許容するための電圧が安定化した後に、選択ワードラインにプログラム電圧を印加し、非選択ワードラインにパス電圧を印加する。更にプログラムが完了するまで検証及び再プログラムを反復し、少なくとも１つ以上のパルスが選択ワードラインに印加される。即ち、プリチャージ電圧の印加段階（Ｓ１００）と記入データのビット値に相応するビットライン電圧の印加段階（Ｓ２００）とは、少なくとも一回以上反復される。選択ワードラインに印加されるパルスの数は、メモリセルの特性によって変更することができる。

偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する段階（Ｓ１００）は、プリチャージ電圧が印加された偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加するプリチャージ動作と、これとは逆に、プリチャージ電圧が印加された奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加するプリチャージ動作とを交代して行うことができる。このような２つのプリチャージ動作は、データの記入が完了するまで交代して反復することができる。

図６は、本発明の一実施例による不揮発性メモリ装置を示すブロック図である。

図６によると、不揮発性メモリ装置１００は、メモリセルアレイ１１０、ページバッファブロック１２０、プリチャージ回路１３０、及び行選択回路１４０を含む。

メモリセルアレイ１１０は、複数のワードライン（ＷＬ１、ＷＬ２、…、ＷＬｍ）及び複数のビットライン（ＢＬ１、ＢＬ２、…、ＢＬｎ）にそれぞれ連結された複数のメモリセルを含む。メモリセルアレイ１１０は、少なくとも１つ以上のメモリセルが直列に連結された複数のＮＡＮＤストリングを含むことができる。

この場合、図６に示すように、ストリング選択ラインＳＳＬを通じて印加される信号によってビットライン（ＢＬ１、ＢＬ２、…、ＢＬｎ）と前記ＮＡＮＤストリングとの間の電気的な連結が制御され、接地選択ラインＧＳＬを通じて印加される信号によって共通ソースラインＣＳＬと前記ＮＡＮＤストリングとの間の電気的な連結が制御される。

プリチャージ回路１３０は、プリチャージ電圧及びプリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏにプリチャージ電圧を印加する。例えば、不揮発性メモリ装置１００の内部電源電圧をプリチャージ電圧として利用することができる。

ページバッファブロック１２０は、偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏのうちから選択された選択ビットラインに、記入データのビット値に相応するビットライン電圧を印加する。

例えば、ページバッファブロック１２０は、記入データのビット値が「０」である場合、プログラム許容電圧として接地電圧（０Ｖ）を選択ビットラインに印加する。又、ページバッファブロック１２０は、記入データのビット値が「１」である場合、プログラム禁止電圧として電源電圧Ｖｃｃを選択ビットラインに印加するか、プリチャージ回路１３０によって選択ビットラインに充電されたプリチャージ電圧又はブースト電圧を維持することができる。

行選択回路１４０は、少なくとも１つ以上のパルスを選択ワードラインに順次に印加する。即ち、プログラム動作時に行選択回路１４０は、行アドレス信号に応答して１つのワードラインを選択し、選択ワードラインにはプログラム電圧、非選択ワードラインにはパス電圧をそれぞれ印加する。

選択ワードラインに印加されるプログラム電圧としては、複数のパルスを利用することができる。本実施例は、順次に電圧レベルが増加する増加型ステップパルスをプログラム電圧として利用する。この場合、プログラム強度を増加させながらプログラムが完了するまで検証と再プログラムとを反復する。

図７は、本発明の一実施例におけるビットライン間の容量性結合を示す図である。

図７に示すように、ビットライン間にはＣ_bl-blで表示された寄生キャパシタンスが存在し、ビットラインと基板との間にはＣ_bl-subで表示された寄生キャパシタンスが存在する。

例えば、偶数ビットラインに電源電圧Ｖｃｃを印加してフローティングさせた後、隣接した奇数ビットラインに電源電圧Ｖｃｃを印加すると、ビットライン間の容量性結合によってフローティングされた偶数ビットラインの電圧は数式２に示すようにブースト電圧に充電される。

ここで、Ｖｂｏｏｓｔはビットラインのブースト電圧で、Ｖｃｃはプリチャージ電圧として使用された電源電圧である。ビットラインカップリング係数βは基板に形成されるメモリセルの構造によって決定され、数式３で表現される。

メモリセルアレイの集積度を増加させるためには、ビットライン間の間隔がより小さくなり、これによってビットラインカップリング係数βが増加する。例えば、Ｃ_bl-blがＣ_bl-subの約２．３倍である場合、βは約０．８２の値を有する。

このようなビットライン間の容量性結合を利用するため、ビットラインに供給される電源電圧Ｖｃｃより更に高いブースト電圧Ｖｂｏｏｓｔにビットラインを充電させることができる。

図８及び図９は、図６に示した本発明の一実施例による不揮発性メモリ装置において順次に印加されるパルスに相応するビットラインの電圧を示す図である。

図８及び図９には、プリチャージ電圧として電源電圧Ｖｃｃを利用する場合に、順次に選択ワードラインに印加されるＮ番目パルス及び（Ｎ＋１）番目パルスに対して、プログラムが禁止されるビットラインの電圧をそれぞれ示す。図８及び図９に図示しないプログラム許容電圧が印加されるビットラインは、例えば、接地電圧（０Ｖ）になる。

Ｎ番目パルスが印加される間、図８に示すように、プログラムが禁止される奇数ビットラインＢＬｏは電源電圧Ｖｃｃに充電され、プログラムが禁止される偶数ビットラインＢＬｅは電源電圧Ｖｃｃより高いブースト電圧Ｖｂｏｏｓｔ、即ち、（１＋β）Ｖｃｃに充電される。

これとは逆に、（Ｎ＋１）番目パルスが印加される間、図９に示すように、プログラムが禁止される偶数ビットラインＢＬｅは電源電圧Ｖｃｃに充電され、プログラムが禁止される奇数ビットラインＢＬｏは電源電圧Ｖｃｃより高いブースト電圧Ｖｂｏｏｓｔに充電される。

このように、プリチャージ電圧（例えば、電源電圧Ｖｃｃ）及びプリチャージ電圧より高いブースト電圧Ｖｂｏｏｓｔはプログラムが禁止される偶数ビットラインＢＬｅと奇数ビットラインＢＬｏとに交代して充電されるため、プログラム時間が増加することなく、偶数ビットラインＢＬｅと奇数ビットラインＢＬｏのプログラム撹乱は均一に減少させることができる。

図１０は、本発明の一実施例による不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。

図１０には、一定の電圧（ΔＩＳＰＰ）だけ順次に増加する増加型ステップパルス（ＩＳＰ、Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ）をプログラム電圧Ｖｐｇｍとして利用する場合について、プログラムが禁止される偶数ビットラインＢＬｅと奇数ビットラインＢＬｏに充電される電圧（Ｖｃｃ、Ｖｃｃ（１＋β））、及びチャンネルのブースト電圧（Ｖ１、Ｖ２）をそれぞれ示す。

（Ｎ−２）番目パルスから（Ｎ＋２）番目パルスまでそれぞれのパルスがワードラインに順次に印加される度に、プログラムが禁止される偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｅは交代して電源電圧Ｖｃｃ及びブースト電圧Ｖｃｃ（１＋β）に充電される。これによって、プログラムが禁止されるメモリセルのチャンネル電圧も第１電圧Ｖ１及び第２電圧Ｖ２に交代してブーストされる。

図１０には選択ビットラインのうち、プログラムが禁止される場合（例えば、記入データのビット値が論理ローに相応する場合）に該当する選択ビットラインの電圧のみを示している。プログラムが許容される選択ビットライン及びこれに連結されたメモリセルのチャンネル電圧は、プログラム許容電圧（例えば、接地電圧）になり、図１０では図示せずに省略した。非選択ビットラインは、データのビット値に関係なく全部プログラムが禁止されるので、非選択ビットラインの電圧は全部プログラム禁止電圧、例えば、電源電圧Ｖｃｃ又はブースト電圧Ｖｂｏｏｓｔになる。

図１１は、本発明の一実施例によるチャンネルのブースト効果を説明するためのメモリセルの断面図である。

図１１によると、メモリセルを形成するために、基板４０の上部にソースＳとドレインＤが形成され、ソースＳとドレインＤとの間の基板上に制御ゲート（ＣＧ：Ｃｏｎｔｒｏｌ Ｇａｔｅ）と浮遊ゲート又はフローティングゲート（ＦＧ：Ｆｌｏａｔｉｎｇ Ｇａｔｅ）が積層される。制御ゲートＣＧと浮遊ゲートＦＧとの間にはＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）膜のような誘電層が介在し、浮遊ゲートＦＧと基板上面との間にはトンネリング酸化膜が介在する。誘電層とトンネリング酸化膜はそれぞれのキャパシタンス（ＣＯＮＯ、ＣＴ）を有する。

制御ゲートＣＧにプログラム電圧Ｖｐｇｍ又はパス電圧Ｖｐａｓｓが印加されると、ソースＳとドレインＤとの間の基板上部にチャンネル４１が形成される。基板電圧ＶＢとチャンネル４１との間のキャパシタンスをＣ１とし、チャンネル４１と制御ゲートＣＧとの間の等価キャパシタンスをＣ２とすると、カップリング係数ｒは数式４で表示される。

プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓが、直列に連結されてＮＡＮＤストリングを形成するメモリセルのゲートにそれぞれ印加されると、直列に連結されたメモリセルの容量性結合によって、チャンネルの電圧がブーストされる。チャンネルのブースト電圧は、カップリング係数ｒと、ＮＡＮＤストリングに含まれるメモリセルの個数と、メモリセルのゲートに印加される電圧とに依存する。

プリチャージ動作によりメモリセルのチャンネルに充電された電圧が大きいほど、チャンネルはより高い電圧にブーストされる。図１０によると、電源電圧Ｖｃｃより高い電圧（（１＋β）Ｖｃｃ）からブーストされるチャンネルの第２電圧Ｖ２は、電源電圧Ｖｃｃからブーストされるチャンネルの第１電圧Ｖ１より大きくなる。

図１２及び図１３は、図５に示した本発明の一実施例による不揮発性メモリ装置におけるプログラム方法を説明するためのタイミング図である。

例えば、偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏのうち、偶数ビットラインＢＬｅがプログラムされるように選択された選択ビットラインである場合について説明する。

図１２によると、時間ｔ１１では偶数ビットラインＢＬｅにプリチャージ電圧、例えば、電源電圧Ｖｃｃが印加される。これと共に、ストリング選択ラインＳＳＬに電源電圧Ｖｃｃとストリング選択トランジスタのしきい電圧Ｖｔｈとの和に相応する電圧（Ｖｃｃ＋Ｖｔｈ）が印加され、ストリング選択トランジスタがターンオンされ、偶数ビットラインＢＬｅに連結されたメモリセルのチャンネルは電源電圧Ｖｃｃにプリチャージされる。

時間ｔ１１から偶数ビットラインＢＬｅと連結されたメモリセルのチャンネルとがプリチャージ電圧に充電される時間が経過した後、偶数ビットラインＢＬｅがフローティングされる。

時間ｔ１２で奇数ビットラインＢＬｏにプリチャージ電圧が印加されると、フローティングされた偶数ビットラインＢＬｅは、ビットライン間の容量性結合によってブースト電圧に充電される。結果的に、偶数ビットラインＢＬｅはブースト電圧Ｖｂｏｏｓｔに充電され、奇数ビットラインＢＬｏは電源電圧Ｖｃｃに充電される。

時間ｔ１３では、選択ビットラインである偶数ビットラインＢＬｅにデータのビット値に相応するビットライン電圧が印加される。例えば、ビット値が「１」である場合、偶数ビットラインＢＬｅはプリチャージ動作によって充電されたブースト電圧を維持し、ビット値が「０」である場合、偶数ビットラインＢＬｅにプログラム許容電圧（例えば、接地電圧）が印加される。

又、時間ｔ１３で選択ワードラインにプログラム電圧ＶｐｇｍのＮ番目パルスが印加され、非選択ワードラインにパス電圧Ｖｐａｓｓが印加される。従って、時間ｔ１３では、プログラムが禁止される奇数ビットラインＢＬｏに連結されたメモリセルのチャンネル電圧は、第１電圧Ｖ１にブーストされる。又、プログラムが禁止される偶数ビットラインＢＬｅに連結されるメモリセルのチャンネル電圧は、第１電圧Ｖ１より高い第２電圧Ｖ２にブーストされる。

時間ｔ１４でプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓが非活性化され、時間ｔ１５でＮ番目パルスによるプログラム動作が終了する。接地選択ラインＧＳＬの信号は非活性化され、ＮＡＮＤストリングと共通接地ラインは電気的に遮断される。

図１３によると、図１２のＮ番目パルスによるプログラム動作とは反対で、（Ｎ＋１）番目パルスによるプログラム動作ではプリチャージされた奇数ビットラインＢＬｏがフローティングされた後、偶数ビットラインＢＬｅにプリチャージ電圧が印加される。

時間ｔ２１で奇数ビットラインＢＬｏにプリチャージ電圧、例えば、電源電圧Ｖｃｃが印加され、時間ｔ２１から奇数ビットラインがプリチャージ電圧に充電される時間が経過した後、奇数ビットラインＢＬｏがフローティングされる。

時間ｔ２２で偶数ビットラインＢＬｅにプリチャージ電圧が印加されると、フローティングされた奇数ビットラインＢＬｏはビットライン間の容量性結合によってブースト電圧に充電される。結果的に、奇数ビットラインＢＬｏはブースト電圧Ｖｂｏｏｓｔに充電され、偶数ビットラインＢＬｅは電源電圧Ｖｃｃに充電される。

時間ｔ２３で選択された偶数ビットラインＢＬｅにデータのビット値に相応するビットライン電圧が印加される。又、時間ｔ２３で選択ワードラインにプログラム電圧Ｖｐｇｍの（Ｎ＋１）番目パルスが印加され非選択ワードラインにパス電圧Ｖｐａｓｓが印加される。

従って、時間ｔ２３では、プログラムが禁止される偶数ビットラインＢＬｅに連結されたメモリセルのチャンネル電圧は第１電圧Ｖ１にブーストされる。又、プログラムが禁止される奇数ビットラインＢＬｅに連結されたメモリセルのチャンネル電圧は第１電圧Ｖ１より高い第２電圧Ｖ１にブーストされる。

時間ｔ２４でプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓが非活性化され、時間ｔ２５で（Ｎ＋１）番目パルスによるプログラム動作が終了される。接地選択ラインＧＳＬは継続非活性化され、ＮＡＮＤストリングと共通接地ラインは電気的に遮断される。

このように、ビットライン間の容量性結合を利用して、プログラムが完了するまでそれぞれのパルス毎に偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏが交代してブースト電圧Ｖｂｏｏｓｔに充電される。

図１４は、図６に示した本発明の一実施例による不揮発性メモリ装置を示す回路図である。

図１４に示すように、本実施例によると、メモリセルアレイ１１０ａは、列方向に延長された複数のＮＡＮＤストリングで構成される。ＮＡＮＤストリングは、ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとの間に直列で連結された複数のメモリセル（Ｍ１乃至Ｍｍ）から構成され、互いに異なるＮＡＮＤストリングに属する複数のメモリセルがそれぞれのワードライン（ＷＬ１、ＷＬ２、…、ＷＬｍ）に共通に連結される。

ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬに共通に連結され、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬに共通に連結される。各ストリング選択トランジスタＳＳＴは列方向に延長されたビットライン（ＢＬｅ、ＢＬｏ）とそれぞれ連結され、各接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結される。

図１４には、ＮＡＮＤ型メモリセルアレイ１１０ａを示したが、本発明は、ＮＡＮＤ型フラッシュメモリ装置のみに限らず、奇数ビットラインと偶数ビットラインとがそれぞれ１つのページを形成してプログラム電圧として複数のパルスを使用する不揮発性メモリ装置に適用することができる。

図６に図示された行選択回路１４０は、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及び複数のワードライン（ＷＬ１、ＷＬ２、…、ＷＬｍ）を通じてメモリセルアレイ１１０と連結される。

行選択回路１４０は、プログラム動作時、行アドレス信号によって選択されたワードラインにプログラム電圧を印加して、選択されないワードラインにパス電圧を印加する。例えば、行選択回路１４０は、順次に電圧レベルが増加する増加型ステップパルスをプログラム電圧として選択ワードラインに印加することができる。

ページバッファブロック１２０ａは、一対のビットラインＢＬｅ、ＢＬｏにそれぞれ連結された複数のページバッファ１２５を含む。偶数ビットラインＢＬｅに連結された１つのページに該当するメモリセルと奇数ビットラインＢＬｏに連結された他の１つのページに該当するメモリセルとは、選択信号ＢＳＬ１、ＢＳＬ２に応答してスイッチング動作するトランジスタＳ１、Ｓ２によって選択される。

図示しないコントローラは、プログラム動作のための電圧レベルを制御し、メモリセルアレイ１１０、ページバッファブロック１２０、及び行選択回路１４０の動作タイミングを制御する。

プリチャージ回路１３０ａは、プリチャージ電圧及びプリチャージ電圧より高いブースト電圧が交代して充電されるように、偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する。

プリチャージ回路１３０ａは、選択ワードラインに印加されるパルスのうち、Ｎ番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された偶数ビットラインＢＬｏをフローティングさせた後、プリチャージ電圧を奇数ビットラインＢＬｅに印加する。これとは逆に、プリチャージ回路１３０ａは、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された奇数ビットラインＢＬｅをフローティングさせた後、プリチャージ電圧を前記偶数ビットラインＢＬｅに印加する。

プリチャージ回路１３０ａは、プリチャージ電圧供給ラインＶＰＬと偶数ビットラインＢＬｅとの間の電気的連結を制御する第１トランジスタＰ１、及びプリチャージ電圧供給ラインＶＰＬと奇数ビットラインＢＬｏとの間の電気的連結を制御する第２トランジスタＰ２を含むことができる。

選択ワードラインに印加されるパルスのうち、Ｎ番目パルスに相応するプリチャージ動作時、第１トランジスタＰ２がターンオフされた後、第２トランジスタＰ１がターンオンされ、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、第２トランジスタＰ１がターンオフされた後、第１トランジスタＰ２がターンオンされる。

即ち、プリチャージ回路１３０ａは、パルス毎に偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏが交代してブースト電圧Ｖｂｖｏｏｓｔに充電されるように、プリチャージ電圧の供給タイミングを制御する。

不揮発性メモリ装置１００ａは更に、第１トランジスタのゲートに印加される第１プリチャージ信号ＰＲｅ及び第１トランジスタのゲートに印加される第２プリチャージ信号ＰＲｏを発生する、図示しないプリチャージ制御回路を含むことができる。このようなプリチャージ制御回路はプリチャージ回路１３０ａに含めることもでき、全体プログラム動作を制御する図示しないコントローラの一部において構成することもできる。

図１５は、図１４に示した本発明の一実施例によるプリチャージ回路の動作を説明するためのタイミング図である。

図１５には、プリチャージ信号（ＰＲｅ、ＰＲｏ）及びプリチャージ信号（ＰＲｅ、ＰＲｏ）の遷移によるビットライン（ＢＬｅ、ＢＬｏ）の電圧が図示されている。

時間ｔ３１乃至時間ｔ３４は、Ｎ番目パルスに相応するプログラム区間で、時間ｔ４１乃至時間ｔ４４は、（Ｎ＋１）番目パルスに相応するプログラム区間である。

時間ｔ３１で第１プリチャージ信号ＰＲｅが活性化されると、第１トランジスタＰ１がターンオンされ、偶数ビットラインＢＬｅにプリチャージ電圧、例えば、電源電圧Ｖｃｃが印加される。

時間ｔ３１からは、プログラムが禁止される偶数ビットラインＢＬｅ及びこれに連結されたメモリセルのチャンネルが電源電圧Ｖｃｃに充電された後、第１プリチャージ信号ＰＲｅが非活性化され偶数ビットラインＢＬｅがフローティングされる。

時間ｔ３２で第２プリチャージ信号ＰＲｏが活性化されると、第２トランジスタＰ２がターンオンされ、奇数ビットラインＢＬｅに電源電圧Ｖｃｃが印加される。

従って、時間ｔ３２で偶数ビットラインＢＬｅはブースト電圧（Ｖｃｃ（１＋β））に、奇数ビットラインＢＬｏは電源電圧Ｖｃｃに充電される。

時間ｔ３３で、第２プリチャージ信号が非活性化されると、選択ワードラインにＮ番目パルスが印加されプログラムが行われる。

これとは逆に、時間ｔ４１では第２プリチャージ信号ＰＲｏがまず活性化され、奇数ビットラインＢＬｏ及びここに連結されたメモリセルのチャンネルが電源電圧Ｖｃｃに安定化された後、第２プリチャージ信号が非活性化される。その後、時間ｔ４２で第１プリチャージ信号ＰＲｅが活性化され、時間Ｔ４３で第１プリチャージ信号ＰＲｅが非活性化された後、選択ワードラインに（Ｎ＋１）番目パルスが印加される。

従って、Ｎ番目パルスに相応するプログラムとは逆に、偶数ビットラインＢＬｅは電源電圧Ｖｃｃに、奇数ビットラインＢＬｏはブースト電圧（Ｖｃｃ（１＋β））に充電される。

以上の実施例では、ＮＡＮＤ型フラッシュメモリ装置を例として本発明を説明したが、本発明は、ＮＡＮＤ型フラッシュメモリ装置のみに適用されるわけではなく、奇数ビットラインと偶数ビットラインとがそれぞれ１つのページを形成してプログラム電圧として複数のパルスを使用する不揮発性メモリ装置にも適用することができる。

前述したように、本発明の実施例による不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置は、ビットライン間の容量性結合を利用してメモリセルのプログラム撹乱を減少させることができ、パス電圧のウィンドウマージンを増加することができる。

又、本発明の実施例による不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置は、既存の装置を大きく変更することなく、またプログラム時間を増加させることなく、プログラム撹乱を減少させることができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更することができる。

従来の不揮発性メモリ装置におけるプログラム方法を示すタイミング図である。 図１の従来の不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。 従来の不揮発性メモリ装置を示す回路図である。 図３の従来の不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。 本発明の一実施例による不揮発性メモリ装置におけるプログラム方法を示す流れ図である。 本発明の一実施例による不揮発性メモリ装置を示すブロック図である。 本発明の一実施例によるビットライン間の容量性結合を示す図である。 図６の本発明の一実施例による不揮発性メモリ装置で順次に印加されるパルスに相応するビットラインの電圧を示す図である。 図６の本発明の一実施例による不揮発性メモリ装置で順次に印加されるパルスに相応するビットラインの電圧を示す図である。 本発明の一実施例による不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。 本発明の一実施例によるチャンネルのブースト効果を説明するためのメモリセルの断面図である。 図５の本発明の一実施例による不揮発性メモリ装置におけるプログラム方法を説明するためのタイミング図である。 図５の本発明の一実施例による不揮発性メモリ装置におけるプログラム方法を説明するためのタイミング図である。 図６の本発明の一実施例による不揮発性メモリ装置を示す回路図である。 図１４の本発明の一実施例によるプリチャージ回路の動作を説明するためのタイミング図である。

符号の説明

１１０、１１０ａ：メモリセルアレイ、１２０、１２０ａ：ページバッファブロック、１２５：ページバッファ、１３０、１３０ａ：プリチャージ回路、１４０：行選択回路、ＷＬ：ワードライン、ＢＬｅ：偶数ビットライン、ＢＬｏ：奇数ビットライン

Claims (25)

1. 増加型ステップパルスを選択ワードラインに順次に印加するプログラム電圧として使用する不揮発性メモリ装置におけるプログラム方法であって、
   プリチャージ電圧及び前記プリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインに前記プリチャージ電圧を印加する段階と、
   前記偶数ビットライン及び前記奇数ビットラインのうち、選択ビットラインに記入データのビット値に相応するビットライン電圧を印加する段階と、を含む不揮発性メモリ装置におけるプログラム方法。
2. 前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧を印加する段階は、
   前記プリチャージ電圧が印加された前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階と、
   前記プリチャージ電圧が印加された前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階と、を含むことを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
3. 前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階、及び前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階は、
   前記データの記入を完了するまで交代して反復することを特徴とする請求項２記載の不揮発性メモリ装置におけるプログラム方法。
4. 前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階は、
   前記偶数ビットラインに前記プリチャージ電圧を印加する段階と、
   前記偶数ビットライン及び前記偶数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記偶数ビットラインをフローティングさせる段階と、
   前記奇数ビットラインに前記プリチャージ電圧を印加して前記フローティングされた偶数ビットラインを前記ブースト電圧に充電させる段階と、を含むことを特徴とする請求項２記載の不揮発性メモリ装置におけるプログラム方法。
5. 前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階は、
   前記奇数ビットラインに前記プリチャージ電圧を印加する段階と、
   前記奇数ビットライン及び前記奇数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記奇数ビットラインをフローティングさせる段階と、
   前記偶数ビットラインに前記プリチャージ電圧を印加して前記フローティングされた奇数ビットラインを前記ブースト電圧に充電させる段階と、を含むことを特徴とする請求項２記載の不揮発性メモリ装置におけるプログラム方法。
6. 前記増加型ステップパルスのそれぞれが前記選択ワードラインに印加される時、前記プリチャージ電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第１電圧にブーストされ、前記ブースト電圧に充電されたビートラインに連結されたメモリセルのチャンネルは、前記第１電圧より高い第２電圧にブーストされることを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
7. 前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧を印加する段階は、
   前記偶数ビットラインに前記プリチャージ電圧を印加するタイミングを制御するための第１トランジスタを連結する段階と、
   前記奇数ビットラインに前記プリチャージ電圧を印加するタイミングを制御するための第２トランジスタを連結する段階と、
   前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧及び前記ブースト電圧が交代して充電されるように前記第１トランジスタ及び前記第２トランジスタのスイッチングタイミングを制御する段階と、を含むことを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
8. 前記スイッチングタイミングを制御する段階は、
   前記第１トランジスタをターンオフさせた後、前記第２トランジスタをターンオンさせる段階と、
   前記第２トランジスタをターンオフさせた後、前記第１トランジスタをターンオンさせる段階と、を含むことを特徴とする請求項７記載の不揮発性メモリ装置におけるプログラム方法。
9. 前記第１トランジスタをターンオフさせた後、前記第２トランジスタをターンオンさせる段階と、前記第２トランジスタをターンオフさせた後、前記第１トランジスタをターンオンさせる段階とは、前記データの記入を完了するまで交代して反復することを特徴とする請求項８記載の不揮発性メモリ装置におけるプログラム方法。
10. 前記第１トランジスタをターンオフさせた後、前記第２トランジスタをターンオンさせる段階は、
    前記偶数ビットラインに前記プリチャージ電圧を印加するために前記第１トランジスタをターンオンさせる段階と、
    前記偶数ビットライン及び前記偶数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記第１トランジスタをターンオフさせる段階と、
    前記奇数ビットラインに前記プリチャージ電圧を印加するために、前記第２トランジスタをターンオンさせる段階と、を含むことを特徴とする請求項８記載の不揮発性メモリ装置におけるプログラム方法。
11. 前記第２トランジスタをターンオフさせた後、前記第１トランジスタをターンオンさせる段階は、
    前記奇数ビットラインに前記プリチャージ電圧を印加するために前記第２トランジスタをターンオンさせる段階と、
    前記奇数ビットライン及び前記奇数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記第２トランジスタをターンオフさせる段階と、
    前記偶数ビットラインに前記プリチャージ電圧を印加するために前記第１トランジスタをターンオンさせる段階と、を含むことを特徴とする請求項８記載の不揮発性メモリ装置におけるプログラム方法。
12. 前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧を印加する段階は、
    前記パルスのうち、Ｎ番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階と、
    前記パルスのうち、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階と、を含むことを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
13. 前記プリチャージ電圧は、前記不揮発性メモリ装置の内部電源電圧であることを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
14. 前記ビットライン電圧を印加する段階は、
    前記記入データのビット値が論理ローである場合、前記選択ビットラインにプログラム許容電圧を印加する段階と、
    前記記入データのビット値が論理ハイである場合、前記選択ビットラインに充電された前記プリチャージ電圧及び前記ブースト電圧のうちの１つを維持する段階と、を含むことを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
15. 前記不揮発性メモリ装置は、ＮＡＮＤ型フラッシュメモリ装置であることを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
16. 複数のワードライン及び複数のビットラインにそれぞれ連結された複数のメモリセルを含むメモリセルアレイと、
    プリチャージ電圧及び前記プリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインに前記プリチャージ電圧を印加するプリチャージ回路と、
    前記偶数ビットライン及び前記奇数ビットラインのうち、選択ビットラインに記入データのビット値に相応するビットライン電圧を印加するページバッファブロックと、
    少なくとも１つ以上のパルスを選択ワードラインに順次に印加する行選択回路と、を含む不揮発性メモリ装置。
17. 前記プリチャージ回路は、
    前記パルスのうち、Ｎ番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加し、
    前記パルスのうち、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加することを特徴とする請求項１６記載の不揮発性メモリ装置。
18. 前記プリチャージ回路は、
    プリチャージ電圧供給ラインと前記偶数ビットラインとの間の電気的連結を制御する第１トランジスタと、
    前記プリチャージ電圧供給ラインと前記奇数ビットラインとの間の電気的連結を制御する第２トランジスタと、を含むことを特徴とする請求項１６記載の不揮発性メモリ装置。
19. 前記パルスのうち、Ｎ番目パルスに相応するプリチャージ動作時、前記第１トランジスタがターンオフされた後に前記第２トランジスタがターンオンされ、
    前記パルスのうち、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、前記第２トランジスタがターンオフされた後に前記第１トランジスタがターンオンされることを特徴とする請求項１８記載の不揮発性メモリ装置。
20. 前記第１トランジスタのゲートに印加される第１プリチャージ信号及び前記第２トランジスタのゲートに印加される第２プリチャージ信号を発生するプリチャージ制御回路を更に含み、
    前記パルスのうち、Ｎ番目パルスに相応するプリチャージ動作時、前記第１プリチャージ信号が非活性化された後に前記第２プリチャージ信号が活性化され、
    前記パルスのうち、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、前記第２プリチャージ信号が非活性化された後、前記第１プリチャージ信号が活性化されることを特徴とする請求項１８記載の不揮発性メモリ装置。
21. 前記ブースト電圧は、隣接したビットライン間の容量性結合によって誘導されることを特徴とする請求項１６記載の不揮発性メモリ装置。
22. 前記プリチャージ電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第１電圧にブーストされ、前記ブースト電圧に充電されたビットラインに連結されたメモリセルのチャンネルは前記第１電圧より高い第２電圧にブーストされることを特徴とする請求項１６記載の不揮発性メモリ装置。
23. 前記プリチャージ電圧は、前記不揮発性メモリ装置の内部電源電圧であることを特徴とする請求項１６記載の不揮発性メモリ装置。
24. 前記メモリセルアレイは、少なくとも１つ以上の前記メモリセルが直列で連結された複数のＮＡＮＤストリングを含むことを特徴とする請求項１６記載の不揮発性メモリ装置。
25. 前記ページバッファブロックは、
    前記記入データのビット値が論理ローである場合、前記選択ビットラインにプログラム許容電圧を印加し、
    前記記入データのビット値が論理ハイである場合、前記選択ビットラインに充電された前記プリチャージ電圧及び前記ブースト電圧のうちの１つを維持することを特徴とする請求項１６記載の不揮発性メモリ装置。

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