JP2008140969A - 半導体集積回路及びその製造方法 - Google Patents

Abstract

【課題】検査時におけるプロービングの機械的な力学的ストレスや、組立のワイヤ・ボンディングによる機械的な力学的ストレスによって発生する応力を緩和できる構成を有する半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体基板上(100)に形成されたパワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、パワー・トランジスタの第１の電極及び第２の電極として機能する複数の第１の金属パターン及び複数の第２の金属パターンと、複数の第１の金属パターンと電気的に接続する第１のバス(140)と、第２の金属パターンと電気的に接続する第２のバス(150)と、第１のバス(140)及び第２のバス(150)に１つづつ設けられたコンタクト・パッド(304)とを備え、第１のバス(140)及び第２のバス(150)の各々には、少なくとも１つのスリット(10a)が形成されている。
【選択図】図１

Description

本発明は、半導体集積回路及びその製造方法に関し、特に、ＰＯＥ（Pad on Element）技術、すなわち、半導体デバイスの直上にパッドを設ける技術を活用し、能動的回路領域の直上でワイヤ・ボンディングや検査時のプローブ検査の実施が可能な構造を有するパワー集積回路及びその製造方法に関する。

近年、情報技術の広がりと共に、コンピュータ、情報記憶装置、携帯電話、及び携帯カメラ等の電子機器の性能として、高速化及び低消費電力化の要求は高まってきている。

これらの電子機器の性能に大きく影響を与えるものには、電源、モータドライバ、及びオーディオアンプ等の基幹の半導体電子部品があり、これらの半導体電子部品の性能に大きく影響を与えるものとして、パワーデバイスを内蔵したパワー集積回路がある。このため、パワー集積回路を構成する半導体素子の性能として、更なる高速化、低消費電力化及び高品質化の要望が強まってきている。

ところで、一般的な市場の要望としては、上記高速化及び低消費電力化に加えて、パワーデバイス及び回路特性の大幅な改善が望まれていると共に、能動的回路領域の直上へのワイヤ及びはんだボールのボンドの形成により低コストで且つ信頼できる構造及び方法に対して多くの需要が存在しており、種々の提案がなされてきている。

［半導体集積回路の高速化］
まず、半導体集積回路の高速化に対して障害になっているのが、ＭＯＳトランジスタ自体の遅延とその上層にある配線による配線遅延である。従来は、ゲート長を短くする微細化技術によってＭＯＳトランジスタ自体の遅延を低減してきたが、ＭＯＳトランジスタ自体の遅延が小さくなるに従って配線遅延の問題が顕著になってきている。

そこで、配線間遅延を小さくする目的で、配線間に挟まれている絶縁膜に誘電率の低い絶縁膜（低誘電率膜）を採用しようとしている。ところが、誘電率が３．０以下を実現する低誘電率膜は、従来から採用されていたシリコン酸化膜よりも機械的強度が大きく低下するため、半導体集積回路の回路形成を担う拡散工程が完了した後の半導体集積回路のパッケージングを担う組立工程、特にワイヤボンド工程で問題となる。

ここで、従来のプロービング検査又はワイヤ・ボンディングにおける具体的な問題について説明する。

図９（ａ）及び（ｂ）は、従来技術におけるＩＣチップ１００の一部分の簡略化断面図を示している。

図９（ａ）及び（ｂ）に示すように、ｐ型シリコン基板９１１にはｎ型埋め込み領域９１３及びｎ型ウェル領域９１７が形成されており、ｎ型ウェル領域９１７にはゲート酸化物９３０、ポリシリコン・ゲート９３１及びソース／ドレインコンタクト領域９２１からなるパワー・トランジスタ１００Ａが形成されている。また、パワー・トランジスタ１００Ａを覆う第１のレベル間絶縁体層９４１が形成されており、該第１のレベル間絶縁体層９４１にはソース／ドレインコンタクト領域９２１に接続する第１のビア９４２が形成されている。また、第１のレベル間絶縁体層９４１の上にはソース電極用のラインＳＮ及びドレイン電極用のラインＤＮが形成されており、これらを覆う第２のレベル間絶縁体層９４４が形成されており、該第２のレベル間絶縁体層９４４にはソース電極用のラインＳＮに接続する第２のビアＸが形成されている（なお、図示していないが、同様に、ドレイン電極用のラインＤＮに接続するビア（Ｙ）も形成されている）。第２のレベル間絶縁体層９４４の上には金属層からなる２層目のバス１１が形成されており、該２層目のバス１１を覆う第３のレベル間絶縁体層９４７が形成されており、該第３のレベル間絶縁体層９４７には２層目のバス１１に接続する第３のビアＸ１が形成されている（なお、図示していないが、同様に、２層目のバスに接続するビア（Ｙ１）も形成されている）。第３のレベル間絶縁体層９４７の上には金属層からなる３層目のバス１４０Ｃ、１５０Ｃが形成されており、該３層目のバス１４０Ｃ、１５０Ｃの上には、第３のレベル間絶縁体層９５０及び保護用被覆層９５５が形成されている。第３のレベル間絶縁体層９５０に形成された開口部９５６にはコンタクト・パッド３０４、ボール９６１及びボンディング・ワイヤ３０６が形成されている。

以上の構成を有する従来例において、まず、図９（ａ）に示すように、コンタクト・パッド３０４上にプロービング検査又はワイヤ・ボンディングを行うと、プロービング又はワイヤ・ボンディングの衝撃荷重が、コンタクト・パッド３０４を通じて例えば３層目のバス１４０Ｃにそり９７２を発生させる。このため、図９（ｂ）に示すように、その発生したそり９７２が３層目のバス１４０Ｃの直下の層間絶縁膜９４７に伝わり、それが層間絶縁膜９４７を大きく変形させ、層間絶縁膜９４７にクラック９７３を引き起こす。このように、そり９７２又はクラック９７３は、パッド剥がれ又は層間膜の剥離による信頼性不良の原因となる。

さらに、近年では、半導体素子の寸法を縮小し、コストを低減することを目的にして、トランジスタ上にパッドを設置した半導体素子が開発されている。このとき、配線間及び層間絶縁膜に機械的強度の低い低誘電率膜を用いると、プロービング又はワイヤ・ボンディングの衝撃により低誘電率膜が変形し、トランジスタに衝撃が伝わりやすくなる。このため、トランジスタへダメージを与えてしまい品質不良を引き起こしてしまう。

以上の問題への対策が以下の特許文献にて提案されている。

特許文献１では、パッドの直下に層間絶縁膜を挟んでメタル層を形成し、そのメタル層とパッドとをビアで接続することで、ワイヤボンドにより層間絶縁膜へ与えられる衝撃をメタル層が受け止めると共に、さらに、その衝撃でメタル層が衝撃の印加方向へ変形しようとするのをビアが支える。このように、特許文献１では、パッド直下に成膜された層間絶縁膜の機械的強度の低下を補うようなパッド構造を有することで、ワイヤボンドによるトランジスタへのダメージを抑制している。

ところで、メタル材料として銅を採用する場合、ダマシンプロセスで銅配線を形成することになるが、銅を電解めっきした後にめっきした銅の平坦化のために行う化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、柔らかい性質を有する銅パターンは、その面積が大面積化されていると、その中央部が削られて膜厚が非常に薄くなるというディッシングが生じる。さらには、下層において微細なビアパターンを形成するために、メタル層の膜厚を薄膜化することで、銅パターンの面積が大面積化されていると、ＣＭＰによって銅が完全に削り取られる部分が生じる。

この点、上述した特許文献１では、２層目のメタル層、つまり、銅形成時に上記の現象が発生する。このように、銅パターンの中央部が薄くなったり、銅が完全に削り取られる部分が出てくると、層間絶縁膜が受けるワイヤボンドの衝撃が大きくなってクラック発生の可能性が増大する。

これに対し、特許文献２では、パッド直下の絶縁膜及びトランジスタに対してワイヤボンドによるダメージを防止できるパッド構造が提供されている。すなわち、特許文献２の半導体装置は、導電層からなる第１の電極と、第１の電極上に形成された導電層からなる外部接続電極と、第１の電極の下部に第１の電極とスルーホールを介して接続された少なくとも一層の第２の電極とを備え、第２の電極の周辺部に多数の凸形状を有する。

このように、最上層メタルと層間絶縁膜とで挟まれたメタル層（以下、下層メタルと呼ぶ）をビアで接続した構造を採用することにより、ワイヤボンドの衝撃によってパッド直下の配線間及び層間の絶縁膜に採用される低誘電率膜の変形又はクラックの発生を防止できる。すなわち、ワイヤボンドの衝撃に対して最上層メタルは下層メタルに支えられるため、ワイヤボンドの衝撃を受けても変形しない。その結果、パッド直下の層間絶縁膜である低誘電率膜に伝わるワイヤボンドの衝撃を抑制して、低誘電率膜の変形及びクラックの発生を防止することができる。

さらに、下層メタルの大面積化によるＣＭＰのディッシングを防止する目的で、下層メタルの周辺部に多くの凸形状を設けているため、下層メタルの表面積が拡大され、層間膜との密着性が高まることにより、ワイヤボンドの衝撃によるトランジスタへのダメージを低減すると共に、層間絶縁膜にクラックが発生することを防止できる。

以上のように、特許文献２が採用するパッド構造によると、パッド直下の絶縁膜及びトランジスタに対するワイヤボンドによるダメージを防止し、ひいては、半導体集積回路の高速化に貢献するものである。

［半導体集積回路の低消費電力化］
次に、半導体集積回路の低消費電力化の障害になっているのが、微細化ＭＯＳプロセスを活用して、半導体製品のチップ面積を有効利用しつつ、チップ面積をできるだけ小さくし、パワーデバイスを内蔵したパワー集積回路を実現するにある。このようなパワー集積回路では、低消費電力化の目的で、パワーデバイスを駆動する際に、通常、パルス幅変調（ＰＷＭ）駆動の技術が用いられる。このＰＷＭ駆動では、パワーデバイスのＯＮ抵抗を小さくすることが、低消費電力化につながる重要なプロセス技術である。

特許文献３には、ＰＯＥ技術を活用して、パワーデバイスのＯＮ抵抗をできるだけ小さくする従来の関連技術が提案されている。すなわち、能動的回路領域部分の直上でワイヤ・ボンディングを実施できるパワー集積回路であって、このパワー集積回路では、ＰＯＥ技術を活用して、パワー・トランジスタの電極につながるバスの直上に複数のコンタクト・パッドを配置し、複数のコンタクト・パッドとリードフレームとをボンディング・ワイヤによって接続している。これにより、接続部材から電極までの抵抗値及び電流経路は最小化するため、パワー・トランジスタの電気的特性を改善することができるものである。

図１０は、特許文献３に記載された半導体集積回路の一部の簡略平面図を示している。

図１０の平面図に示すように、ＩＣチップ１内には、パワー・トランジスタの能動的領域２が形成されており、該能動的領域２上には、シート状金属からなり、すべてのソース電極と接続する第１のバス３と、すべてのドレイン電極と接続する第２のバス４とが形成されている。第１のバス３及び第２のバス４上には、それぞれ、３個づつのコンタクト・パッド５が設けられており、それぞれのバスに共通に接続している。第１のバス３上の３個のコンタクト・パッド５は、第２のバス３上の３個のコンタクト・パッド５と互いに左右対称になるように配置されている。各コンタクト・パッド５と外部のリードフレーム７とを接続するボンディング・ワイヤ６が設けられている。

以上の構成を有する特許文献３では、パワー・トランジスタの電極に接続するバスの直上に複数のコンタクト・パッドを配置し、ボンディング・ワイヤで、複数のコンタクト・パッドとリードフレームとを接続することにより、低ＯＮ抵抗が可能なパワー集積回路が実現され、半導体集積回路の性能としての低消費電力化に貢献している。

［半導体集積回路の高品質化］
また、半導体集積回路の性能としての高品質化の大きな障害になっているのが、半導体デバイスが受ける応力等を原因とするストレス課題が挙げられる。ストレス課題には、主として、検査に起因したものと、組立に起因したものと、実動作時（アプリケーション）に起因したものとに大別できるが、レイアウトを工夫することでストレス課題を解決しようとする技術が以下の特許文献にて提案されている。

特許文献４には、封止（モールド）の力学的ストレスによって、アルミ配線の屈曲部では、基板表面での屈曲と配線両側でのパッシベーション膜との屈曲が重なり、特に応力集中が高くなってパッシベーション膜の破断箇所（クラック）を生じることに鑑み、その対策として、配線コーナ部を円弧にすることが提案されている。

また、特許文献５には、モールドレジンによる強い応力がチップ周辺の四隅に加わり、ガードリング及び周辺でパッシベーション膜のクラックが生じることに鑑み、その対策として、隅部のガードリングの導体膜における実質的な幅を限定するように、隅部に沿ってスリット又は孔の列を設けることが提案されている。

また、アプリケーション起因したものに関し、特許文献６には、電源電圧を供給する幅広配線は幅が広い分だけ熱膨張差による大きなストレスが発生し、これが下層配線に重畳されることによって、下層配線が十分な強度を保つはずの線幅を有していても、ストレスマイグレーションによる断線が発生することに鑑み、その対策として、幅広配線に接続部の長さに対して十分小さい長さのスリットを幅広配線の延在方向に平行に一直線上に設け且つ複数本並設することが提案されている。

以上の特許文献４、特許文献５、及び特許文献６は、組立に起因したストレス課題と、実動作時（アプリケーション）に起因したストレス課題とに対して、半導体デバイスにおけるレイアウトを工夫することでその解決を図っており、半導体集積回路の性能としての高品質化に貢献している。
特許第２９７４０２２号 特許第３７２５５２７号 ＵＳ２００２００１１６７４Ａ１ 特開昭５３−８９６８８号 特開平８−１５１５０号 特開平７−５８７１０号

しかしながら、上述の特許文献３〜６に開示された構成では、プロービング又はボンディングの際に、コンタクト・パッドにかかる負荷によって生じる応力により、コンタクト・パッドの下部に形成された最上層の幅広いバスの周辺でそりの発生を増加し、絶縁膜にクラックを発生させる。このようにクラックが発生するのは、コンタクト・パッドの下部の最上層の幅広いバスの周辺のそりが増加すること、コンタクト・パッドの下部の絶縁膜の強度が小さくなることが原因となり、コンタクト・パッドにかかる負荷によって生じた応力を、コンタクト・パッドの下部の最上層の幅広いバスやコンタクト・パッドの下部の絶縁膜によって吸収できないからである。そして、生じたクラックが下層の絶縁膜にまで到達すると、下層の半導体素子にダメージを生じさせる。

すなわち、パワー・トランジスタの直上のコンタクト・パッドから伝わるプロービング検査又はワイヤ・ボンディングによる機械的な力学的ストレスを緩和することができないため、幅広い大きなバスの周辺にそりが発生し、パッド周辺や最上層の幅広いバスの周辺の絶縁膜にクラックが発生するという問題があった。

前記に鑑み、本発明の目的は、最上層のバスのレイアウトを工夫することにより、検査時におけるプロービングの機械的な力学的ストレスや、組立のワイヤ・ボンディングによる機械的な力学的ストレスによって発生する応力を緩和できる構成を有する半導体集積回路及びその製造方法を提供することである。これにより、パワー・トランジスタへのダメージやストレスとなるバス周辺でのそりの発生を防止し、パッド周辺でのクラック発生を削減することで、信頼性に優れ、低消費電力化と省チップ面積化とを実現する半導体集積回路を提供するものである。

前記の目的を達成するために、本発明の一側面に係る半導体集積回路は、半導体基板上に形成された集積化されたパワー・トランジスタと、パワー・トランジスタの上に形成された層間絶縁膜と、層間絶縁膜中であってパワー・トランジスタの直上に形成された第１の金属層からなり、パワー・トランジスタの第１の電極として機能する少なくとも１つ以上の第１の金属パターンと、第１の金属層からなり、パワー・トランジスタの第２の電極として機能する少なくとも１つ以上の第２の金属パターンと、層間絶縁膜中であって第１の金属層の直上に形成された第２の金属層からなり、少なくとも１つ以上の第１の金属パターンと電気的に接続する単一の第１のバスと、第２の金属層からなり、少なくとも１つ以上の第２の金属パターンと電気的に接続する単一の第２のバスと、第１のバスと第２のバスとに１つづつ設けられたコンタクト・パッドとを備え、第１のバス及び第２のバスの各々には、少なくとも１つのスリットが形成されている。

本発明の一側面に係る半導体集積回路によると、ボンディング工程又はプローブ検査における応力を吸収でき、第１及び第２のバスのそりを防止できる。このため、コンタクト・パッド周辺にクラックが発生することを防止できる。したがって、各パワー・トランジスタ直上にパッドを配置することが可能となり、半導体集積回路の高信頼性化を実現できる。さらに、パワー・トランジスタの直上に電力供給コンタクト・パッドを配置することによって、貴重なシリコン資産の節約が可能になる。回路設計全体で消費されるシリコン面積が低減することで、ＩＣチップのコストを削減することができる。このように、ＩＣの省チップ面積化及びＩＣの低コスト化を実現できる。

本発明の一側面に係る半導体集積回路において、第１のバス及び第２のバスの各々には、少なくとも１つ以上のコンタクト・パッドが設けられている構成でもよい。

このようにすると、各パワー・トランジスタに流れる電流ルートを明確にでき、且つ、各パワー・トランジスタに流れる電流の最適化を図ることができ、全体としてのパワー・トランジスタの電流許容値をアップすることができる。その結果、半導体集積回路の信頼性が向上する。

本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、分離層によって複数に分割されている構成でもよい。

このようにすると、パワー・トランジスタは分離層で囲まれているため、ラッチ又は寄生の誤動作が発生しにくくなり、半導体集積回路の信頼性が向上する。

本発明の一側面に係る半導体集積回路において、スリットは、第１のバス及び第２のバスの各々における周縁部に形成されている構成でもよい。

このようにすると、ボンディング工程又はプローブ検査における応力を吸収できるため、クラックの発生を防止できる。その結果、各パワー・トランジスタ直上にパッドを配置することが可能になり、半導体集積回路の高信頼性及び小チップ面積化を実現できる。

本発明の一側面に係る半導体集積回路において、スリットは、第１のバス及び第２のバスの各々における内部に形成されている構成でもよい。

このようにすると、ボンディング工程又はプローブ検査における応力を吸収できるため、クラックの発生を防止できる。その結果、各パワー・トランジスタ直上にパッドを配置することが可能になり、半導体集積回路の高信頼性及び小チップ面積化を実現できる。また、各パワー・トランジスタに流れる電流ルートを明確にできる。

本発明の一側面に係る半導体集積回路において、スリットは、第１のバス及び第２のバスの各々における周縁部及び内部に複数形成されている構成でもよい。

このようにすると、上述した周縁部又は内部にスリットを配置する場合と同様の効果を得ることができるが、低ＯＮ抵抗化に対しては上述した周縁部又は内部の一方に配置する場合の方が優れている。

本発明の一側面に係る半導体集積回路において、第１のバス及び第２のバスの各々は、スリットによって複数に分割されており、複数に分割されたバスの各々には１つのコンタクト・パッドが形成されており、パワー・トランジスタのサイズは、平面的に見て、複数に分割されたバスにおけるコンタクト・パッドの各々のサイズ以上の大きさを有している構成でもよい。

このようにすると、大サイズのバスであれば受ける応力によるストレスは、スリットによって分割されたバスに分散される。このため、応力の影響が大きい大面積のバスが存在する場合に生じるそりが発生することを抑制し、パワー・トランジスタ全体にかかる応力によるストレスを低減できる。その結果、半導体集積回路の信頼性が向上する。

本発明の一側面に係る半導体集積回路の製造方法は、半導体基板上に集積化されたパワー・トランジスタを形成する工程と、パワー・トランジスタの上に第１の層間絶縁膜を形成する工程と、パワー・トランジスタの直上に第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、パワー・トランジスタの第１の電極として機能する少なくとも１つ以上の第１の金属パターン及びパワー・トランジスタの第２の電極として機能する少なくとも１つ以上の第２の金属パターンを形成する工程と、第１の層間絶縁膜の上に、少なくとも１つ以上の第１の金属パターン及び少なくとも１つ以上の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、第１の金属層の直上に第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、少なくとも１つ以上の第１の金属パターンと電気的に接続すると共に少なくとも１つのスリットを有する単一の第１のバス、及び少なくとも１つ以上の第２の金属パターンと電気的に接続すると共に少なくとも１つのスリットを有する単一の第２のバスを形成する工程と、第２の層間絶縁膜の上に、第１のバス及び第２のバスを覆うように第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜に、第１のバス及び第２のバスの各々を露出するように、各々に１つの開口部を形成する工程と、開口部の各々に露出する第１のバスと第２のバスとにコンタクト・パッドを設ける工程と、コンタクト・パッドに少なくとも１つの接続部材を取り付ける工程とを備える。

本発明の一側面に係る半導体集積回路の製造方法によると、上述した効果を奏する一側面に係る半導体集積回路を実現できる。

本発明の一側面に係る半導体集積回路の製造方法において、開口部を形成する工程は、第３の層間絶縁膜に、第１のバス及び第２のバスの各々を露出するように、各々に少なくとも１つ以上の開口部を形成する工程を含む構成でもよい。

本発明の一側面に係る半導体集積回路及びその製造方法によると、ボンディング工程又はプローブ検査における応力を吸収でき、第１及び第２のバスのそりを防止できる。このため、コンタクト・パッド周辺にクラックが発生することを防止できる。したがって、各パワー・トランジスタ直上にパッドを配置することが可能となり、半導体集積回路の高信頼性化を実現できる。さらに、パワー・トランジスタの直上に電力供給コンタクト・パッドを配置することによって、貴重なシリコン資産の節約が可能になる。回路設計全体で消費されるシリコン面積が低減することで、ＩＣチップのコストを削減することができる。このように、ＩＣの省チップ面積化及びＩＣの低コスト化を実現できる。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。

図１（ａ）及び（ｂ）は、それぞれ、本発明の第１の実施形態に係る半導体集積回路の一部の簡略平面図を示している。

図１（ａ）の平面図に示すように、ＩＣチップ１００内には、分離層で囲まれたパワー・トランジスタの能動的領域１００Ａが形成されている。能動的領域１００Ａ上には、パワー・トランジスタのソース及びドレイン領域を覆うように、単一の第１のバス１４０と単一の第２のバス１５０とが形成されている。また、第１のバス１４０は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５０は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４０及び第２のバス１５０上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。第１のバス１４０及び第２のバス１５０に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。

また、図１（ａ）の平面図に示すように、上述の第１のバス１４０及び第２のバス１５０には、各々における周縁部の上下左右にスリット１０ａが形成されている。これにより、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４にかかる負荷によって生じる応力を緩和することができる。

また、図１（ｂ）の平面図に示すように、ＩＣチップ１００内には、分離層で囲まれたパワー・トランジスタの能動的領域１００Ａが形成されている。能動的領域１００Ａ上には、パワー・トランジスタのソース及びドレイン領域を覆うように、単一の第１のバス１４３と単一の第２のバス１５３とが形成されている。また、第１のバス１４３は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５３は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４３及び第２のバス１５３上には、それぞれ、３個のコンタクト・パッド３０４が形成されている。第１のバス１４３及び第２のバス１５３に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。

また、図１（ｂ）の平面図に示すように、上述の第１のバス１４３及び第２のバス１５３には、各々における周縁部の上下左右にスリット１０ａが形成されている。これにより、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４にかかる負荷によって生じる応力を緩和することができる。

次に、上述した図１（ａ）及び（ｂ）に示した半導体集積回路における最上層の金属層であるバスとその下側に設けられた２つの金属層との位置関係を説明しておく。なお、以下では、図１（ａ）及び（ｂ）のうち、図１（ａ）に示した半導体集積回路の場合を例として説明するが、図１（ｂ）に示した半導体集積回路の場合も同様である。

図２及び図３は、図１（ａ）に示したバス１４０、１５０の下側の金属層との位置関係を模式的に示した平面図である。なお、図２及び図３では、各バス１４０、１５０を透視的に示しており、図３では、２層目のバスを透視的に示している。

まず、図２に示すように、本実施形態において３層目となるバス１４０、１５０の下側には、細長い横方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、２層目のバス（第２の金属層）としてのソース・ライン（第１の金属パターン）の金属層１１、１２、１３、１４、１５、１６と２層目のバスとしてのドレイン・ライン（第２の金属パターン）の金属層２１、２２、２３、２４、２５、２６とが交互に形成されている。３層目のバス１４０は、金属を詰めた複数のビアＸ１を介して、それぞれ、２層目のバスであるソース・ライン１１及び１２、１３及び１４、１５及び１６に接続されており、３層目のバス１５０は、金属を詰めた複数のビアＹ１を介して、それぞれ、ドレイン・ライン２１及び２２、２３及び２４、２５及び２６に接続されている。

また、図３に示すように、２層目のバスとしてのソース・ライン及びドレイン・ラインの金属層１１〜１６、２１〜２６の下側には、これらの２層目のバスと直行すると共に、細長い縦方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、１層目のバス（第１の金属層）としてのソース電極用ライン（第１の金属パターン）の金属層Ｓ１〜Ｓ１５と１層目のバスとしてのドレイン電極用ライン（第２の金属パターン）の金属層Ｄ１〜Ｄ１５とが交互に形成されている。１層目のバスのソース電極用ラインの金属層Ｓ１〜Ｓ１５は、金属を詰めた複数のビアＸを介して、それぞれ、２層目のバスであるソース・ライン１１〜１６に電気的に接続されており、１層目のバスのドレイン電極用ラインの金属層Ｄ１〜Ｄ１５は、金属を詰めた複数のビアＹを介して、それぞれ、２層目のバスであるドレイン・ライン２１〜２６に電気的に接続されている。なお、以上の図１〜図３では、半導体基板上に形成された１層目のバス〜３層目のバス、ビア、コンタクト・パッド、及びボンディング・ワイヤの位置関係を主として説明するための図であって、各バスの間に形成された図示していない層間絶縁膜（例えば後述の図４参照）や開口部その他の具体的な構成は、図４で示す具体的な例を用いて説明することとする。

ここでは、図４は、図１（ｂ）のII-II線に対応する断面図であって、本実施形態に係る半導体集積回路の断面構成の一部を示している。なお、図１（ａ）に示した半導体集積回路の断面構成については特に説明しないが、図１（ｂ）に関する下記での説明から容易に想到できるものである。

図４に示すように、ｐ型シリコン基板９１１上には、ｎ型埋め込み領域９１３、ｎ型ウェル領域９１７、ソース／ドレインコンタクト領域９２１、ゲート酸化物９３０、及びポリシリコン・ゲート９３１が形成されている。これらを覆うように第１のレベル間絶縁体層９４１が形成され、該第１のレベル間絶縁体層９４１中にはソース／ドレインコンタクト領域９２１に到達する第１のビア９４２が形成されている。第１のレベル間絶縁体層９４１の上には金属層からなるソース電極用のライン（１層目のバス）ＳＮ及びドレイン電極用のライン（１層目のバス）ＤＮが形成され、該ソース電極用のラインＳＮ及びドレイン電極用のラインＤＮを覆うように第２のレベル間絶縁体層９４４が形成され、該第２のレベル間絶縁体層９４４中にはソース電極用のラインＳＮに接続する第２のビアＸが形成されている。なお、図示していないが、第２のレベル間絶縁体層９４４中にはドレイン電極用のラインＤＮに接続するビアも同様に形成されている。第２のレベル間絶縁体層９４４の上には金属層からなるソース・ライン（２層目のバス）１１が形成され（なお、図示していない断面には同様にドレイン・ライン（２層目のバス）が形成されている）、該ソース・ライン１１及び図示しないドレイン・ラインを覆う第３のレベル間絶縁体層９４７が形成され、該第３のレベル間絶縁体層９４７中にはソース・ライン１１に接続する第３のビアＸ１が形成されている（なお、図示していない断面には同様にドレイン・ラインに接続するビアが形成されている）。第３のレベル間絶縁体層９４７の上には金属層からなる３層目のバス１４０、１５０が形成されており、該３層目のバス１４０、１５０には、スリット１０ａが設けられている（なお、バス１５０に設けられたスリットは図示していない）。バス１４０、１５０を覆い且つ開口部９５６を有する第４のレベル間絶縁体層９５０が形成されている。開口部９５６には、コンタクト・パッド３０４が形成され、第４のレベル間絶縁体層９５０の上には、コンタクト・パッド３０４を露出する保護用被覆層９５５が形成され、コンタクト・パッド３０４にはボール９６１及びボンディング・ワイヤ３０６が形成されている。

以上の構成により、コンタクト・パッド３０４上に受ける応力、すなわち、検査におけるプロービング又はワイヤ・ボンディングの衝撃荷重は、最上層のバス１４０、１５０に設けたスリット１０ａによって分散されるのである。

またここで、図１（ａ）に示した半導体集積回路と図１（ｂ）に示した半導体集積回路との相違としては、図１（ｂ）では、単一の第１のバス１４３及び単一の第２のバス１５３にコンタクト・パッド３０４を複数接続している点である。この図１（ｂ）の構成にすると、ボンディング・ワイヤ３０６の本数がアップして電流許容値を上げることができる。このため、パワー・トランジスタの大電流化でのボンディング・ワイヤ３０６での制約をなくして、パワー・トランジスタの抵抗全体のうちのボンディング・ワイヤ３０６の抵抗成分を削減し、パワー・トランジスタの低抵抗化を図りながら、全体としてのパワー・トランジスタの電流許容値をさらにアップすることができる。

またさらに、図１（ａ）及び（ｂ）に示した半導体集積回路と従来例の図１０に示した半導体集積回路とを比較すると明らかなように、従来例ではパワー・トランジスタにおける最上層のバスの構成に工夫はないが、図１（ａ）及び（ｂ）に示した本実施形態の半導体集積回路における最上層のバス（図１（ａ）では１４０、１５０、図１（ｂ）では１４３、１５３）にはその周縁部にスリット１０ａが設けられている。この構成の相違により、本実施形態の半導体集積回路は、ワイヤ・ボンディング又は検査時のプロービングの際にかかる応力をスリット１０ａによって分散させることにより、コンタクト・パッド３０４の下部に形成された最上層のバスの周辺にそりが発生することを抑制して、コンタクト・パッド３０４の周辺の絶縁膜にクラックが発生することを防止できるという従来例では得られない効果を奏することができる。その結果、半導体集積回路の信頼性の向上を図ることができる。

なお、以上において、図１（ａ）及び（ｂ）に示した半導体集積回路として、バス（図１（ａ）では１４０、１５０、図１（ｂ）では１４３、１５３）上のスリット１０ａを周縁部の上下及び左右に設けた場合について説明したが、特に図示していないが、周縁部の上下又は左右のいずれか一方にスリット１０ａを設ける構成であってもよい。この場合であっても、ワイヤ・ボンディングや検査時のプロービングの際にかかる応力をスリット１０ａによって分散させることは可能である。

以上説明したように、本発明の第１の実施形態に係る半導体集積回路によると、最上層のバスにスリットを設けたことで、ボンディング工程又はプローブ検査における応力を吸収できるため、幅広い最上層のバスのそりの発生を防止して、パッド周辺にクラックが発生することを防止することができる。このため、各パワー・トランジスタ直上にコンタクト・パッドを配置することが可能となり、高信頼性の半導体集積回路を実現できる。

さらに、パワー・トランジスタの直上に電力供給コンタクト・パッドを配置することにより、貴重なシリコン資産を節約できる。回路設計全体で消費されるシリコン面積を減らすことにより、ＩＣチップのコストを削減することができる。つまり、ＩＣの省チップ面積化とＩＣの低コスト化とを図ることができる。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。

図５（ａ）及び（ｂ）は、それぞれ、本発明の第２の実施形態に係る半導体集積回路の一部の簡略平面図を示している。

図５（ａ）の平面図に示すように、ＩＣチップ１００内には、分離層で囲まれたパワー・トランジスタの能動的領域１００Ａが形成されている。能動的領域１００Ａ上には、パワー・トランジスタのソース及びドレイン領域を覆うように、単一の第１のバス１４１と単一の第２のバス１５１とが形成されている。また、第１のバス１４１は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５１は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４１及び第２のバス１５１上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。第１のバス１４１及び第２のバス１５１に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。

さらに、図５（ａ）の平面図に示すように、上述の第１のバス１４１及び第２のバス１５１には、各々における内部であってコンタクト・パッド３０４の近傍にスリット１０ｂが形成されている。これにより、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４にかかる負荷によって生じる応力を緩和することができる。

また、図５（ｂ）の平面図に示すように、ＩＣチップ１００内には、分離層で囲まれたパワー・トランジスタの能動的領域１００Ａが形成されている。能動的領域１００Ａ上には、パワー・トランジスタのソース及びドレイン領域を覆うように、単一の第１のバス１４４と単一の第２のバス１５４とが形成されている。また、第１のバス１４４は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５４は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４４及び第２のバス１５４上には、それぞれ、３個のコンタクト・パッド３０４が形成されている。第１のバス１４４及び第２のバス１５４に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。

さらに、図５（ｂ）の平面図に示すように、上述の第１のバス１４４及び第２のバス１５４には、各々における内部であってコンタクト・パッド３０４の近傍にスリット１０ｂが形成されている。これにより、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４にかかる負荷によって生じる応力を緩和することができる。

なお、図５（ａ）及び（ｂ）に示した半導体集積回路のその他の断面構成及び図５（ａ）及び（ｂ）では示されていない下部の構成については、前述の第１の実施形態での説明から容易に想到できるものであるから、その説明は省略する。

ここで、図５（ａ）に示した半導体集積回路と図５（ｂ）に示した半導体集積回路との相違としては、図５（ｂ）では、単一の第１のバス１４４及び単一の第２のバス１５４にコンタクト・パッド３０４を複数接続している点である。この図５（ｂ）の構成にすると、ボンディング・ワイヤ３０６の本数がアップして電流許容値を上げることができる。このため、パワー・トランジスタの大電流化でのボンディング・ワイヤ３０６での制約をなくして、パワー・トランジスタの抵抗全体のうちのボンディング・ワイヤ３０６の抵抗成分を削減し、パワー・トランジスタの低抵抗化を図りながら、全体としてのパワー・トランジスタの電流許容値をさらにアップすることができる。

またさらに、図５（ａ）及び（ｂ）に示した半導体集積回路と従来例の図１０に示した半導体集積回路とを比較すると明らかなように、従来例ではパワー・トランジスタにおける最上層のバスの構成に工夫はないが、図５（ａ）及び（ｂ）に示した本実施形態の半導体集積回路における最上層のバス（図５（ａ）では１４１、１５１、図５（ｂ）では１４４、１５４）にはその内部にスリット１０ｂが設けられている。この構成の相違により、本実施形態の半導体集積回路は、ワイヤ・ボンディング又は検査時のプロービングの際にかかる応力をスリット１０ｂによって分散させることにより、コンタクト・パッド３０４の下部に形成された最上層のバスの周辺にそりが発生することを抑制して、コンタクト・パッド３０４の周辺の絶縁膜にクラックが発生することを防止できるという従来例では得られない効果を奏することができる。その結果、半導体集積回路の信頼性の向上を図ることができる。

また、以上において、図５（ａ）及び（ｂ）に示した半導体集積回路として、単一のバス（図５（ａ）では１４１、１５１、図５（ｂ）では１４４、１５４）上のスリット１０ｂをバス内部のコンタクト・パッド３０４の近傍に４個設けた場合について説明したが、その個数に限定されるものではない。この場合であっても、ワイヤ・ボンディングや検査時のプロービングの際にかかる応力をスリットによって分散させることは可能である。

以上説明したように、本発明の第２の実施形態に係る半導体集積回路によると、最上層のバス（図５（ａ）では１４１、１５１、図５（ｂ）では１４４、１５４）の内部にスリット１０ｂを設けたことで、ワイヤ・ボンディングや検査時のプロービングの際にかかる応力を分散させることができる。したがって、コンタクト・パッド３０４の下部に形成された最上層のバスの周辺のそりの発生を防止して、コンタクト・パッド３０４周辺の絶縁膜にクラックが発生することを防止できる。

（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。

図６（ａ）及び（ｂ）は、それぞれ、本発明の第３の実施形態に係る半導体集積回路の一部の簡略平面図を示している。

図６（ａ）の平面図に示すように、ＩＣチップ１００内には、分離層で分割されたパワー・トランジスタの能動的領域１００ａ１、１００ａ２、１００ａ３が形成されている。能動的領域１００ａ１、１００ａ２、１００ａ３上には、パワー・トランジスタのソース及びドレイン領域を覆うように、単一の第１のバス１４２と単一の第２のバス１５２とが形成されている。また、第１のバス１４２は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５２は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４２及び第２のバス１５２上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。第１のバス１４２及び第２のバス１５２に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。

さらに、図６（ａ）の平面図に示すように、上述の第１のバス１４２及び第２のバス１５２には、各々における周縁部の上下にスリット１０ａが形成されていると共に、各々の内部であってコンタクト・パッド３０４の近傍にスリット１０ｂが形成されている。これにより、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４にかかる負荷によって生じる応力を緩和することができる。

また、図６（ｂ）の平面図に示すように、ＩＣチップ１００内には、分離層で分割されたパワー・トランジスタの能動的領域１００ａ１、１００ａ２、１００ａ３が形成されている。能動的領域１００ａ１、１００ａ２、１００ａ３上には、パワー・トランジスタのソース及びドレイン領域を覆うように、単一の第１のバス１４５と単一の第２のバス１５５とが形成されている。また、第１のバス１４５は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５５は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４５及び第２のバス１５５上には、それぞれ、３個のコンタクト・パッド３０４が形成されている。第１のバス１４５及び第２のバス１５５に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。

さらに、図６（ｂ）の平面図に示すように、上述の第１のバス１４５及び第２のバス１５５には、各々における周縁部の上下にスリット１０ａが形成されていると共に、各々の内部であってコンタクト・パッド３０４の近傍にスリット１０ｂが形成されている。これにより、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４にかかる負荷によって生じる応力を緩和することができる。

なお、図６（ａ）及び（ｂ）に示した半導体集積回路のその他の断面構成、及び図６（ａ）及び（ｂ）では示されていない下部の構成については、前述の第１の実施形態での説明から容易に想到できるものであるから、その説明は省略する。

ここで、図６（ａ）に示した半導体集積回路と図６（ｂ）に示した半導体集積回路との相違としては、図６（ｂ）では、単一の第１のバス１４５及び単一の第２のバス１５５にコンタクト・パッド３０４を複数接続している点である。この図６（ｂ）の構成にすると、ボンディング・ワイヤ３０６の本数がアップして電流許容値を上げることができる。このため、パワー・トランジスタの大電流化でのボンディング・ワイヤ３０６での制約をなくして、パワー・トランジスタの抵抗全体のうちのボンディング・ワイヤ３０６の抵抗成分を削減し、パワー・トランジスタの低抵抗化を図りながら、全体としてのパワー・トランジスタの電流許容値をさらにアップすることができる。

またさらに、図６（ａ）及び（ｂ）に示した半導体集積回路と従来例の図１０に示した半導体集積回路とを比較すると明らかなように、従来例ではパワー・トランジスタにおける最上層のバスの構成に工夫はないが、図６（ａ）及び（ｂ）に示した本実施形態の半導体集積回路における最上層のバス（図６（ａ）では１４２、１５２、図５（ｂ）では１４５、１５５）には周縁部にスリット１０ａが設けられていると共にその内部にスリット１０ｂが設けられている。この構成の相違により、本実施形態の半導体集積回路は、ワイヤ・ボンディング又は検査時のプロービングの際にかかる応力をスリット１０ａ及び１０ｂによって分散させることにより、コンタクト・パッド３０４の下部に形成された最上層のバスの周辺にそりが発生することを抑制して、コンタクト・パッド３０４の周辺の絶縁膜にクラックが発生することを防止できるという従来例では得られない効果を奏することができる。その結果、半導体集積回路の信頼性の向上を図ることができる。

また、以上において、図６（ａ）及び（ｂ）に示した半導体集積回路として、単一のバス（図６（ａ）では１４２、１５２、図６（ｂ）では１４５、１５５）上におけるスリット１０ａ及び１０ｂの配置及び個数については限定されるものではなく、前述の第１及び第２の実施形態で説明したのと同様である。

以上説明したように、本発明の第３の実施形態に係る半導体集積回路によると、最上層のバス（図６（ａ）では１４２、１５２、図６（ｂ）では１４５、１５５）の周縁部及び内部にスリット１０ａ及び１０ｂを設けたことで、ワイヤ・ボンディングや検査時のプロービングの際にかかる応力を分散させることができる。したがって、コンタクト・パッド３０４の下部に形成された最上層のバスの周辺のそりの発生を防止して、コンタクト・パッド３０４周辺の絶縁膜にクラックが発生することを防止できる。

さらに、パワー・トランジスタは、最上層のバス（図６（ａ）では１４２、１５２、図６（ｂ）では１４５、１５５）の内部におけるスリット１０ｂの方向に沿って、分離層によって分割されている。すなわち、全体のパワー・トランジスタは３つの小さなパワー・トランジスタよりなり、これらの３つのパワー・トランジスタの各々は分離層によって囲まれているので、ラッチ又は寄生の誤動作が発生しにくくなり、半導体集積回路の信頼性が向上する。

（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。

図７は、本発明の第４の実施形態に係る半導体集積回路の一部の簡略平面図を示している。

図７の平面図に示すように、ＩＣチップ１００内には、分離層で囲まれたパワー・トランジスタの能動的領域１００Ａが形成されている。能動的領域１００Ａ上には、パワー・トランジスタのソース及びドレイン領域を覆うように、バス１４６〜１４８とバス１５６〜１５８とが形成されている。また、バス１４６〜１４８は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続しており、バス１４６〜１４８の各々はスリット１０ｃによって均等に分割されている。また、バス１５６〜１５８は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続しており、バス１５６〜１５８の各々はスリット１０ｃによって均等に分割されている。バス１４６〜１４８及びバス１５６〜１５８上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。バス１４６〜１４８に対して外部のリードフレーム３０７（電源）の１つが設けられていると共にバス１５６〜１５８に対して外部のリードフレーム３０７（電源）の１つが設けられている。リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。

次に、上述した図７に示した半導体集積回路における最上層の金属層であるバスとその下側に設けられた２つの金属層との位置関係を説明しておく。なお、２層目のバスと１層目のバスとの位置関係については、上述の図３において示した最上層のバスの位置が異なるだけであってほぼ同様であるためその説明は省略する。

図８は、図７に示したバス１４６〜１４８、１５６〜１５８の下側の金属層との位置関係を模式的に示した平面図である。なお、図８では、各バス１４６〜１４８、１５６〜１５８を透視的に示している。

図８に示すように、本実施形態において３層目となるバス１４６〜１４８、１５６〜１５８の下側には、細長い横方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、２層目のバス（第２の金属層）としてのソース・ライン（第１の金属パターン）の金属層１１、１２、１３、１４、１５、１６と２層目のバスとしてのドレイン・ライン（第２の金属パターン）の金属層２１、２２、２３、２４、２５、２６とが交互に形成されている。３層目のバス１４６〜１４８は、金属を詰めた複数のビアＸ１を介して、それぞれ、２層目のバスであるソース・ライン１１及び１２、１３及び１４、１５及び１６に接続されており、３層目のバス１５６〜１５８は、金属を詰めた複数のビアＹ１を介して、それぞれ、ドレイン・ライン２１及び２２、２３及び２４、２５及び２６に接続されている。

以上説明したように、本発明の第４の実施形態に係る半導体集積回路によると、パワー・トランジスタのソースにつながるバス１４６〜１４８及びドレインにつながるバス１５６〜１５８は、スリット１０ｃにより、パワー・トランジスタの大サイズのバスが均等に分割されたものである。そして、これらのバス１４６〜１４８、１５６〜１５８の各々に１つのコンタクト・パッドを接続し、パワー・トランジスタの直上にコンタクト・パッド３０４を備えている。このため、大サイズのバスの金属層のワイヤ・ボンディングや検査時のプロービングの際にかかる応力によるストレスは、スリット１０ｃによって均等に分割されたバスの存在により分散される。したがって、応力の影響が大きい大面積の金属層バスが存在する場合に生じるそりが発生することを抑制し、パワー・トランジスタ全体にかかる応力によるストレスを低減できる。このようにして、コンタクト・パッド３０４の下部に形成された最上層のバスの周辺のそりが発生することを防止して、コンタクト・パッド周辺の絶縁膜にクラックが発生することを防止できる。その結果、半導体集積回路の信頼性が向上する。

また、図７に示した半導体集積回路と従来例の図１０に示した半導体集積回路とを比較すると明らかなように、従来例ではパワー・トランジスタにおける最上層のバスの構成に工夫はないが、図７に示した本実施形態の半導体集積回路における最上層のバス１４６〜１４８、１５６〜１５８はスリット１０ｃによって大きなバスが均等に分割されたものである。この構成の相違により、本実施形態の半導体集積回路は、ワイヤ・ボンディング又は検査時のプロービングの際にかかる応力を均等に分割されたバス１４６〜１４８、１５６〜１５８に分散させることにより、コンタクト・パッド３０４の下部に形成された最上層のバスの周辺にそりが発生することを抑制して、コンタクト・パッド３０４の周辺の絶縁膜にクラックが発生することを防止できるという従来例では得られない効果を奏することができる。その結果、半導体集積回路の信頼性の向上を図ることができる。

本発明は、上述した各実施形態での説明に限定的に解釈されるべきではない。例示の実施形態に対する各種の修正及び組み合わせが、本発明のその他の実施形態と共に可能であることは、本説明を参照することによって当業者には明らかなことである。一例として、本発明は、能動的部品の上に位置するコンタクト・パッドを含み、それらのパッドの位置が、パッド下の能動的部品への電力の制御と分配を提供するように選択されたものである半導体集積回路を一般的にカバーする。また別の例として、本発明は、能動的部品の上に位置するコンタクト・パッドを含み、それらのパッドが、選択された１つのパッドと、電力を供給すべき１又は複数のパッドに対応する能動的部品との間の電力分配の距離を最小化するように配置されている半導体ＩＣをカバーする。従って、添付された特許請求の範囲はそのような修正及び実施形態をすべて包含し得るものである。

本発明に係る半導体集積回路及びその製造方法は、デバイス直上のパッド技術を活用し、能動的回路領域部分の直上でワイヤ・ボンディングを実施するパワー集積回路のレイアウトを工夫することによって、電源、モータドライバ、又はオーディオアンプ等の基幹の半導体電子部品の性能において、低消費電力化及び信頼性向上の両立に寄与するものである。したがって、本発明は、製造において既存の設備を活用するため、低コストで容易に実現されるものであり、安価で高品位且つ高性能のパワー集積回路にとって極めて有用である。

（ａ）は、本発明の第１の実施形態に係る半導体集積回路の要部であって、２つの単一のバスを有し、各バス上に各々１つのコンタクト・パッドを配置し、各々のバスにおける周縁部の上下左右にスリットを備えたＩＣチップの一部分を模式的に示した簡略平面図であり、（ｂ）は、本発明の第１の実施形態に係る半導体集積回路の要部であって、２つの単一のバスを有し、各バス上に複数のコンタクト・パッドを配置し、各々のバスにおける周縁部の上下左右にスリットを備えたＩＣチップの一部分を模式的に示した簡略平面図である。 本発明の第１の実施形態に係る半導体集積回路の要部であって、周縁部の上下左右にスリットを備えた２つ単一のバスとなるバス金属層（３層目のバス）とその１つ下層におけるソース及びドレイン電極用のラインとなる金属層（２層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。 本発明の第１の実施形態に係る半導体集積回路の要部であって、周縁部の上下左右にスリットを備えた２つの単一のバスとなるバス金属層（３層目のバス）と、その１つ下層におけるソース及びドレイン電極用のラインとなる金属層（２層目のバス）と、さらに１つ下層におけるソース及びドレイン電極となる金属層（１層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。 本発明の第１の実施形態に係る半導体集積回路の要部であって、図１（ｂ）におけるII-II線に対応する断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体集積回路の要部であって、２つの単一のバスを有し、各バス上に各々１つのコンタクト・パッドを配置し、各々のバスの内部にスリットを備えたＩＣチップの一部分を模式的に示した簡略平面図であり、（ｂ）は、本発明の第２の実施形態に係る半導体集積回路の要部であって、２つの単一のバスを有し、各バス上に複数のコンタクト・パッドを配置し、各々のバスの内部にスリットを備えたＩＣチップの一部分を模式的に示した簡略平面図である。 （ａ）は、本発明の第３の実施形態に係る半導体集積回路の要部であって、２つの単一のバスを有し、各バス上に各々１つのコンタクト・パッドを配置し、各々のバスの周縁部及び内部にスリットを備えたＩＣチップの一部分を模式的に示した簡略平面図であり、（ｂ）は、本発明の第３の実施形態に係る半導体集積回路の要部であって、２つの単一のバスを有し、各バス上に複数のコンタクト・パッドを配置し、各々のバスの周縁部及び内部にスリットを備えたＩＣチップの一部分を模式的に示した簡略平面図である。 本発明の第４の実施形態に係る半導体集積回路の要部であって、スリットによって複数のバスに分割されたバス金属層を有し、各バス上に各々１つのコンタクト・パッドを配置し、分割された３つのパワー・トランジスタを各々分離層で囲んだ構成を有するＩＣチップの一部分を模式的に示した簡略平面図である。 本発明の第４の実施形態に係る半導体集積回路の要部であって、スリットによって複数のバスに分割されたバス金属層（３層目のバス）とその１つ下層におけるソース及びドレイン電極用のラインとなる金属層（２層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。 （ａ）及び（ｂ）は、従来例に係る半導体集積回路における課題を説明するための断面図であって、（ａ）はパッド直下の層間絶縁膜が大きく変形した状態を示す図であり、（ｂ）はパッド直下の層間絶縁膜にクラックが発生した状態を示す図である。 従来技術において、各々のバス金属層上に複数のコンタクト・パッドが配置され、バス金属層上で共通に接続された配置を有するパワー・トランジスタを含むＩＣチップの要部を模式的に示す簡略平面図である。

符号の説明

１００ ＩＣ（集積回路）チップ
１００Ａ 能動的領域（パワー・トランジスタ）
１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７、１４８ バス（３層目）
１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８ バス（３層目）
１０ａ、１０ｂ、１０ｃ そり
１１〜１６ ソース・ライン 金属層（２層目のバス）
２１〜２６ ドレイン・ライン 金属層（２層目のバス）
Ｓ１〜Ｓ１５、ＳＮ ソース電極用のライン 金属層（１層目のバス）
Ｄ１〜Ｄ１５、ＤＮ ドレイン電極用のライン 金属層（１層目のバス）
Ｘ ソース電極用のライン（１層目のバス）とソース・ライン（２層目のバス）を接続するビア
Ｙ ドレイン電極用のライン（１層目のバス）とドレイン・ライン（２層目のバス）を接続するビア
Ｘ１ ソース・ライン（２層目のバス）とバス（３層目のバス）を接続するビア
Ｙ１ ドレイン・ライン（２層目のバス）とバス（３層目のバス）を接続するビア
３０４ コンタクト・パッド
３０６ ボンディング・ワイヤ
３０７ リードフレーム
９１１ ｐ型シリコン基板
９１３ ｎ型埋め込み領域
９１７ ｎ型ウェル領域
９２１ ソース／ドレインコンタクト領域
９３０ ゲート酸化物
９３１ ポリシリコン・ゲート
９４１ 第１のレベル間絶縁体層
９４２ 第１のビア
９４４ 第２のレベル間絶縁体層
９４７ 第３のレベル間絶縁体層
９５０ 第４のレベル間絶縁体層
９５５ 保護用被覆層
９５６ 開口部
９６１ ボール
９７２ そり
９７３ クラック
１００ａ１、１００ａ２、１００ａ３ 分離によって分割された能動的領域

Claims (9)

1. 半導体基板上に形成された集積化されたパワー・トランジスタと、
   前記パワー・トランジスタの上に形成された層間絶縁膜と、
   前記層間絶縁膜中であって前記パワー・トランジスタの直上に形成された第１の金属層からなり、前記パワー・トランジスタの第１の電極として機能する少なくとも１つ以上の第１の金属パターンと、
   前記第１の金属層からなり、前記パワー・トランジスタの第２の電極として機能する少なくとも１つ以上の第２の金属パターンと、
   前記層間絶縁膜中であって前記第１の金属層の直上に形成された第２の金属層からなり、前記少なくとも１つ以上の第１の金属パターンと電気的に接続する単一の第１のバスと、
   前記第２の金属層からなり、前記少なくとも１つ以上の第２の金属パターンと電気的に接続する単一の第２のバスと、
   前記第１のバスと前記第２のバスとに１つづつ設けられたコンタクト・パッドとを備え、
   前記第１のバス及び前記第２のバスの各々には、少なくとも１つのスリットが形成されていることを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記第１のバス及び前記第２のバスの各々には、少なくとも１つ以上のコンタクト・パッドが設けられていることを特徴とする半導体集積回路。
3. 請求項１又は２に記載の半導体集積回路において、
   前記パワー・トランジスタは、分離層によって複数に分割されていることを特徴とする半導体集積回路。
4. 請求項１〜３のうちのいずれか１項に記載の半導体集積回路において、
   前記スリットは、前記第１のバス及び前記第２のバスの各々における周縁部に形成されていることを特徴とする半導体集積回路。
5. 請求項１〜３のうちのいずれか１項に記載の半導体集積回路において、
   前記スリットは、前記第１のバス及び前記第２のバスの各々における内部に形成されていることを特徴とする半導体集積回路。
6. 請求項１〜３のうちのいずれか１項に記載の半導体集積回路において、
   前記スリットは、前記第１のバス及び前記第２のバスの各々における周縁部及び内部に複数形成されていることを特徴とする半導体集積回路。
7. 請求項１〜３のうちのいずれか１項に記載の半導体集積回路において、
   前記第１のバス及び前記第２のバスの各々は、前記スリットによって複数に分割されており、
   前記複数に分割されたバスの各々には１つのコンタクト・パッドが形成されており、
   前記パワー・トランジスタのサイズは、平面的に見て、前記複数に分割されたバスにおける前記コンタクト・パッドの各々のサイズ以上の大きさを有していることを特徴とする半導体集積回路。
8. 半導体基板上に集積化されたパワー・トランジスタを形成する工程と、
   前記パワー・トランジスタの上に第１の層間絶縁膜を形成する工程と、
   前記パワー・トランジスタの直上に前記第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、前記パワー・トランジスタの第１の電極として機能する少なくとも１つ以上の第１の金属パターン及び前記パワー・トランジスタの第２の電極として機能する少なくとも１つ以上の第２の金属パターンを形成する工程と、
   前記第１の層間絶縁膜の上に、前記少なくとも１つ以上の第１の金属パターン及び前記少なくとも１つ以上の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、
   前記第１の金属層の直上に前記第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、前記少なくとも１つ以上の第１の金属パターンと電気的に接続すると共に少なくとも１つのスリットを有する単一の第１のバス、及び前記少なくとも１つ以上の第２の金属パターンと電気的に接続すると共に少なくとも１つのスリットを有する単一の第２のバスを形成する工程と、
   前記第２の層間絶縁膜の上に、前記第１のバス及び前記第２のバスを覆うように第３の層間絶縁膜を形成する工程と、
   前記第３の層間絶縁膜に、前記第１のバス及び前記第２のバスの各々を露出するように、前記各々に１つの開口部を形成する工程と、
   前記開口部の各々に露出する前記第１のバスと前記第２のバスとにコンタクト・パッドを設ける工程と、
   前記コンタクト・パッドに少なくとも１つの接続部材を取り付ける工程とを備えることを特徴とする半導体集積回路の製造方法。
9. 請求項８に記載の半導体デバイスの製造方法において、
   前記開口部を形成する工程は、前記第３の層間絶縁膜に、前記第１のバス及び前記第２のバスの各々を露出するように、前記各々に少なくとも１つ以上の開口部を形成する工程を含むことを特徴とする半導体集積回路の製造方法。

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