JP2008140531A - 半導体装置及びメモリ - Google Patents

Abstract

【課題】応答性が速く消費電力を削減することができる半導体装置及びメモリを提供すること。
【解決手段】半導体装置は、外部から供給される電源電圧ＶＤＤ０より低い第１の降圧電圧ＶＩＮＴ１を生成する第１の降圧回路１２と、第１の降圧電圧ＶＩＮＴ１より低い第２の降圧電圧ＶＩＮＴ２を生成する第２の降圧回路１３とを備える。第１の降圧回路１１は電源電圧相当の耐圧を有し、第２の降圧回路は第１の降圧電圧相当の耐圧を有する。
【選択図】図２

Description

本発明は、電源電圧より低い電圧を生成する降圧回路を搭載した半導体装置及びメモリに関する。

ＤＲＡＭでは、通常ワード等を駆動する厚膜系のトランジスタと、ロジック部分を駆動する薄膜系のトランジスタとを有している。薄膜系のトランジスタは、例えば２．５Ｖ程度、厚膜系は例えば３．３Ｖ程度までの電圧を扱うことが可能となっている。ところがメモリセルは、消費電力削減の観点から例えば１．８Ｖ程度で動作させる。そこで、外部電圧ＶＤＤ０を例えば１．８Ｖに降圧させる降圧回路が必要となる（例えば特許文献１参照）。

図１８は、従来のメモリ及びその周辺に設けられる降圧回路を示す図である。図１８に示すように、降圧回路部１１０は、例えば３．３Ｖなどの外部システムの電源ＶＤＤ０を供給する電源端子１１１と、降圧回路１１２、１１３を有する。Ｉ／Ｏインターフェース３１などは、外部電源ＶＤＤ０がそのまま供給される。また、周辺ロジック回路２０には、外部電源ＤＶＶ０を例えば２．５Ｖなどに降圧した降圧電圧Ｖ１が供給される。このため、降圧回路部１１０は降圧回路１１２を有する。降圧回路１１２は、外部電圧ＶＤＤ０から降圧電圧Ｖ１を生成する。また、メモリセル２１は更に低い例えば１．８Ｖなどの降圧電圧Ｖ２が供給される。このため降圧回路部１１０は降圧回路１１３を有する。降圧回路１１３は、外部電圧ＶＤＤ０から降圧電圧Ｖ２を生成する。

ところで、特許文献２に記載されているように、オーバードライブ方式では、図１９に示すように、ワード線を活性化してワード線昇圧電圧ＶＰＰまで立ち上げた後、ビット線を活性化してＨｉｇｈ側のビット線（Ｔ）をアレイ用内部降圧電圧ＶＤＬ、Ｌｏｗ側のビット線（Ｂ）を接地電圧ＶＳＳまでそれぞれ開いて増幅する。この際、オーバードライブ用起動パルスＦＡＳＡＰ１Ｔを発生して、Ｈｉｇｈ側のビット線（Ｔ）をオーバードライブ用電圧ＶＤＤＡまで開いた後、ＶＤＬ用センスアンプ起動信号ＦＡＳＡＰ２Ｔを発生してアレイ用内部降圧電圧ＶＤＬで安定させる。
特開２０００−１４９５６５号公報

しかしながら、降圧回路を設けることでメモリセルアレイの電源降圧化を図ることができるものの、このように高い電源電圧ＶＤＤ０から低い電圧を生成するためには、厚膜トランジスタを使用した降圧回路が必要となり、応答性が悪く、またカレントミラー電流が大きくなり消費電流が大きいという問題点がある。

また、段降圧回路を設けてオーバードライブを実現しようとすると、オーバードライブ電圧を電源電位とし、通常電圧を降圧電圧とする必要がある。よって、降圧回路は、結局ＶＤＤに合わせた厚膜のトランジスタで構成する必要があり、上述したように応答性が悪く高速化を阻害することとなる。

本発明に係る半導体装置は、外部から供給される電源電圧より低い第１の降圧電圧を生成する第１の降圧回路と、前記第１の降圧電圧より低い第２の降圧電圧を生成する第２の降圧回路とを備え、前記第１の降圧回路は前記電源電圧以上の耐圧を有し、前記第２の降圧回路は前記第１の降圧電圧以上の耐圧を有するものである。

本発明にかかるメモリは、複数のバンクに共通に設けられ電源電圧から当該電源電圧より低い第１の降圧電圧を生成する第１の降圧回路と、各バンクに個別に設けられ前記第１の降圧電圧から当該第１の降圧電圧より低い第２の降圧電圧を生成する第２の降圧回路と、前記第２の降圧電圧で駆動される複数のメモリバンクとを有し、前記第１の降圧回路は前記電源電圧以上の耐圧を有し、前記第２の降圧回路は前記第１の降圧電圧以上の耐圧を有するものである。

本発明においては、第２の降圧回路が外部から供給される電源電圧より低い第１の降圧電圧から第２の降圧電圧を生成する。よって、第１の降圧電圧以上の耐圧を有するため、外部から供給される電源電圧から第２の降圧電圧を生成する回路に比して低い耐圧のトランジスタで構成することができる。

本発明によれば、応答が速く消費電力を削減することができる半導体装置及びメモリを提供することができる。

実施の形態１．
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１（ａ）は、本発明の実施の形態にかかる半導体装置を示すブロック図である。図１（ａ）に示すように、半導体装置１は、降圧回路部１０、基準電圧発生回路２６、センスアンプＳ１〜Ｓ４（２１）、セルアレイＳＡ１〜ＳＡ４（２２）、ロウデコーダ２３、コマンド制御部２４、カラムデコーダ２５、昇圧回路２７及びＩ／Ｏインターフェース３１等を有する。降圧回路部１０は、第１降圧回路１２及び第２降圧回路１３などを有する。

基準電圧発生回路２６は、外部システムからの外部電圧ＶＤＤ０に基づき例えば２．５Ｖ等の基準電圧ＶＲＥＦ１、例えば１．８Ｖ等の基準電圧ＶＲＥＦ２を生成し、それぞれ第１降圧回路１２、第２降圧回路１３に供給する。第１降圧回路は、外部システムからの外部電圧ＶＤＤ０が供給され、ＶＲＥＦ１に基づき第１の降圧電圧（第１の内部電圧）ＶＩＮＴ１（＝ＶＲＥＦ１）を生成する。

第２降圧回路１３は、第１降圧回路１２からＶＩＮＴ１が供給され、基準電圧ＶＲＥＦ２に基づき第２降圧回路（第２の内部電圧）ＶＩＮＴ２（ＶＲＥＦ２）を生成する。

ロウデコーダ２３は、昇圧回路２７により電源電圧ＶＤＤ０を昇圧した電圧を選択ワード線に供給する。また、ロウアドレスを生成してセンスアンプＳ１〜Ｓ４に入力する。カラムデコーダ２５は、カラムアドレスを生成してセンスアンプＳ１〜Ｓ４に入力する。コマンド制御部２４は、ロウデコーダ２３及びカラムデコーダ２５がシリアル信号からロウアドレス、カラムアドレスを生成するための信号を振り分ける。これらロウデコーダ２３、カラムデコーダ２５、コマンド制御部２４は、第１降圧回路１２が生成した第１の降圧電圧ＶＩＮＴ１により動作する。

Ｉ／Ｏインターフェース３１はメモリセルアレイ２２と外部端子３２との間のデータのやり取りを制御する。このＩ／Ｏインターフェース３１は外部電圧に基づき動作する。

ここで、本実施の形態においては、降圧回路を２種類有する。すなわち、先ず、図１（ｂ）に示すように、例えば３．３Ｖなどの外部電圧ＶＤＤ０から例えば２．５Ｖ等の第１の降圧電圧ＶＩＮＴ１を生成する第１降圧回路１２を有する。そしてさらに、図１（ｃ）に示すように、第１の降圧電圧ＶＩＮＴ１からさらに低い例えば１．８Ｖなどの第２の降圧電圧ＶＩＮＴ２を生成する第２降圧回路１３を有する。

このため、第１降圧回路１２は電源電圧相当又はそれ以上の耐圧を有し、第２降圧回路１３は第１の降圧電圧相当又はそれ以上の耐圧を有するよう構成される。すなわち、第１降圧回路を構成するトランジスタの酸化膜の厚さは第２降圧回路を構成するトランジスタの酸化膜の厚さより厚いものとなっている。

図２は、図１に示す降圧回路部分を更に詳細に示すブロック図である。なお、図２に示す降圧回路部において図１に示す半導体装置と同一の構成要素は同一の符号を付してその詳細な説明は省略する。図２に示すように、降圧回路部１０は、電圧変換をする第１降圧回路１２、第２降圧回路１３_１〜１３_４、電源保護回路１６、１７、切替回路１５を有する。

第１降圧回路１２は、上述したように外部システムからの外部電源ＶＤＤ０を第１の降圧電圧ＶＩＮＴ１に電圧変換する回路であり、生成した第１の降圧電圧ＶＩＮＴ１を周辺ロジック回路２０及び第２降圧回路１３_１〜１３_４に供給する。

切替回路１５は、外部電源を供給する電源端子１１と第２降圧回路１３_１〜１３_４との間に設けられており、この切替回路１５をＯＮすることで、第１降圧回路１２からの第１の降圧電圧ＶＩＮＴ１ではなく、外部電源が第２降圧回路１３_１〜１３_４に直接供給されるように構成されている。この切替回路１５は、アルミマスタスライス等のマスク的な切替でもよく、テストモード、フューズ情報等による電気的な信号切替でもよい。ここで、外部電源の電圧が第１の降圧電圧と同じ場合、すなわち外部電源が低い場合には、第１降圧回路は不要である。本実施の形態においては、この切替回路１５を有するため、第１降圧回路１２を使用せず、電源端子１１からの外部電圧を直接第２降圧回路１３_１〜１３_４や、周辺ロジック回路２０に供給することができる。

また、電源端子１１からの外部電源供給ラインには電源保護回路１６がスイッチＳＷ１を介して接続されている。また、第１の降圧電圧供給ラインには、スイッチＳＷ２を介して電源保護回路１７が接続されている。スイッチＳＷ１、スイッチＳＷ２は、上述と同様、アルミマスタスライス等のマスク的な切替でもよく、テストモード、フューズ情報等による電気的な信号切替でもよい。外部電源が第１降圧回路１２に供給されている場合は、スイッチＳＷ１をオンして電源保護回路１６を動作させる。また、外部電源が第１降圧回路１２を介さず直接第２降圧回路１３に供給されている場合は、スイッチＳＷ２をオンして電源保護回路１７を動作させる。

第２降圧回路１３_１〜１３_４は、上述したように第１の降圧電圧ＶＩＮＴ１を電圧変換して第２の降圧電圧ＶＩＮＴ２を生成する。第２降圧回路１３は、第１の降圧電圧ＶＩＮＴ１は外部電圧より低いので、第１降圧回路１２より耐圧が低いトランジスタを使用することができる。すなわち、酸化膜厚が薄いトランジスタを使用することができるため、切替速度が向上し、低消費電力を実現する。

本実施の形態においては、外部電源を降圧する第１降圧回路１２と、この第１降圧回路１２が降圧した第１の降圧回路ＶＩＮＴ１を更に降圧する第２降圧回路１３を設けることで、外部電源から第２の降圧電圧を生成するのに比して、第２降圧回路１３として酸化膜厚が薄いトランジスタからなる降圧回路を使用することができる。したがって、酸化膜厚が薄いため、カレントミラー電流を減少させ、応答性を向上することができる。

なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、ＤＲＡＭにおいてセンスアンプの増幅の効率を向上させるために、セルデータ増幅の初期に、センスアンプ駆動にリストア電圧よりも高い電圧を使用する「オーバードライブ方式」がある。その方式を本願の降圧回路に適用すれば、より効果的に安定した降圧電圧をＤＲＡＭコアに供給することができる。さらに、そのオーバードライブを、全ての降圧回路に適用するか、又は一部の降圧回路に適用するなどしてもよく、更にはオーバードライブの実施タイミングを最適化することにより、より効果的に降圧電圧を供給できることは言うまでもない。

実施の形態２．
次に、本発明の実施の形態２について説明する。図３及び図４は、それぞれ第１降圧回路１２及び第２降圧回路１３の具体的構成を示す回路図である。なお、以下に示す実施の形態において、図１及び図２に示す実施の形態１と同一の構成要素には同一の符号を付してその詳細な説明は省略する。図３に示すように、第１降圧回路１２は、電源検知回路１２１及びドライバ１２２を有する。

電源検知回路１２１は、ＮチャンネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５、ＰチャンネルＭＯＳトランジスタＭＰ１１、ＭＰ１２を有する。ドライバ１２２は、ＮチャンネルＭＯＳトランジスタＭＮｐｏｗｅｒ１からなる。各トランジスタのゲート膜厚は厚膜となっている。ここで、アンプを構成するトランジスタのうち、基準電圧ＶＲＥＦ１が入力されるＭＮ１２が第１トランジスタ、ＭＮ１２と差動対を構成するＭＮ１１が第２トランジスタとして設けられている。また、後述するＢＡＮＫ共通オーバーチャージ信号が入力されるＭＮ１３が、ＭＮ１２に並列に設けられ、ＶＩＮＴ１の電圧を調整する電圧調整トランジスタであり、ＭＮ１４がＭＮ１３に流れる電流を調整する電流調整トランジスタである。

ＭＰ１１とＭＰ１２はゲートが接続され、ソースが電源電位ＶＤＤ０に接続されカレントミラーを構成する。ＭＰ１２はゲートとドレインが短絡され、そのドレインにはＭＮ１４のドレインが接続され、ＭＮ１４には直列にＭＮ１３が接続される。また、直列に接続されたＭＮ１４、ＭＮ１３とは並列に、ＭＮ１２が接続されている。さらに、ＭＰ１１のドレインにはＭＮ１１のドレインが接続され、そのゲートがＭＮｐｏｗｅｒ１のソースに接続されている。また、ＭＮ１１及びＭＮ１３のソースはＭＮ１５のドレインに接続され、ＭＮ１５のソースは接地され、ゲートにはＶＤＣが供給されている。ＶＤＣの値によって電源検知回路１２１が動作するか否かが設定される。ＭＮ１３のゲートにはＯＲ回路１０１の出力が接続され、ＯＲ回路１０１から後述するＢＡＮＫ共通オーバーチャージ信号が入力される。また、ＭＮ１２のゲートには、ＶＲＥＦ１が供給され、ＭＮ１４のゲートにはＶｒｃｏｎｔが供給されている。ＶＲＥＦ１は、ＢＡＮＫ共有オーバーチャージ信号がＬｏｗのときのＶＩＮＴ１の値を設定するための電圧である。Ｖｒｃｏｎｔは、ＭＮ１４のＯＮ抵抗の値を設定するための電圧であって、Ｖｒｃｏｎｔが大きければＭＮ１４のＯＮ抵抗が小さくなる。

ＭＮｐｏｗｅｒ１のドレインは電源電位ＶＤＤ０に接続され、ゲートはＭＰ１１のドレイン（ＭＮ１１のドレイン）と接続され、ＶＤＤＡＣＴＤ１が供給される。ソースが出力端子と接続されＶＩＮＴ１を出力する。ＶＩＮＴ１は、上述したように、１段目降圧回路の出力電圧である。

次に、この第１降圧回路１２の動作について説明する。電源検知回路１２１においては、ＶＩＮＴ１とＶＲＥＦ１の電位差を比較し、ドライバ１２２のゲート電圧（ＶＤＤＡＣＴＤ１）を制御する。すなわち、ＶＩＮＴ１が電流消費により電圧が降下すると、ＶＩＮＴ１＜ＶＲＥＦ１を検知し、ＶＤＤＡＣＴＤ１が上昇するように動作する。

ここで、ＢＡＮＫ共通オーバーチャージ信号をゲートに入力したＭＮ１３と、ＶＲＥＦ１をゲートに入力したＭＮ１２とは並列接続されているため、ＶＲＥＦ１及びＢＡＮＫ共通オーバーチャージ信号がＨｉｇｈのとき、この２段のトランジスタに電流が流れ、電流検知回路１２１において擬似的にＶＲＥＦ１が高くなりオフセットが生じる。この第１降圧回路１２では、後述する第２降圧回路１３が大量に電流を消費することが予想されるセンス時において、予めＶＤＤＡＣＴＤ１を高いレベルとし、第２降圧回路１３の電流消費に備えるものである。

具体的に説明する。ＢＡＮＫ共有オーバーチャージ信号がＬｏｗの場合、ＶＩＮＴ１が低下すると、ＭＮ１１に流れる電流が小さくなる。これにより、ＭＰ１１に流れる電流が大きくなる。これに応じてＶＤＤＡＣＴＤ１が上昇し、ＶＩＮＴ１が上昇する。

また、ＢＡＮＫ共通オーバーチャージがＨｉｇｈのとき、ＭＮ１２がＯＮのため、ＭＮ１２、ＭＮ１４に並列に電流が流れる。すなわち、擬似的にＶＲＥＦ１を上昇した状態となる。したがって、ＶＩＮＴ１が低下する。これにより、ＭＮ１１に流れる電流が減少し、ＭＰ１１に流れる電流が増大する。これに応じてＶＤＤＡＣＴＤ１が上昇する。

次に、第２降圧回路について説明する。図４に示すように、第２降圧回路１３は、電源検知回路１３１及びドライバ１３２を有する。本実施の形態にかかる第２降圧回路１３は、基本的には、第１降圧回路１２と同様の構成を有している。ただし、構成するトランジスタのゲート膜厚は薄膜となっている。

図４に示すように、電源検知回路１３１は、ＮチャンネルＭＯＳトランジスタＭＮ２１〜ＭＮ２５、ＰチャンネルＭＯＳトランジスタＭＰ２１、ＭＰ２２を有する。ドライバ１３２は、ＮチャンネルＭＯＳトランジスタＭＮｐｏｗｅｒ２からなる。ここで、アンプを構成するトランジスタのうち、基準電圧ＶＲＥＦ２が入力されるＭＮ２２が第１トランジスタ、ＭＮ２２と差動対を構成するＭＮ２１が第２トランジスタとして設けられている。また、後述するＢＡＮＫ共通オーバーチャージ信号が入力されるＭＮ２３が、ＭＮ２２に並列に設けられ、ＶＩＮＴ２の電圧を調整する電圧調整トランジスタであり、ＭＮ２４がＭＮ２３に流れる電流を調整する電流調整トランジスタである。

ＭＰ２１とＭＰ２２はゲートが接続され、ソースが電源電位ＶＤＤ０に接続されカレントミラーを構成する。ＭＰ２２はゲートとドレインが短絡され、そのドレインにはＭＮ２４のドレインが接続され、ＭＮ２４には直列にＭＮ２３が接続される。また、直列に接続されたＭＮ２４、ＭＮ２３とは並列に、ＭＮ２２が接続されている。さらに、ＭＰ２１のドレインにはＭＮ２１のドレインが接続され、そのゲートがＭＮｐｏｗｅｒ２のソースに接続されている。また、ＭＮ２１及びＭＮ２３のソースはＭＮ２５のドレインに接続され、ＭＮ２５のソースは接地され、ゲートにはＶＤＣが供給されている。ＶＤＣの値によって電源検知回路１３１が動作するか否かが設定される。ＭＮ２３のゲートには後述するＢＡＮＫ０オーバーチャージ信号が入力される。なお、この第２降圧回路はＢＡＮＫ０で使用されるものとする。また、ＭＮ２２のゲートには、ＶＲＥＦ２が供給され、ＭＮ２４のゲートにはＶｒｃｏｎｔが供給されている。ＶＲＥＦ２は、ＢＡＮＫオーバーチャージ信号がＬｏｗのときのＶＩＮＴ２の値を設定するための電圧である。Ｖｒｃｏｎｔは、ＭＮ２４のＯＮ抵抗の値を設定するための電圧であって、Ｖｒｃｏｎｔが大きければＭＮ４のＯＮ抵抗が小さくなる。

ＭＮｐｏｗｅｒ２のドレインは電源電位ＶＩＮＴ１に接続され、ゲートはＭＰ２１のドレイン（ＭＮ２１のドレイン）と接続され、ＶＤＤＡＣＴＤ２が供給される。ソース電位がＶＩＮＴ２となる。ＶＩＮＴ２は、上述したように、２段目降圧回路の出力電圧である。

次に、この第２降圧回路１３の動作について説明する。ＢＡＮＫ共有オーバーチャージ信号がＬｏｗの場合、ＶＩＮＴ２が低下すると、ＭＮ２１に流れる電流が減少する。これにより、ＭＰ２１に流れる電流が大きくなる。これに応じてＶＤＤＡＣＴＤ２が上昇し、ＶＩＮＴ２が上昇する。

また、ＢＡＮＫ共通オーバーチャージがＨｉｇｈのとき、ＭＮ２２がＯＮのため、ＭＮ２２、ＭＮ２４に並列に電流が流れる。すなわち、擬似的にＶＲＥＦ２を上昇した状態となる。したがって、ＶＩＮＴ２が低下する。これにより、ＭＮ２１に流れる電流が減少し、ＭＰ２１に流れる電流が増大する。これに応じてＶＤＤＡＣＴＤ１が上昇する。

次に、このような第１降圧回路１２、第２降圧回路１３を上述した図２のようなメモリに適用した場合について説明する。図５は、センスアンプ、メモリセル及び多段降圧回路を示す図である。ここでは、ｎ個のバンクＢＡＮＫｎのうちＢＡＮＫ０〜ＢＡＮＫ２までのメモリセルを示している。

図５に示すように、第１降圧回路１２に第２降圧回路１３が接続されＶＩＮＴ１が供給されている。第２降圧回路１３は、各バンク毎に設けられ、そのセンスアンプに第２降圧電圧ＶＩＮＴ２を供給している。ここで、本実施の形態においては、オーバーチャージを実施するため、第１降圧回路１２には、ＢＡＮＫ０〜ＢＡＮＫ３オーバーチャージ信号が入力される。上述したように、これらの信号はＯＲ回路１０１にて論理和がとられ、ＢＡＮＫ共通オーバーチャージ信号とされる。また、第２降圧回路１３には、各バンクに応じたＢＡＮＫｎオーバーチャージ信号が入力されている。

図６は、第１降圧回路、第２降圧回路に夫々入力される信号波形を示す図である。ＢＡＮＫ０オーバーチャージ信号がＨｉｇｈになるとＢＡＮＫ共通オーバーチャージ信号もＨＩｇｈになり、ＶＤＤＡＣＴＤ１の電圧が上昇する。これによりＶＩＮＴ１の電圧も上昇する。このとき、ＢＡＮＫ０のＶＤＤＡＣＴＤ２も上昇し、これに応じてＶＩＮＴ２の電圧が上昇してオーバーチャージが実現する。オーバーチャージでは、センスアンプ２１に接続されたビット線ＢＬ、ＢＬＢの電位差が除々に大きくなりセンス期間が開始する。

このように、ＢＡＮＫｎオーバーチャージ信号に基づきＭＮ１３に電流を流して電源検知回路１２１にオフセットをつけ、第１降圧回路１２の出力電圧を上昇させる（強制活性化をする）。本実施の形態のように、２段降圧の場合には、１段目の第１降圧回路１２に接続される２段目の第２降圧回路１３における消費電流に合わせ、第１降圧回路１２の出力電圧を上昇させる必要がある。通常、ＤＲＡＭセンスアンプは多大な電流を消費し、オーバードライブやオーバーチャージといった様々な手法が用いられるが、本実施の形態においては、ＢＡＮＫ毎に入力するＢＡＮＫｎオーバーチャージ信号（センス信号）のＯＲをとり、ＢＡＮＫ共通オーバーチャージ信号とする。そして、第２降圧回路１３のオーバードライブ、オーバーチャージのタイミングにあわせて第１降圧回路のオーバードライブ、オーバーチャージを実施することで、第２降圧回路１３に供給する電荷量を補う。これにより、第１降圧回路１２の応答性を改善し、第１降圧回路１２の電源降下を抑えると共に、第２降圧回路１３の高速動作を補償することができる。

ここで、本実施の形態においては、ＯＲ回路１０１にＢＡＮＫ０〜３オーバーチャージ信号を入力してＢＡＮＫ共通オーバーチャージ信号を生成するものとして説明したが、図７に示すように、電源検知回路１２１ａ内でＢＡＮＫ０〜３オーバーチャージ信号の論理和を求めることも可能である。すなわち、ＭＮ１３と並列にＭＮ１６〜ＭＮ１８を接続し、ＭＮ１３、ＭＮ１６〜ＭＮ１８にそれぞれＢＡＮＫ０〜３オーバーチャージ信号を入力してもよい。

次に、本実施の形態にかかる変形例について説明する。図８及び図９は、本実施の形態の変形例にかかる第１降圧回路を示す回路図である。図３に示す第１降圧回路は、ＶＩＮＴ１とＶＲＥＦ１との間にオフセットを設けることで電流能力を上げ、オーバードライブ、オーバーチャージを実施するものであるが、本変形例においてはＢＡＮＫ共通オーバーチャージ信号によりアンプの応答性を制御する。

図８に示す例は、図３に示す電源検知回路１２１において、差動対を構成するＭＮ１１及びＭＮ１２と、第１の電流源としてのＭＮ１５との間に第２の電流源トランジスタとしてのＭＮ１９を直列に接続する。そして、このＭＮ１９が有効か無効かを切り替えるスイッチングトランジスタとしてのＭＮ１３を、ＭＮ１９に並列に接続する。この電源検知回路１２１ｂは、ＭＮ１９のゲートにはＭＮ１５と同様にＶＤＣを入力する。また、図９に示す例は、図７と同様、電源検知回路１２１ｃにおいて、ＭＮ１３にＢＡＮＫ共通オーバーチャージ信号を入力する替わりに、ＭＮ１３に対して並列にＭＮ１６〜ＭＮ１８を設け、ＭＮ１３、ＭＮ１６〜ＭＮ１８にそれぞれＢＡＮＫ０〜３オーバーチャージ信号を入力している。

このように、本変形例にかかる第１降圧回路１２は、第２の降圧回路１３の消費電流に合わせてアンプに流れる電流を大きくしその能力を上げる。ここでは、ＢＡＮＫｎオーバーチャージ信号に合わせてその応答性及び能力を制御している。なお、ＢＡＮＫｎオーバーチャージ信号の替わりに後述するＢＡＮＫｎのＶＤＬ活性化信号をそれぞれ入力してその能力を上げることも可能である。

実施の形態３．
次に、本発明の実施の形態３について説明する。本実施の形態は、上記オーバーチャージではなく出力ドライバのゲート電圧を大きく変位させることで強制的に電荷を供給する能力を向上させるオーバードライブ方法に適用したものである。

図１０は、本実施の形態にかかる第１降圧回路１２を示す図である。第１降圧回路１２は電源検知回路１２３及びドライバ１２４を有する。電源検知回路１２３は、ＮチャンネルＭＯＳトランジスタＭＮ３１〜ＭＮ３６、ＰチャンネルＭＯＳトランジスタＭＰ３１〜ＭＰ３７、定電流源１０２、インバータ１０３を有する。ドライバ１２４は、ＰチャンネルＭＯＳトランジスタＭＰｐｏｗｅｒ１及びこれに直列されたＮチャンネルＭＯＳトランジスタＭＮＲを有する。

ＭＰ３５、ＭＰ３６、ＭＰ３７は夫々ソースが電源電位ＶＤＤ０に接続され並列接続されている。ＭＰ３７のドレインはＭＰｐｏｗｅｒ１のゲートに接続されている。ＭＰ３５のゲートにはＥＮＡＢＬ信号が入力される。ＥＮＡＢＬ信号は電源検知回路１２３を動作させるか否かを決定する信号である。このＥＮＡＢＬ信号は、第２降圧回路が活性化するコマンドがＢＡＮＫによらず入力された場合、共通して第１降圧回路を活性化するための信号である。全ＢＡＮＫが非活性になった時点でＬｏｗとなる。

ＭＰ３５のドレインは、ＭＰ３２及びＭＰ３１のゲートに共通に接続されている。ＭＰ３１、ＭＰ３２はそのゲートが相互に接続され、ソースが電源電位ＶＤＤ０に接続され、カレントミラーを構成する。ＭＰ３２はゲートとドレインが短絡されている。ＭＰ３２のドレインにはＭＮ３４のソースが接続される。ＭＰ３４はゲートとソースが短絡されている。

ＭＰ３１のドレインには、ＭＮ３２、ＭＮ３３のドレインが接続されている。ＭＮ３２及びＭＮ３３は並列接続され、そのソースにＭＮ３６のドレインが接続されている。ＭＮ３２のゲートにはＶＲＥＦ１が供給され、ＭＮ３３のゲートにはＢＡＮＫ共通オーバーチャージ信号が入力される。ＭＮ３６のソースは接地に接続された定電流源１０２に接続されゲートにはＥＮＡＢＬ信号が供給されている。

ＭＰ３３、ＭＰ３４はそのゲートが相互に接続されると共にＭＰ３６のドレインに接続され、ソースには電源電位ＶＤＤ０が供給されカレントミラーを構成する。ＭＰ３３のゲートとドレインは短絡されている。ＭＰ３３のドレインにはまたＭＮ３１のドレインが接続され、そのソースはＭＰ３６のドレインに接続されている。そのゲートはＭＰｐｏｗｅｒ１のドレインに接続され、当該ドレインからＶＩＮＴ１を出力する。

ＭＰ３４のドレインにはＭＮ３５のドレインが接続され、そのゲートがＭＮ３４のゲート及びＭＮ３４のドレインと接続され、ソースは接地されている。ＭＮ３４は、ソースは接地され、ゲートには、インバータ１０３を介したＥＮＡＢＬＥ信号が供給される。

ドライバ１２４においては、電源電圧ＶＤＤ０に接続されたＭＮＲに直列にＭＰｐｏｗｅｒ１が接続されている。ＭＮＲのゲートにはＶＰＰが供給されている。ＭＰｐｏｗｅｒ１のゲートはＭＰ３７及びＭＰ３４のドレインに接続され、ＶＤＤＡＣＴＤ１が供給されている。

このように構成された第１降圧回路１２は、実施の形態２にかかる第１降圧回路を一般的なプッシュプルタイプに置き換えたものである。本第１降圧回路１２においても、実施の形態２と同様、ＢＡＮＫ共通オーバーチャージ信号をゲートに入力して電源検知回路にオフセットをもたらすＭＮ３３を備える。ここで、本実施の形態においても、Ｖｒｃｏｎｔが入力されるＭＮ１４を設け、実施の形態２と同様、ＮチャンネルＭＯＳトランジスタを縦積みするようにしてもよい。

この第１降圧回路１２においても、第２降圧回路がオーバードライブで大電流を流すのに合わせてＢＡＮＫ共通オーバーチャージ信号により活性化することで、第２降圧回路に供給する電荷量を補うことができる。

次に、本実施の形態にかかる第２降圧回路１３について説明する。図１１は、本実施の形態にかかる第２降圧回路を示す図である。第２降圧回路１３は電源検知回路１３３及びドライバ１３４を有する。

電源検知回路１３３は、ＮチャンネルＭＯＳトランジスタＭＮ４１〜ＭＮ４４、ＰチャンネルＭＯＳトランジスタＭＰ４１〜４４、定電流源１０４、インバータ１０５を有する。ドライバ１３４はＰチャンネルＭＯＳトランジスタＭＰｐｏｗｅｒ２を有する。

ＭＰ４３はソースがＶＩＮＴ１に接続されゲートにはインバータ１０５を介してＢＡＮＫｎオーバードライブ信号が供給される。ドレインはＭＰ４２及びＭＰ４１のゲートに共通に接続されている。このＭＰ４３は、アンプをＯＮ・ＯＦＦする第３トランジスタとして機能する。ＭＰ４３はＢＡＮＫｎオーバードライブ信号の反転信号が供給され、ＯＮすることでアンプの動作を停止させる。ＭＰ４１及びＭＰ４２のソースはＶＩＮＴ１に接続されゲートは相互に接続されカレントミラーを構成する。ＭＰ４２のゲートとドレインは短絡されている。ＭＰ４２のドレインにはＭＮ４３のドレインが接続されている。ＭＮ４３はゲートにＶＲＥＦ２が供給されている。また、ＭＮ４３に並列にＭＮ４２が接続されており、ゲートにはＭＡＮＫ共通オーバーチャージ信号が供給されている。ＭＮ４３のソースは接地に接続された定電流源１０４に接続されている。さらに、ＭＰ４１のドレインにはＭＮ４１のドレインが接続され、そのゲートがＭＰｐｏｗｅｒ２のドレインに接続されている。ＭＮ４１のドレイン電圧がＶＤＤＡＣＴＤ２となり、ドライバ１３４を構成するＭＰｐｏｗｅｒ２のゲートに供給される。ＭＰｐｏｗｅｒ２のソースがＶＩＮＴ１に接続され、ドレインからＶＩＴＮ２を出力する。また、ＭＰｐｏｗｅｒ２のゲートにはソースがＶＩＮＴ１に接続されたＭＰ４４のドレインが接続されている。ＭＰ４４のゲートにはＶＤＬ活性化信号が供給される。ＭＰ４４のドレインには、ソースが接地されたＭＮ４４のドレインが接続される。ＭＮ４４のゲートにはＢＡＮＫｎオーバードライブ信号が供給される。

次に、この第１降圧回路１２及び第２降圧回路１３の動作について説明する。図１２は各ノードにおける信号波形を示す図である。ＥＮＡＢＬＥ信号がＬｏｗの場合は、図１０におけるＭＰ３５、ＭＰ３６、ＮＰ３７がＯＦＦし、よってＭＰｐｏｗｅｒ１もＯＦＦとなる。

次に、ＥＮＡＢＬＥ信号がＨｉｇｈで、ＢＡＮＫ共通オーバーチャージ信号がＨｉｇｈのとき、図１０におけるＭＰ３５、ＭＰ３６、ＭＰ３７はＯＦＦ、ＭＮ３６がＯＮする。また、ＭＮ３３がＯＮして、ＭＮ３２、ＭＮ３３に並列に電流が流れる。これにより、擬似的にＶＲＥＦ１を上昇した状態になる。よって、ＶＩＮＴ１が低下し、ＭＮ３５に流れる電流が増大する。同時にＭＮ３４に流れる電流が減少する。これに応じ、ＶＤＤＡＣＴＤ１が降下し、ＶＩＮＴ１が上昇する。

次に、ＥＮＡＢＬＥ信号がＨｉｇｈで、ＢＡＮＫ共通オーバーチャージ信号がＬｏｗになると、図１０におけるＭＰ３５、ＭＰ３６、ＭＰ３７はＯＦＦ、ＭＮ３６がＯＮとなる。ＭＮ３３がＯＦＦであるので、ＶＲＥＦ１＝ＶＩＮＴ１となっている。ここでＶＩＮＴ１が低下するとＭＮ３５に流れる電流が増大し、ＭＰ３４に流れる電流が減少する。これに応じてＶＤＤＡＣＴＤ１が降下し、ＶＩＮＴ１が上昇することで、ＶＲＥＦ１＝ＶＩＮＴ１となるように動作する。

また、第２降圧回路１３においては、センス期間の初期のＶＤＬ活性化信号及びオーバードライブ信号により、ドライバ１３４のＭＰｐｏｗｅｒ２をＯＮしてＶＩＮＴ２を上昇させる。オーバードライブ期間が長いとＶＩＮＴ２はＶＩＮＴ１まで上昇する。オーバードライブが終了した、オーバーチャージ期間は、擬似的にＶＲＥＦ２を上昇した状態となる。

ＶＤＬ活性化信号がＨｉｇｈ、ＢＡＮＫ共通オーバーチャージ信号がＨｉｇｈ、ＢＡＮＫｎオーバードライブ信号がＨｉｇｈのとき、ＭＰ４４がＯＦＦ、ＭＮ４４がＯＮするため、ＶＤＤＡＣＴＤ２がＬｏｗとなりＭＮｐｏｗｅｒ２がＯＮする。これにより、ＶＩＮＴ２の電圧が上昇する。なお、ＭＰ４３がＯＦＦのため、ＭＰ２１、ＭＰ２２がＯＦＦしてアンプの動作は停止する。

次に、ＶＤＬ活性化信号がＨｉｇｈ、ＢＡＮＫ共通オーバーチャージ信号がＨｉｇｈで、ＢＡＮＫｎオーバードライブ信号がＬｏｗになるとＭＮ４４がＯＦＦする。一方ＭＰ４３がＯＦＦする。よってアンプが動作し、ＭＮ４２、ＭＮ４３に電流が流れるのでこれに応じてＶＤＤＡＣＴＤ２が降下し、ＶＩＮＴ２が上昇する。

更に、ＶＤＬ活性化信号がＨｉｇｈで、ＢＡＮＫ共通オーバーチャージ信号がＬｏｗ、ＢＡＮＫｎオーバードライブ信号がＬｏｗになると、ＭＮ４２がＯＦＦするため、ＶＩＮＴ２＝ＶＦＥＲ２となる。

本実施の形態においても、実施の形態２と同様に、ＢＡＮＫ毎に入力するＢＡＮＫｎオーバーチャージ信号のＯＲをとり、ＢＡＮＫ共通オーバーチャージ信号とし、第２降圧回路１３のオーバードライブのタイミングにあわせて第１降圧回路のオーバードライブを実施することで、第２降圧回路１３に供給する電荷量を補う。こうして、第１降圧回路１２の応答性を改善し、第１降圧回路１２の電源降下を抑えると共に、第２降圧回路１３の高速動作を補償することができる。

実施の形態４．
次に、実施の形態４について説明する。図１３は、本実施の形態にかかる第１降圧回路を示す回路図である。本実施の形態は、実施の形態３にかかる第２降圧回路のトランジスタを厚膜化し、第１降圧回路に適用したものである。第１降圧回路１２に適用するため、図１１におけるＮ４４に入力するＢＡＮＫｎオーバードライブ信号が、Ｎ５４に入力するＢＡＮＫ共通オーバーチャージ信号となっている。ここで、本実施の形態においては、ＢＡＮＫ共通オーバーチャージ信号としているが、ＢＡＮＫｎのＶＤＬ活性化信号の論理和信号を入力するようにしてもよい。また、ＶＤＬ活性化信号の替わりにＥＮＡＢＬＥ信号を使用する。さらに、第１降圧電圧ＶＩＮＴ１ではなく電源電位ＶＤＤ０が供給されている。そして、ＶＲＥＦ２の替わりにＶＲＥＦ１が、またＢＡＮＫ共通オーバーチャージ信号の替わりにＢＡＮＫｎオーバーチャージ信号が供給されている点が異なる。その他の点は実施の形態３と同様である。本第１降圧回路１２においても、実施の形態３と同様の動作をし、図１２に示すタイミングチャートとなる。

ここで、図３に示す実施の形態２においては、出力ドライバがＮチャンネルＭＯＳトランジスタであったのに対し、本実施の形態においては、ＰチャンネルＭＯＳトランジスタとなっている。この第２降圧回路１２には、図１１に示す一般的なアレイ電源のオーバードライブ用の引き抜き用ＭＯＳトランジスタ（ＭＰ５４、ＭＮ５４）が付加されている。このトランジスタＭＰ５４、ＭＮ５４は、ドライバのゲート電圧を強制的に設定する強制駆動回路として機能し、ＥＮＡＢＬＥ信号がＬｏｗになるとＮＰ５４がＯＮしてドライバ１２６をＯＦＦする。

この引き抜き用ＭＯＳトランジスタを、図１０に示す第１降圧回路に適用した例を図１４に示す。図１４は、本実施の形態の変形例にかかる第１降圧回路を示す回路図である。図１４に示すように、引き抜き用のＭＰ６７、ＭＮ６７が追加されている。すなわち、ＭＰｐｏｗｅｒ２のゲートと接地の間に、ＭＰ６７、ＭＮ６７が直列に接続されている。ＭＰ６７のゲートにはＥＮＡＢＬＥ信号が供給される。ＭＮ６７のゲートにはＢＡＮＫ共通オーバーチャージ信号が供給される。このＢＡＮＫ共通オーバーチャージ信号は、上述と同じく、ＢＡＮＫｎのＢＬＤ活性化信号の論理和信号を入力するようにしてもよい。本回路においても図１２と同じタイミングチャートとなる。

実施の形態５．
次に、上述の図２に示した降圧回路部の他の例について説明する。図１５は、本実施の形態にかかる降圧回路部を示す図である。本降圧回路部１０においては、周辺ロジック２０などに第１の降圧電圧ＶＩＮＴ１を供給する第１降圧回路３１と、メモリセルにＶＩＮＴ１を供給する第１降圧回路３２とを設ける。アレイ動作する回路部分と周辺回路部分とを切り離すことで、ノイズの混入を防止することができる。

図１６及び図１７に、メモリセル部分と周辺回路部分とを分離しつつ、第１降圧回路３２と第２降圧回路１３_１〜１３_３との間に補償容量を挿入した例を示す。図１６に示すように、第１降圧回路３１のドライバを構成するトランジスタのゲートと第２降圧回路１３_１１３_３の出力との間に補償容量１１１_１〜１１１_３を設ける。この補償容量１１１_１〜１１１_３を設けることで、第２降圧回路１３_１〜１３_３のドロップにより第１降圧回路３２を応答させることができる。すなわち、第２降圧回路１３_１〜１３_３において、センス時におけるＢＡＮＫ毎の急激な電源降下に対し、第１降圧回路３２の応答感度を高めることができる。バンク毎の電源回復は電源ドロップに対してゆっくりのため、本例のように第１降圧回路３２を多バンク共通として設けてもよい。

また、図１７に示すように、バンク毎に第１降圧回路３２_１〜３２_３を設けてもよい。この場合、補償容量１１２_１〜１１２_３を第１降圧回路３２_１〜３２_３のドライバのゲートと、第２降圧回路１３_１〜１３_３の出力との間に接続する。更に、第１降圧回路３２_１〜３２_３を第２降圧回路１３_１〜１３_３から所定期間切り離すスイッチ１１３_１〜１１３_３を設けてもよい。この場合は、オーバーチャージのセンス時に、スイッチ１１３_１〜１１３_３によりオーバーチャージ期間中からセンス開始まで第１降圧回路３２_１〜３２_３と第２降圧回路１３_１〜１３_３を切り離す。ここで、オーバーチャージにより第２降圧回路１３_１〜１３_３の出力電圧であるＢＡＮＫｎのＶＩＮＴ２が上昇することにより、補償容量１１２_１〜１１２_３を介して、第１の降圧回路のＰｃｈドライバのゲート入力はドライバがＯＦＦする方向に上昇する。この第１の降圧回路のＰｃｈドライバのゲート入力の上昇を防止するため、スイッチ１１３_１〜１１３_３を設け、第１降圧回路３２_１〜３２_３から第２降圧回路１３_１〜１３_３を一旦切り離し、センス動作によりＶＩＮＴ２が落ち込む、センス開始の時点で接続するようにすることができる。

本構成においても第２降圧回路１３_１〜１３_３において、センス時におけるＢＡＮＫ毎の急激な電源ドロップに対し第１降圧回路の応答性を改善する。また、本例のように各バンクに対し第１降圧回路３２_１〜３２_３、第２降圧回路１３_１〜１３_３を設けることで、さらに第１降圧回路３２_１〜３２_３の応答改善性を高めることができる。

（ａ）は、本発明の実施の形態にかかる半導体装置を示すブロック図、（ｂ）は第１降圧回路を示す模式図、（ｃ）は第２降圧回路を示す模式図である。 図１に示す降圧回路部分を更に詳細に示すブロック図である。 本発明の実施の形態２における第１降圧回路の具体的構成を示す回路図である。 本発明の実施の形態２における第２降圧回路の具体的構成を示す回路図である。 本発明の実施の形態２におけるセンスアンプ、メモリセル及び多段降圧回路を示す図である。 本発明の実施の形態２における第１降圧回路、第２降圧回路に夫々入力される信号波形を示す図である。 本発明の実施の形態２における第２降圧回路の他の具体的構成を示す回路図である。 本発明の実施の形態２の変形例にかかる第１降圧回路の具体的構成を示す回路図である。 本発明の実施の形態２の変形例にかかる第１降圧回路の他の具体的構成を示す回路図である。 本発明の実施の形態３にかかる第１降圧回路を示す図である。 本発明の実施の形態３にかかる第２降圧回路を示す図である。 本発明の実施の形態３における第１降圧回路、第２降圧回路に夫々入力される信号波形を示す図である。 本発明の実施の形態４にかかる第１降圧回路を示す回路図である。 本発明の実施の形態４の変形例にかかる第１降圧回路を示す回路図である。 本発明の実施の形態５にかかる降圧回路部を示す図である。 本発明の実施の形態５にかかる降圧回路部の他の例を示す図である。 本発明の実施の形態５にかかる降圧回路部のさらに他の例を示す図である。 従来のメモリ及びその周辺に設けられる降圧回路を示す図である。 特許文献２に記載されているオーバードライブを説明する図である。

符号の説明

１０、１１０ 降圧回路部
１１、１１１ 電源端子
１２、１２_１〜１２_３ 第１降圧回路
１３、１３_１〜１３_４ 第２降圧回路
１５ 切替回路
１６、１７ 電源保護回路
２０ 周辺ロジック回路
２１ メモリセル
２２ メモリセルアレイ
２３ ロウデコーダ
２４ コマンド制御部
２５ カラムデコーダ
２６ 基準電圧発生回路
３１ Ｉ／Ｏインターフェース
３２ 外部端子
１２１、１２３、１２５、１２７、１３１ 電源検知回路
１２２、１２４、１２６、１２８、１３２、 ドライバ

Claims (19)

1. 外部から供給される電源電圧より低い第１の降圧電圧を生成する第１の降圧回路と、
   前記第１の降圧電圧より低い第２の降圧電圧を生成する第２の降圧回路とを備え、
   前記第１の降圧回路は前記電源電圧以上の耐圧を有し、前記第２の降圧回路は前記第１の降圧電圧以上の耐圧を有する半導体装置。
2. 前記第１の降圧回路は、第１の酸化膜厚のトランジスタを有し、
   前記第２の降圧回路は、前記第１の酸化膜厚より薄い第２の酸化膜厚のトランジスタを有する
   ことを特徴とする請求項１記載の半導体装置。
3. 前記第１の降圧回路は、周辺ロジックに電圧を供給する
   ことを特徴とする請求項１記載の半導体装置。
4. 前記第２の降圧回路は、メモリセルに電圧を供給する
   ことを特徴とする請求項１記載の半導体装置。
5. 前記外部から供給される電源電圧と、前記第１の降圧回路にて生成された前記第１の降圧電圧とのいずれか一方を選択し前記第２の降圧回路に供給する切替回路を更に有する
   ことを特徴とする請求項１記載の半導体装置。
6. 電源電圧ラインに接続される第１の電源保護回路と、第１の降圧電圧ラインに接続される第２の電源保護回路とを更に有し、
   前記電源電圧を前記第１の降圧回路に供給する場合は前記第１の電源保護回路をオンさせ、前記電源電圧を第２の保護回路に供給する場合は前記第２の電源保護回路をオンさせる
   ことを特徴とする請求項５記載の半導体装置。
7. 前記第１の降圧回路は、ドライバと前記ドライバを駆動する電源検知回路とを有し、
   前記電源検知回路は、基準電圧をゲートに入力する第１トランジスタ及びこれと差動対を構成する第２トランジスタを有するアンプと、前記第１トランジスタに並列に接続され、第１降圧電圧を調整する電圧調整トランジスタとを有する
   ことを特徴とする請求項１乃至６のいずれか１項記載の半導体装置。
8. 前記第２降圧回路は、ドライバと前記ドライバを駆動する電源検知回路とを有し、
   前記電源検知回路は、基準電圧をゲートに入力する第１トランジスタ及びこれと差動対を構成する第２トランジスタと、前記第１トランジスタに並列に接続され、第２降圧電圧を調整する電圧調整トランジスタとを有する
   ことを特徴とする請求項１乃至７のいずれか１項記載の半導体装置。
9. 前記電圧調整トランジスタには、複数のメモリバンクに対応した各オーバーチャージ信号の論理和信号が入力される
   ことを特徴とする請求項７又は８項記載の半導体装置。
10. 前記電圧調整トランジスタに流れる電流を調整する電流調整トランジスタを更に有する
    ことを特徴とする請求項７乃至９のいずれか１項記載の半導体装置。
11. 前記アンプのオンオフを制御する第３トランジスタを有する
    ことを特徴とする請求項７乃至１０のいずれか１項記載の半導体装置。
12. 前記ドライバは、ＰチャンネルＭＯＳトランジスタからなり、
    前記ＰチャンネルＭＯＳトランジスタのゲート電圧を強制的に設定する強制駆動回路を更に有する
    ことを特徴とする請求項７乃至１１のいずれか１項記載の半導体装置。
13. 前記第１の降圧回路は、ドライバと前記ドライバを駆動する電源検知回路とを有し、
    前記電源検知回路は、基準電圧をゲートに入力する第１トランジスタ及びこれと差動対を構成する第２トランジスタと、接地に接続された第１の電流源と、前記第１の電流源と前記差動対との間に接続された第２の電流源トランジスタと、前記第２の電流源トランジスタに並列に接続され当該第２の電流源トランジスタが有効か無効かを切り替えるスイッチングトランジスタとを有する
    ことを特徴とする請求項１乃至６のいずれか１項記載の半導体装置。
14. 前記電圧調整トランジスタに並列に接続された（Ｎ−１）個のトランジスタを更に有し、
    前記電圧調整トランジスタ及び（Ｎ−１）個のトランジスタに、それぞれＮ個のメモリバンクに対応したオーバーチャージ信号が入力される
    ことを特徴とする請求項７又は１３記載の半導体装置。
15. 複数のバンクに共通に設けられ電源電圧から当該電源電圧より低い第１の降圧電圧を生成する第１の降圧回路と、
    各バンクに個別に設けられ前記第１の降圧電圧から当該第１の降圧電圧より低い第２の降圧電圧を生成する第２の降圧回路と、
    前記第２の降圧電圧で駆動される複数のメモリバンクとを有し、
    前記第１の降圧回路は前記電源電圧以上の耐圧を有し、前記第２の降圧回路は前記第１の降圧電圧以上の耐圧を有するメモリ。
16. 周辺ロジックに前記第１の降圧電圧を供給する第１の降圧回路と、前記第２の降圧回路に前記第１の降圧電圧を供給する第１の降圧回路とを個別に有する
    ことを特徴とする請求項１５記載のメモリ。
17. 前記メモリバンクの各バンク毎に前記第１の降圧回路及び第２の降圧回路を有する
    ことを特徴とする請求項１５又は１６記載のメモリ。
18. 前記第１の降圧回路と前記第２の降圧回路との間に接続された補償容量を更に有する
    ことを特徴とする請求項１５乃至１７のいずれか１項記載のメモリ。
19. 前記第１の降圧回路と前記第２の降圧回路とを所定期間切り離すスイッチを更に有する
    ことを特徴とする請求項１８記載のメモリ。

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