JP2000057773A - センスアンプ駆動回路 - Google Patents
センスアンプ駆動回路Info
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Dram (AREA)
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Abstract
(57)【要約】
【課題】 メモリセルアレイの電圧を外部電源電圧より
も降圧するタイプの半導体記憶装置において、小さいレ
イアウト面積で高速にセンス及びリストアするセンスア
ンプ駆動回路を提供する。 【解決手段】 差動増幅回路とその出力をゲートに入力
したＰチャネルトランジスタでセンスアンプ電源供給線
ＳＡＰを駆動するＳＡＰ回路を各アレイ毎に配置し、外
部電源電圧を配線する。
も降圧するタイプの半導体記憶装置において、小さいレ
イアウト面積で高速にセンス及びリストアするセンスア
ンプ駆動回路を提供する。 【解決手段】 差動増幅回路とその出力をゲートに入力
したＰチャネルトランジスタでセンスアンプ電源供給線
ＳＡＰを駆動するＳＡＰ回路を各アレイ毎に配置し、外
部電源電圧を配線する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置に用いられるセンスアンプ駆動回路に関
し、特に、外部電源電圧を降圧してセンスアンプに供給
するセンスアンプ駆動回路に関する。
導体記憶装置に用いられるセンスアンプ駆動回路に関
し、特に、外部電源電圧を降圧してセンスアンプに供給
するセンスアンプ駆動回路に関する。
【０００２】
【従来の技術】近年、ダイナミック型半導体記憶装置に
おいては、大容量化、高密度化が進み、そこに使用され
る素子の小型化が顕著である。素子の小型化は、メモリ
キャパシタの容量膜やトランジスタのゲート酸化膜の薄
膜化を伴い、その結果、素子の耐圧低下を招くことにな
る。そこで、このような耐圧低下による素子の信頼性の
低下を回避するとともに、記憶装置の消費電力を削減す
ることを目的として、メモリセルアレイに供給する電圧
を、外部から供給される電源電圧ＶＣＣよりも低くする
ことが行われている。
おいては、大容量化、高密度化が進み、そこに使用され
る素子の小型化が顕著である。素子の小型化は、メモリ
キャパシタの容量膜やトランジスタのゲート酸化膜の薄
膜化を伴い、その結果、素子の耐圧低下を招くことにな
る。そこで、このような耐圧低下による素子の信頼性の
低下を回避するとともに、記憶装置の消費電力を削減す
ることを目的として、メモリセルアレイに供給する電圧
を、外部から供給される電源電圧ＶＣＣよりも低くする
ことが行われている。
【０００３】図６に、外部電源電圧を降圧してメモリセ
ルアレイに与えるタイプの、一般的なダイナミック型半
導体記憶装置の回路図を示す。
ルアレイに与えるタイプの、一般的なダイナミック型半
導体記憶装置の回路図を示す。
【０００４】図６に示すように、チップ上には、内部降
圧電圧ＶＩＮＴ１を発生させるＶＩＮＴ回路６１が、１
個〜数個（ここでは１個）配置され、各ＶＩＮＴ回路６
１の出力は、複数のアレイ（ここでは、第１乃至第Ｎの
アレイ６２−１乃至６２−Ｎ）に接続される。
圧電圧ＶＩＮＴ１を発生させるＶＩＮＴ回路６１が、１
個〜数個（ここでは１個）配置され、各ＶＩＮＴ回路６
１の出力は、複数のアレイ（ここでは、第１乃至第Ｎの
アレイ６２−１乃至６２−Ｎ）に接続される。
【０００５】ＶＩＮＴ回路６１は、図７に示すような一
般的な回路構成の差動増幅回路６３とＰチャネルトラン
ジスタＱ８とを有している。差動増幅回路６３の一方の
入力端子には、内部降圧レベルのリファレンスであるＶ
ＲＥＦ１が入力され、他方の入力端子には、ＶＩＮＴ回
路６１の出力である内部降圧電圧ＶＩＮＴ１が入力され
る。また、差動増幅回路６３の出力端子は、Ｐチャネル
トランジスタＱ８のゲートに接続されている。Ｐチャネ
ルトランジスタＱ８のソースには、電源電圧ＶＣＣが供
給され、そのドレインからＶＩＮＴ回路６１の出力であ
るＶＩＮＴ１が出力される。
般的な回路構成の差動増幅回路６３とＰチャネルトラン
ジスタＱ８とを有している。差動増幅回路６３の一方の
入力端子には、内部降圧レベルのリファレンスであるＶ
ＲＥＦ１が入力され、他方の入力端子には、ＶＩＮＴ回
路６１の出力である内部降圧電圧ＶＩＮＴ１が入力され
る。また、差動増幅回路６３の出力端子は、Ｐチャネル
トランジスタＱ８のゲートに接続されている。Ｐチャネ
ルトランジスタＱ８のソースには、電源電圧ＶＣＣが供
給され、そのドレインからＶＩＮＴ回路６１の出力であ
るＶＩＮＴ１が出力される。
【０００６】以上の構成により、ＶＩＮＴ回路６１は、
ＶＲＥＦ１と同電位の内部降圧電圧ＶＩＮＴ１を出力す
る。
ＶＲＥＦ１と同電位の内部降圧電圧ＶＩＮＴ１を出力す
る。
【０００７】ＶＩＮＴ回路６１から出力されたＶＩＮＴ
１は、第１乃至第Ｎのアレイ６２−１乃至６２−Ｎに供
給される。ここで、ＶＩＮＴ回路６１と各アレイ６２と
を接続する配線には、寄生抵抗（配線抵抗）Ｒ１１乃至
Ｒ１Ｎが存在するため、各アレイに供給される電圧は、
ＶＩＮＴ１よりも低くなり、例えばアレイ６２−１で
は、電圧ＶＩＮＴ１１となる。
１は、第１乃至第Ｎのアレイ６２−１乃至６２−Ｎに供
給される。ここで、ＶＩＮＴ回路６１と各アレイ６２と
を接続する配線には、寄生抵抗（配線抵抗）Ｒ１１乃至
Ｒ１Ｎが存在するため、各アレイに供給される電圧は、
ＶＩＮＴ１よりも低くなり、例えばアレイ６２−１で
は、電圧ＶＩＮＴ１１となる。
【０００８】各アレイ６２は、配列された複数のメモリ
セルＭＣと、そのメモリセルＭＣの列毎に設けられたセ
ンスアンプＳＡとを有している。以下、各アレイの構成
は同一なので、アレイ６２−１についてのみ説明する。
セルＭＣと、そのメモリセルＭＣの列毎に設けられたセ
ンスアンプＳＡとを有している。以下、各アレイの構成
は同一なので、アレイ６２−１についてのみ説明する。
【０００９】各メモリセルＭＣは、複数のワード線ＷＬ
（ここではＷＬ０のみ示す）のうちの１つと、複数のメ
モリセル側デジット線ＤＴ（ここでは、ＤＴ０，ＤＴ
１，ＤＴ２を示す）及びＤＮ（ここでは、ＤＮ０，ＤＮ
１，ＤＮ２を示す）のうちの１つとに接続されている。
例えば、メモリセルＭＣ０は、ワード線ＷＬ０とメモリ
セル側デジット線ＤＴ０に接続されている。なお、図６
には、メモリセル側デジット線ＤＮに接続されるメモリ
セルＭＣは１つも示されていない。
（ここではＷＬ０のみ示す）のうちの１つと、複数のメ
モリセル側デジット線ＤＴ（ここでは、ＤＴ０，ＤＴ
１，ＤＴ２を示す）及びＤＮ（ここでは、ＤＮ０，ＤＮ
１，ＤＮ２を示す）のうちの１つとに接続されている。
例えば、メモリセルＭＣ０は、ワード線ＷＬ０とメモリ
セル側デジット線ＤＴ０に接続されている。なお、図６
には、メモリセル側デジット線ＤＮに接続されるメモリ
セルＭＣは１つも示されていない。
【００１０】各センスアンプＳＡは、一対のセンスアン
プ側デジット線ＢＴ及びＢＮに接続されている。例え
ば、センスアンプＳＡ０は、センスアンプ側デジット線
ＢＴ０とＢＮ０とに接続されている。
プ側デジット線ＢＴ及びＢＮに接続されている。例え
ば、センスアンプＳＡ０は、センスアンプ側デジット線
ＢＴ０とＢＮ０とに接続されている。
【００１１】メモリセル側デジット線ＤＴ及びＤＮは、
センスアンプ側デジット線ＢＴ及びＢＮと、ゲートに制
御線ＴＧが接続されたＮチャネルトランジスタを介し
て、１対１で接続されている。例えば、メモリセル側デ
ジット線ＤＴ０は、センスアンプ側デジット線ＢＴ０
に、ＮチャネルトランジスタＱ７を介して接続されてい
る。
センスアンプ側デジット線ＢＴ及びＢＮと、ゲートに制
御線ＴＧが接続されたＮチャネルトランジスタを介し
て、１対１で接続されている。例えば、メモリセル側デ
ジット線ＤＴ０は、センスアンプ側デジット線ＢＴ０
に、ＮチャネルトランジスタＱ７を介して接続されてい
る。
【００１２】また、全てのセンスアンプＳＡは、電源供
給線ＳＡＰ及びＳＡＮに接続されている。電源供給線Ｓ
ＡＮは、制御信号ФＳＡＮがそのゲートに入力されるＮ
チャネルトランジスタ６４で、基準電圧ＧＮＤに接続さ
れる。また、電源供給線ＳＡＰは、制御信号ФＳＡＰが
そのゲートに入力されるＰチャネルトランジスタＱ９に
より、ＶＩＮＴ回路６１に接続されている。この結果、
電源供給線には、ＶＩＮＴ１１が供給される。
給線ＳＡＰ及びＳＡＮに接続されている。電源供給線Ｓ
ＡＮは、制御信号ФＳＡＮがそのゲートに入力されるＮ
チャネルトランジスタ６４で、基準電圧ＧＮＤに接続さ
れる。また、電源供給線ＳＡＰは、制御信号ФＳＡＰが
そのゲートに入力されるＰチャネルトランジスタＱ９に
より、ＶＩＮＴ回路６１に接続されている。この結果、
電源供給線には、ＶＩＮＴ１１が供給される。
【００１３】以上の構成により、各センスアンプＳＡ
は、それぞれが接続されたセンスアンプ側デジット線Ｂ
ＴとＢＮとの間の電位差を感知して増幅する。
は、それぞれが接続されたセンスアンプ側デジット線Ｂ
ＴとＢＮとの間の電位差を感知して増幅する。
【００１４】次に、図８を参照して、図６のダイナミッ
ク型半導体記憶装置の動作について説明する。
ク型半導体記憶装置の動作について説明する。
【００１５】あるワード線（ここではワード線ＷＬ０と
する）が選択されると、選択されたワード線ＷＬ０の電
位は、所定のレベルにまで上昇する。すると、そのワー
ド線に接続されたメモリセルＭＣ（ここでは、メモリセ
ルＭＣ０のみに着目する）のトランジスタがオンしてメ
モリセルＭＣ０に記録されている情報がデジット線ＤＴ
０に出力される。ここで、メモリセルＭＣ０に、「ハイ
レベル」が記録されていたとすると、ワード線ＷＬ０の
電位上昇に伴い、メモリセル側デジット線ＤＴ０の電位
がわずかに上昇する。また、この時、制御線ＴＧの電位
は、ハイレベルに維持されているので、メモリセル側デ
ジット線ＤＴ０の電位上昇は、そのまま、センスアンプ
側デジット線ＢＴ０の電位上昇となる。
する）が選択されると、選択されたワード線ＷＬ０の電
位は、所定のレベルにまで上昇する。すると、そのワー
ド線に接続されたメモリセルＭＣ（ここでは、メモリセ
ルＭＣ０のみに着目する）のトランジスタがオンしてメ
モリセルＭＣ０に記録されている情報がデジット線ＤＴ
０に出力される。ここで、メモリセルＭＣ０に、「ハイ
レベル」が記録されていたとすると、ワード線ＷＬ０の
電位上昇に伴い、メモリセル側デジット線ＤＴ０の電位
がわずかに上昇する。また、この時、制御線ＴＧの電位
は、ハイレベルに維持されているので、メモリセル側デ
ジット線ＤＴ０の電位上昇は、そのまま、センスアンプ
側デジット線ＢＴ０の電位上昇となる。
【００１６】その後、制御線ＴＧの電位をロウレベルに
引き下げ、制御信号ΦＳＡＰをロウレベル、制御信号Φ
ＳＡＮ（図示せず）をハイレベルにすることによって、
センスアンプＳＡは、活性化され、センスアンプ動作を
開始する。即ち、センスアンプＳＡ０は、センスアンプ
側デジット線ＢＴ０とＢＮ０との間の微少電位差を増幅
する。その結果、センスアンプ側デジット線ＢＴ０の電
位は、ＶＲＥＦ１に近づき、センスアンプ側デジット線
ＢＮ０の電位は、基準電圧ＧＮＤに達する。
引き下げ、制御信号ΦＳＡＰをロウレベル、制御信号Φ
ＳＡＮ（図示せず）をハイレベルにすることによって、
センスアンプＳＡは、活性化され、センスアンプ動作を
開始する。即ち、センスアンプＳＡ０は、センスアンプ
側デジット線ＢＴ０とＢＮ０との間の微少電位差を増幅
する。その結果、センスアンプ側デジット線ＢＴ０の電
位は、ＶＲＥＦ１に近づき、センスアンプ側デジット線
ＢＮ０の電位は、基準電圧ＧＮＤに達する。
【００１７】この後、センスアンプ動作完了のタイミン
グ（ＢＴ０及びＢＮ０が、それぞれＶＲＥＦ１及びＧＮ
Ｄレベルにまで広げられタイミング）で、制御線ＴＧの
電位を所定レベルにまで上げることにより、メモリ側デ
ジット線ＤＴ０及びＤＮ０と、センスアンプ側ＢＴ０及
びＢＮ０とをそれぞれ接続し、リストア動作、即ち、メ
モリセルＭＣ０のキャパシタにデータを再書き込みする
動作が行われる。この結果、メモリセル側デジット線Ｄ
Ｔ０の電位は、ＶＲＥＦ１に近づき、メモリセル側デジ
ット線ＤＮ０は、基準電圧ＧＮＤに達し、メモリセルＭ
Ｃ０のキャパシタに電荷が蓄積される。
グ（ＢＴ０及びＢＮ０が、それぞれＶＲＥＦ１及びＧＮ
Ｄレベルにまで広げられタイミング）で、制御線ＴＧの
電位を所定レベルにまで上げることにより、メモリ側デ
ジット線ＤＴ０及びＤＮ０と、センスアンプ側ＢＴ０及
びＢＮ０とをそれぞれ接続し、リストア動作、即ち、メ
モリセルＭＣ０のキャパシタにデータを再書き込みする
動作が行われる。この結果、メモリセル側デジット線Ｄ
Ｔ０の電位は、ＶＲＥＦ１に近づき、メモリセル側デジ
ット線ＤＮ０は、基準電圧ＧＮＤに達し、メモリセルＭ
Ｃ０のキャパシタに電荷が蓄積される。
【００１８】以上が、ダイナミック型半導体記憶装置の
動作であるが、素子の信頼性向上や消費電力停電のため
には、ＶＲＥＦ１（即ち内部降圧電圧ＶＩＮＴ１）をで
きるだけ低くした方がよい。ところが、内部降圧電圧Ｖ
ＩＮＴ１を低下させると、センスアンプＳＡのセンスア
ンプ動作が遅くなるという問題が生じる。このような問
題を解決するため、オーバードライブ方式と呼ばれる、
センスアンプの駆動技術が開発されている。このような
技術は、例えば、特開平５−１３５５７９号公報、特開
平９−６３２７１号公報、あるいは、特開平９−１２０
６７５号公報に開示されている。
動作であるが、素子の信頼性向上や消費電力停電のため
には、ＶＲＥＦ１（即ち内部降圧電圧ＶＩＮＴ１）をで
きるだけ低くした方がよい。ところが、内部降圧電圧Ｖ
ＩＮＴ１を低下させると、センスアンプＳＡのセンスア
ンプ動作が遅くなるという問題が生じる。このような問
題を解決するため、オーバードライブ方式と呼ばれる、
センスアンプの駆動技術が開発されている。このような
技術は、例えば、特開平５−１３５５７９号公報、特開
平９−６３２７１号公報、あるいは、特開平９−１２０
６７５号公報に開示されている。
【００１９】図９に、オーバードライブ方式を採用し
た、ダイナミック型半導体記憶装置の一例を示す。
た、ダイナミック型半導体記憶装置の一例を示す。
【００２０】図９に示す回路は、図６に示す回路に第２
のＶＩＮＴ回路９１を付加したものである。第２のＶＩ
ＮＴ回路９１の付加に伴い、各アレイには、Ｐチャネル
トランジスタＱ１０が設けられている。第２のＶＩＮＴ
回路には、第１のＶＩＮＴ回路に供給されるＶＲＥＦ１
よりも高い電位のＶＲＥＦ２が供給される（ＶＲＥＦ１
は従来よりも低く設定される）。また、Ｐチャネルトラ
ンジスタＱ１０は、ΦＳＡＰ１とは異なるΦＳＡＰ２に
より制御される。なお、第２のＶＩＮＴ回路９１を設け
ずに、電源電圧ＶＣＣを直接Ｐチャネルトランジスタに
入力するようにしてもよい。
のＶＩＮＴ回路９１を付加したものである。第２のＶＩ
ＮＴ回路９１の付加に伴い、各アレイには、Ｐチャネル
トランジスタＱ１０が設けられている。第２のＶＩＮＴ
回路には、第１のＶＩＮＴ回路に供給されるＶＲＥＦ１
よりも高い電位のＶＲＥＦ２が供給される（ＶＲＥＦ１
は従来よりも低く設定される）。また、Ｐチャネルトラ
ンジスタＱ１０は、ΦＳＡＰ１とは異なるΦＳＡＰ２に
より制御される。なお、第２のＶＩＮＴ回路９１を設け
ずに、電源電圧ＶＣＣを直接Ｐチャネルトランジスタに
入力するようにしてもよい。
【００２１】次に、図１０を参照して、図９の回路の動
作を説明する。
作を説明する。
【００２２】基本的に、この回路の動作は、図６に示す
回路の動作と同じである。ただし、センスアンプ動作
と、リストア動作とでは、電源供給線に供給される電圧
が異なる。即ち、センスアンプ動作時には、高い電圧Ｖ
ＩＮＴ２が供給され、リストア動作時には、低い電圧Ｖ
ＩＮＴ１が供給される。以下、詳述する。
回路の動作と同じである。ただし、センスアンプ動作
と、リストア動作とでは、電源供給線に供給される電圧
が異なる。即ち、センスアンプ動作時には、高い電圧Ｖ
ＩＮＴ２が供給され、リストア動作時には、低い電圧Ｖ
ＩＮＴ１が供給される。以下、詳述する。
【００２３】ワード線ＷＬ０が選択され、その電位が、
所定のレベルにまで上昇すると、「ハイレベル」を記録
するメモリセルＭＣ０に接続されたメモリセル側デジッ
ト線ＤＴ０の電位がわずかに上昇する。同時に、センス
アンプ側デジット線ＢＴ０の電位も僅かに上昇する。
所定のレベルにまで上昇すると、「ハイレベル」を記録
するメモリセルＭＣ０に接続されたメモリセル側デジッ
ト線ＤＴ０の電位がわずかに上昇する。同時に、センス
アンプ側デジット線ＢＴ０の電位も僅かに上昇する。
【００２４】この後、制御線ＴＧの電位をロウレベルに
引き下げ、制御信号ΦＳＡＰ２をロウレベル、制御信号
ΦＳＡＮ（図示せず）をハイレベルにすることによっ
て、センスアンプＳＡは、活性化され、センスアンプ動
作を開始する。この時、電源供給線ＳＡＰはＰチャネル
トランジスタＱ１０を通してＶＩＮＴ２１と接続され
る。このためセンスアンプ時は、センスアンプＳＡ０の
電源電圧はＶＩＮＴ２すなわちＶＲＥＦ２のレベルとな
る。こうして、センスアンプＳＡ０は、センスアンプ側
デジット線ＢＴ０とＢＮ０との間の微少電位差を増幅
し、その結果、センスアンプ側デジット線ＢＴ０の電位
は、ＶＲＥＦ２に近づき、センスアンプ側デジット線Ｂ
Ｎ０の電位は、基準電圧ＧＮＤに達する。
引き下げ、制御信号ΦＳＡＰ２をロウレベル、制御信号
ΦＳＡＮ（図示せず）をハイレベルにすることによっ
て、センスアンプＳＡは、活性化され、センスアンプ動
作を開始する。この時、電源供給線ＳＡＰはＰチャネル
トランジスタＱ１０を通してＶＩＮＴ２１と接続され
る。このためセンスアンプ時は、センスアンプＳＡ０の
電源電圧はＶＩＮＴ２すなわちＶＲＥＦ２のレベルとな
る。こうして、センスアンプＳＡ０は、センスアンプ側
デジット線ＢＴ０とＢＮ０との間の微少電位差を増幅
し、その結果、センスアンプ側デジット線ＢＴ０の電位
は、ＶＲＥＦ２に近づき、センスアンプ側デジット線Ｂ
Ｎ０の電位は、基準電圧ＧＮＤに達する。
【００２５】次に、センスアンプ動作完了のタイミング
で、リストア動作を行うために、制御線ＴＧの電位を所
定レベルにまで上げ、ΦＳＡＰ１をロウレベルに、ΦＳ
ＡＰ２をハイレベルにすることにより、電源供給線ＳＡ
Ｐには、ＰチャネルトランジスタＱ９を介してＶＩＮＴ
１１が供給される。この結果、メモリセル側デジット線
ＤＴ０の電位は、ＶＩＮＴ１、即ちＶＲＥＦ１に近づ
き、メモリセル側デジット線ＤＮ０は、基準電圧ＧＮＤ
に達する。
で、リストア動作を行うために、制御線ＴＧの電位を所
定レベルにまで上げ、ΦＳＡＰ１をロウレベルに、ΦＳ
ＡＰ２をハイレベルにすることにより、電源供給線ＳＡ
Ｐには、ＰチャネルトランジスタＱ９を介してＶＩＮＴ
１１が供給される。この結果、メモリセル側デジット線
ＤＴ０の電位は、ＶＩＮＴ１、即ちＶＲＥＦ１に近づ
き、メモリセル側デジット線ＤＮ０は、基準電圧ＧＮＤ
に達する。
【００２６】このように、オーバードライブ方式を採用
すると、センスアンプ動作時には、高い電圧を供給する
ことができるので、高速動作を確保でき、また、リスト
ア動作時には、低い電圧を供給することができるので、
メモリセルの信頼性を向上させことができる。また、メ
モリセル側デジット線に流れる充放電電流を減少させる
ことができるので消費電力も低減できる。
すると、センスアンプ動作時には、高い電圧を供給する
ことができるので、高速動作を確保でき、また、リスト
ア動作時には、低い電圧を供給することができるので、
メモリセルの信頼性を向上させことができる。また、メ
モリセル側デジット線に流れる充放電電流を減少させる
ことができるので消費電力も低減できる。
【００２７】
【発明が解決しようとする課題】オーバードライブ方式
を採用していない一般的な従来のダイナミック型半導体
記憶装置では、図８から明らかなように、センスアンプ
のセンスアンプ動作時や、リストア動作時など、電源供
給線ＳＡＰに大きな電流が流れるときに、内部降圧電圧
ＶＩＮＴ１１が大きく低下してしまうという問題点があ
る。そして、この問題は、センスアンプ時の動作速度
や、リストア時の動作速度を遅くするという問題点につ
ながる。
を採用していない一般的な従来のダイナミック型半導体
記憶装置では、図８から明らかなように、センスアンプ
のセンスアンプ動作時や、リストア動作時など、電源供
給線ＳＡＰに大きな電流が流れるときに、内部降圧電圧
ＶＩＮＴ１１が大きく低下してしまうという問題点があ
る。そして、この問題は、センスアンプ時の動作速度
や、リストア時の動作速度を遅くするという問題点につ
ながる。
【００２８】このような問題点を解決するために、ＶＩ
ＮＴ回路と各アレイとの間を接続するＶＩＮＴ１配線の
幅を広くとり、配線抵抗を下げることが行われている
が、レイアウト的に配線面積増大につながるという新た
な問題が生じている。
ＮＴ回路と各アレイとの間を接続するＶＩＮＴ１配線の
幅を広くとり、配線抵抗を下げることが行われている
が、レイアウト的に配線面積増大につながるという新た
な問題が生じている。
【００２９】また、アレイ側でＶＩＮＴ回路に接続され
るトランジスタは、ソースとドレインとの電位差が小さ
いものとなるので、大きな電流を流すためには、そのサ
イズが大きくなるという問題点がある。
るトランジスタは、ソースとドレインとの電位差が小さ
いものとなるので、大きな電流を流すためには、そのサ
イズが大きくなるという問題点がある。
【００３０】さらに、オーバードライブ方式を採用した
従来のダイナミック型半導体記憶装置では、２つのＶＩ
ＮＴ回路と各アレイとをそれぞれ接続する必要があり、
配線面積がオーバードライブ方式を採用しない図６の２
倍になるという問題がある。
従来のダイナミック型半導体記憶装置では、２つのＶＩ
ＮＴ回路と各アレイとをそれぞれ接続する必要があり、
配線面積がオーバードライブ方式を採用しない図６の２
倍になるという問題がある。
【００３１】また、各アレイには、２つのＶＩＮＴ回路
にそれぞれ接続されるトランジスタが必要となり、オー
バードライブ方式を採用しない場合に比べ、トランジス
タのレイアウト面積も２倍にする必要があるという問題
点がある。
にそれぞれ接続されるトランジスタが必要となり、オー
バードライブ方式を採用しない場合に比べ、トランジス
タのレイアウト面積も２倍にする必要があるという問題
点がある。
【００３２】本発明は、小さいレイアウト面積でありな
がら、高速にセンスアンプ動作及びリストア動作が可能
なセンスアンプ駆動回路を提供することを目的とする。
がら、高速にセンスアンプ動作及びリストア動作が可能
なセンスアンプ駆動回路を提供することを目的とする。
【００３３】なお、センスアンプ駆動回路を高速動作さ
せる方法が、特開平７−５６７５２号公報や、特開平９
−３３０５９１号公報などに開示されているが、これら
は、いずれも、レイアウト面積について、全く考慮され
ていない。
せる方法が、特開平７−５６７５２号公報や、特開平９
−３３０５９１号公報などに開示されているが、これら
は、いずれも、レイアウト面積について、全く考慮され
ていない。
【００３４】
【課題を解決するための手段】本発明によれば、外部か
ら供給される外部電圧を、参照電圧を参照して降圧し、
駆動電圧としてセンスアンプ回路に供給するセンスアン
プ駆動回路において、前記参照電圧とフィードバックさ
れた前記駆動電圧とを比較し、その差に応じた出力電圧
を発生する差動増幅回路と、前記出力電圧がゲートに、
前記外部電圧がソースにそれぞれ供給され、ドレインに
前記駆動電圧を発生するＰチャネルトランジスタと、外
部から供給される制御信号に応答して、前記ゲートを基
準電圧にショートさせる手段と、を有することを特徴と
するセンスアンプ駆動回路が得られる。
ら供給される外部電圧を、参照電圧を参照して降圧し、
駆動電圧としてセンスアンプ回路に供給するセンスアン
プ駆動回路において、前記参照電圧とフィードバックさ
れた前記駆動電圧とを比較し、その差に応じた出力電圧
を発生する差動増幅回路と、前記出力電圧がゲートに、
前記外部電圧がソースにそれぞれ供給され、ドレインに
前記駆動電圧を発生するＰチャネルトランジスタと、外
部から供給される制御信号に応答して、前記ゲートを基
準電圧にショートさせる手段と、を有することを特徴と
するセンスアンプ駆動回路が得られる。
【００３５】具体的には、前記ショートさせる手段は、
前記ゲートに接続されたドレインと、前記基準電圧に接
続されるソースと、前記制御信号が供給されるゲートと
を備えたＮチャネルトランジスタである。
前記ゲートに接続されたドレインと、前記基準電圧に接
続されるソースと、前記制御信号が供給されるゲートと
を備えたＮチャネルトランジスタである。
【００３６】また、本発明によれば、前記参照電圧とし
て、互いに異なる２種類の電圧を、前記差動増幅回路に
切替供給するための切替手段を備えたことを特徴とする
センスアンプ駆動回路が得られる。
て、互いに異なる２種類の電圧を、前記差動増幅回路に
切替供給するための切替手段を備えたことを特徴とする
センスアンプ駆動回路が得られる。
【００３７】さらに、本発明によれば、複数のメモリア
レイセルを備えた半導体記憶装置において、前記複数の
メモリアレイの各々に、外部から供給される外部電圧
を、参照電圧を参照して降圧し、駆動電圧としてセンス
アンプ回路に供給するセンスアンプ駆動回路であって、
前記参照電圧とフィードバックされた前記駆動電圧とを
比較し、その差に応じた出力電圧を発生する差動増幅回
路と、前記出力電圧がゲートに、前記外部電圧がソース
にそれぞれ供給され、ドレインに前記駆動電圧を発生す
るＮチャネルトランジスタと、外部から供給される制御
信号に応答して、前記ゲートを基準電圧にショートさせ
る手段と、を備えたセンスアンプ駆動回路を設け、前記
複数のメモリアレイの各々に設けられた前記センスアン
プ駆動回路に同一電源から前記外部電圧を供給するよう
にしたことを特徴とする半導体記憶装置が得られる。
レイセルを備えた半導体記憶装置において、前記複数の
メモリアレイの各々に、外部から供給される外部電圧
を、参照電圧を参照して降圧し、駆動電圧としてセンス
アンプ回路に供給するセンスアンプ駆動回路であって、
前記参照電圧とフィードバックされた前記駆動電圧とを
比較し、その差に応じた出力電圧を発生する差動増幅回
路と、前記出力電圧がゲートに、前記外部電圧がソース
にそれぞれ供給され、ドレインに前記駆動電圧を発生す
るＮチャネルトランジスタと、外部から供給される制御
信号に応答して、前記ゲートを基準電圧にショートさせ
る手段と、を備えたセンスアンプ駆動回路を設け、前記
複数のメモリアレイの各々に設けられた前記センスアン
プ駆動回路に同一電源から前記外部電圧を供給するよう
にしたことを特徴とする半導体記憶装置が得られる。
【００３８】具体的には、前記ショートさせる手段は、
前記ゲートに接続されたドレインと、前記基準電圧に接
続されるソースと、前記制御信号が供給されるゲートと
を備えたＮチャネルトランジスタである。
前記ゲートに接続されたドレインと、前記基準電圧に接
続されるソースと、前記制御信号が供給されるゲートと
を備えたＮチャネルトランジスタである。
【００３９】さらにまた、本発明によれば、前記参照電
圧として、互いに異なる２種類の電圧を、前記差動増幅
回路に切替供給するための切替手段を備えたことを特徴
とする半導体記憶装置が得られる。
圧として、互いに異なる２種類の電圧を、前記差動増幅
回路に切替供給するための切替手段を備えたことを特徴
とする半導体記憶装置が得られる。
【００４０】また、本発明によれば、センスアンプと該
センスアンプに電源電圧を供給する電源線とをそれぞれ
含む複数のメモリセルアレイを有する半導体記憶装置使
用され、前記複数のメモリセルアレイにそれぞれ配置さ
れ、前記センスアンプに供給する電源電圧として、外部
から供給される外部電圧（ＶＣＣ）をそれよりも低い電
圧に降圧して供給するセンスアンプ駆動回路において、
降圧電圧レベルの第１のリファレンス電圧と前記電源電
圧とを入力し差動増幅する差動増幅回路と、該差動増幅
回路の出力をゲートに入力し、ソースに前記外部電圧を
ドレインに前記電源線を接続したＰチャネルトランジス
タと、前記差動増幅回路の出力を基準電圧（ＧＮＤ）と
ショートする手段を有し、センスアンプ動作開始時に前
記ショートする手段を１ショットで活性化させることを
特徴とするセンスアンプ駆動回路が得られる。
センスアンプに電源電圧を供給する電源線とをそれぞれ
含む複数のメモリセルアレイを有する半導体記憶装置使
用され、前記複数のメモリセルアレイにそれぞれ配置さ
れ、前記センスアンプに供給する電源電圧として、外部
から供給される外部電圧（ＶＣＣ）をそれよりも低い電
圧に降圧して供給するセンスアンプ駆動回路において、
降圧電圧レベルの第１のリファレンス電圧と前記電源電
圧とを入力し差動増幅する差動増幅回路と、該差動増幅
回路の出力をゲートに入力し、ソースに前記外部電圧を
ドレインに前記電源線を接続したＰチャネルトランジス
タと、前記差動増幅回路の出力を基準電圧（ＧＮＤ）と
ショートする手段を有し、センスアンプ動作開始時に前
記ショートする手段を１ショットで活性化させることを
特徴とするセンスアンプ駆動回路が得られる。
【００４１】具体的には、前記メモリセルアレイは、メ
モリセルが接続された第１のデジット線と、前記センス
アンプが接続された第２のデジット線と、前記第１のデ
ジット線と前記第２のデジット線がそれぞれソース及び
ドレインに接続され、ゲートが制御線に接続されたＮチ
ャネルトランジスタとを有し、当該メモリセルアレイの
動作が、センスアンプ動作開始直前に前記制御線に印可
される制御信号をロウレベルとして前記Ｎチャネルトラ
ンジスタをオフさせ、センスアンプ動作の後前記制御信
号をハイレベルとして前記Ｎチャネルトランジスタをオ
ンさせる方式を採用しており、前記制御信号をハイレベ
ルとするタイミングで前記ショートする手段を１ショッ
トで活性化させる。
モリセルが接続された第１のデジット線と、前記センス
アンプが接続された第２のデジット線と、前記第１のデ
ジット線と前記第２のデジット線がそれぞれソース及び
ドレインに接続され、ゲートが制御線に接続されたＮチ
ャネルトランジスタとを有し、当該メモリセルアレイの
動作が、センスアンプ動作開始直前に前記制御線に印可
される制御信号をロウレベルとして前記Ｎチャネルトラ
ンジスタをオフさせ、センスアンプ動作の後前記制御信
号をハイレベルとして前記Ｎチャネルトランジスタをオ
ンさせる方式を採用しており、前記制御信号をハイレベ
ルとするタイミングで前記ショートする手段を１ショッ
トで活性化させる。
【００４２】さらにまた、本発明によれば、前記メモリ
セルアレイの動作が、前記制御信号をロウレベルにした
時には、前記電源電圧を第１の電圧にし、前記制御信号
をハイレベルにした時には、前記電源電圧を前記第１の
電圧よりも低い第２の電圧に制御する方式を採用してお
り、前記差動増幅回路の入力には、前記第１の電圧に対
応する前記第１のリファレンス電圧と前記第２の電圧に
対応する第２のリファレンス電圧をともに入力し、前記
制御信号を用いて、前記第１のリファレンス電圧と前記
第２のリファレンス電圧の入力切り換えを行う手段を有
することを特徴とするセンスアンプ駆動回路が得られ
る。
セルアレイの動作が、前記制御信号をロウレベルにした
時には、前記電源電圧を第１の電圧にし、前記制御信号
をハイレベルにした時には、前記電源電圧を前記第１の
電圧よりも低い第２の電圧に制御する方式を採用してお
り、前記差動増幅回路の入力には、前記第１の電圧に対
応する前記第１のリファレンス電圧と前記第２の電圧に
対応する第２のリファレンス電圧をともに入力し、前記
制御信号を用いて、前記第１のリファレンス電圧と前記
第２のリファレンス電圧の入力切り換えを行う手段を有
することを特徴とするセンスアンプ駆動回路が得られ
る。
【００４３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００４４】図１に本発明の一実施の形態を示す。図１
を参照すると、ダイナミック型半導体記憶装置のチップ
上の各アレイには、本実施の形態によるＳＡＰ（センス
アンプ駆動）回路１１が設けられている。各ＳＡＰ回路
１１は、配線１２を介して、外部電源電圧ＶＣＣが供給
されている。
を参照すると、ダイナミック型半導体記憶装置のチップ
上の各アレイには、本実施の形態によるＳＡＰ（センス
アンプ駆動）回路１１が設けられている。各ＳＡＰ回路
１１は、配線１２を介して、外部電源電圧ＶＣＣが供給
されている。
【００４５】各ＳＡＰ回路１１は、一方の入力端子に内
部降圧レベルであるＶＲＥＦ１が入力され、他方の入力
端子に、このＳＡＰ回路１１の出力信号が帰還される差
動増幅回路１３と、その出力節点Ｇにゲートが接続さ
れ、配線１２にソースが接続され、電源供給線ＳＡＰに
ドレインが接続されるＰチャネルトランジスタＱ１とを
有している。また、各ＳＡＰ回路１１は、節点Ｇと基準
電位ＧＮＤとの間に接続されるとともに、そのゲートに
制御信号ΦＳが入力されるＮチャネルトランジスタＱ２
を有している。更に各ＳＡＰ回路１１は、差動増幅器１
３と基準電位ＧＮＤとの間に接続され、ゲートに制御信
号ΦＳＡＰ１が入力されるＮチャネルトランジスタＱ３
と、配線１２と節点Ｇとの間に接続され、ゲートに制御
信号ΦＳＡＰ１が入力されるＰチャネルトランジスタＱ
４とを有している。
部降圧レベルであるＶＲＥＦ１が入力され、他方の入力
端子に、このＳＡＰ回路１１の出力信号が帰還される差
動増幅回路１３と、その出力節点Ｇにゲートが接続さ
れ、配線１２にソースが接続され、電源供給線ＳＡＰに
ドレインが接続されるＰチャネルトランジスタＱ１とを
有している。また、各ＳＡＰ回路１１は、節点Ｇと基準
電位ＧＮＤとの間に接続されるとともに、そのゲートに
制御信号ΦＳが入力されるＮチャネルトランジスタＱ２
を有している。更に各ＳＡＰ回路１１は、差動増幅器１
３と基準電位ＧＮＤとの間に接続され、ゲートに制御信
号ΦＳＡＰ１が入力されるＮチャネルトランジスタＱ３
と、配線１２と節点Ｇとの間に接続され、ゲートに制御
信号ΦＳＡＰ１が入力されるＰチャネルトランジスタＱ
４とを有している。
【００４６】次に、図２を参照して図１に示すダイナミ
ック型半導体記憶装置の動作について説明する。
ック型半導体記憶装置の動作について説明する。
【００４７】ワード線ＷＬ０の電位が所定レベルに上が
ると、メモリセルＭＣ０に書き込まれた情報がメモリセ
ル側デジット線ＤＴ０に出力され、メモリセルＭＣ０に
ハイレベルが入っていたとすると、メモリセル側デジッ
ト線ＤＴ０の電位は、微少に上昇する。このとき、制御
線ＴＧが、ハイレベルであるため、Ｎチャネルトランジ
スタＱ７は、オンしており、センスアンプ側デジット線
ＢＴ０の電位も微少に上昇する。
ると、メモリセルＭＣ０に書き込まれた情報がメモリセ
ル側デジット線ＤＴ０に出力され、メモリセルＭＣ０に
ハイレベルが入っていたとすると、メモリセル側デジッ
ト線ＤＴ０の電位は、微少に上昇する。このとき、制御
線ＴＧが、ハイレベルであるため、Ｎチャネルトランジ
スタＱ７は、オンしており、センスアンプ側デジット線
ＢＴ０の電位も微少に上昇する。
【００４８】この後、制御線ＴＧをロウレベルにする。
そして、制御信号ФＳＡＰ１をハイレベルにすること
で、ＳＡＰ回路１１が活性になる。この時、制御信号Ф
Ｓを１ショットでハイレベルにすることで、節点Ｇの電
位は、高速に電源電圧ＶＣＣから低いレベルへと引き落
とされる。これによって、ＰチャネルトランジスタＱ１
は、高速にオンし、電源供給線ＳＡＰの電位は、高速に
高いレベルへと上昇する。また、電源供給線ＳＡＰの電
位が上昇すると、差動増幅回路１３の動作によって、節
点Ｇのレベルも上昇する。電源供給線ＳＡＰの電位が、
ＶＲＥＦ１よりも高くなり、その後センスが完了して
も、節点Ｇの電位は、Ｑ１がオフするレベルまで上昇す
る。
そして、制御信号ФＳＡＰ１をハイレベルにすること
で、ＳＡＰ回路１１が活性になる。この時、制御信号Ф
Ｓを１ショットでハイレベルにすることで、節点Ｇの電
位は、高速に電源電圧ＶＣＣから低いレベルへと引き落
とされる。これによって、ＰチャネルトランジスタＱ１
は、高速にオンし、電源供給線ＳＡＰの電位は、高速に
高いレベルへと上昇する。また、電源供給線ＳＡＰの電
位が上昇すると、差動増幅回路１３の動作によって、節
点Ｇのレベルも上昇する。電源供給線ＳＡＰの電位が、
ＶＲＥＦ１よりも高くなり、その後センスが完了して
も、節点Ｇの電位は、Ｑ１がオフするレベルまで上昇す
る。
【００４９】その後、制御線ＴＧの電位を上げリストア
動作を開始する。このとき、同時に制御信号ФＳを再び
１ショットでハイレベルにして節点Ｇを低いレベルに引
き落とす。制御線ＴＧの電位を上げると、メモリセル側
デジット線ＤＴ０とセンスアンプ側デジット線ＢＴ０と
がショートされ、センスアンプ側デジット線ＢＴ０のレ
ベルが下がって、電源供給線ＳＡＰのレベルも大きく下
がるが、その時、節点Ｇが低いレベルに引き落とされて
Ｑ１をオンさせるので、電源供給線ＳＡＰのレベルの下
がりは小さく抑えられ、高速にリストア動作が開始され
る。
動作を開始する。このとき、同時に制御信号ФＳを再び
１ショットでハイレベルにして節点Ｇを低いレベルに引
き落とす。制御線ＴＧの電位を上げると、メモリセル側
デジット線ＤＴ０とセンスアンプ側デジット線ＢＴ０と
がショートされ、センスアンプ側デジット線ＢＴ０のレ
ベルが下がって、電源供給線ＳＡＰのレベルも大きく下
がるが、その時、節点Ｇが低いレベルに引き落とされて
Ｑ１をオンさせるので、電源供給線ＳＡＰのレベルの下
がりは小さく抑えられ、高速にリストア動作が開始され
る。
【００５０】電源供給線ＳＡＰの電位が、参照電圧ＶＲ
ＥＦ１よりも高くなっても、節点Ｇの電位は、Ｐチャネ
ルトランジスタＱ１が、オフするレベルまで上昇し続
け、リストア動作を完了する。
ＥＦ１よりも高くなっても、節点Ｇの電位は、Ｐチャネ
ルトランジスタＱ１が、オフするレベルまで上昇し続
け、リストア動作を完了する。
【００５１】さて、ＰチャネルトランジスタＱ１は、そ
のソースが配線１２に接続され、そのドレインが電源供
給線ＳＡＰに接続されている。従って、ソースには、電
圧ＶＣＣ１が、ドレインには、電源供給線ＳＡＰの電位
がそれぞれ印可される。そして、センスアンプ動作及び
リストア動作の際のドレイン−ソース間電圧は、図２か
ら明らかなように従来のもの（図８参照、ＶＩＮＴ１１
とＳＡＰ）に比べて、非常に大きい。このことは、Ｐチ
ャネルトランジスタＱ１が従来のものに比べて小さなサ
イズで充分な電流能力を出せることを示している。これ
により、本実施の形態では、レイアウト面積削減、およ
び、高速にセンスアンプ動作、リストア動作を実行でき
る。
のソースが配線１２に接続され、そのドレインが電源供
給線ＳＡＰに接続されている。従って、ソースには、電
圧ＶＣＣ１が、ドレインには、電源供給線ＳＡＰの電位
がそれぞれ印可される。そして、センスアンプ動作及び
リストア動作の際のドレイン−ソース間電圧は、図２か
ら明らかなように従来のもの（図８参照、ＶＩＮＴ１１
とＳＡＰ）に比べて、非常に大きい。このことは、Ｐチ
ャネルトランジスタＱ１が従来のものに比べて小さなサ
イズで充分な電流能力を出せることを示している。これ
により、本実施の形態では、レイアウト面積削減、およ
び、高速にセンスアンプ動作、リストア動作を実行でき
る。
【００５２】また、本実施の形態では、ＳＡＰ回路１１
が、差動増幅回路１３と、その出力を、電源供給線ＳＡ
Ｐを駆動するＰチャネルトランジスタのＱ１のゲートに
直接入力する簡素な回路構成となっている。ここで、差
動増幅回路等を構成する各トランジスタのサイズは小さ
くできるのでの、ＰチャネルトランジスタＱ１以外の回
路素子のレイアウト面積は小さく、従来のＰチャネルト
ランジスタＱ９のみのＳＡ駆動回路の比べても、それほ
どレイアウト面積増大にはつながらない。
が、差動増幅回路１３と、その出力を、電源供給線ＳＡ
Ｐを駆動するＰチャネルトランジスタのＱ１のゲートに
直接入力する簡素な回路構成となっている。ここで、差
動増幅回路等を構成する各トランジスタのサイズは小さ
くできるのでの、ＰチャネルトランジスタＱ１以外の回
路素子のレイアウト面積は小さく、従来のＰチャネルト
ランジスタＱ９のみのＳＡ駆動回路の比べても、それほ
どレイアウト面積増大にはつながらない。
【００５３】さらに、本実施の形態では、電源電圧ＶＣ
Ｃを各アレイに供給する配線１２に付いている配線抵抗
により生じる電圧降下により、電圧ＶＣＣ１が、センス
アンプ動作時、リストア動作時に大きく下がるが、それ
でも電源供給線ＳＡＰの電圧との電位差は十分にあるの
で、電源供給線ＳＡＰに大きな電流を供給出来る。この
ことは、ある程度、配線抵抗が存在してもセンスアンプ
動作速度やリストア動作速度の低下にながらないことを
示しており、従来の配線に比べ、その配線幅を狭くする
ことができ、配線領域の面積の削減につながる。
Ｃを各アレイに供給する配線１２に付いている配線抵抗
により生じる電圧降下により、電圧ＶＣＣ１が、センス
アンプ動作時、リストア動作時に大きく下がるが、それ
でも電源供給線ＳＡＰの電圧との電位差は十分にあるの
で、電源供給線ＳＡＰに大きな電流を供給出来る。この
ことは、ある程度、配線抵抗が存在してもセンスアンプ
動作速度やリストア動作速度の低下にながらないことを
示しており、従来の配線に比べ、その配線幅を狭くする
ことができ、配線領域の面積の削減につながる。
【００５４】さらにまた、センスアンプ動作開始時とリ
ストア動作開始時において、差動増幅回路の判定結果に
関わらず１ショットでオンさせるＮチャネルトランジス
タＱ２を配置したことにより、センスアンプ動作開始時
とリストア動作開始時に節点Ｇの電位を高速に引き落と
しＰチャネルトランジスタＱ１を高速にオンさせること
ができる。つまり、差動増幅回路は消費電流を少なくす
ると判定速度が遅れる。これに対して、センスアンプ動
作開始時とリストア動作開始時のような高速動作が必要
なタイミングで、節点Ｇを高速に引き落とすためには大
きな消費電流が必要である。そこで、本実施の形態で
は、ＮチャネルトランジスタＱ２を配置することによ
り、差動増幅回路の消費電流が少なくても、高速にＰチ
ャネルトランジスタＱ１をオンさせることが出来るよう
にしてある。
ストア動作開始時において、差動増幅回路の判定結果に
関わらず１ショットでオンさせるＮチャネルトランジス
タＱ２を配置したことにより、センスアンプ動作開始時
とリストア動作開始時に節点Ｇの電位を高速に引き落と
しＰチャネルトランジスタＱ１を高速にオンさせること
ができる。つまり、差動増幅回路は消費電流を少なくす
ると判定速度が遅れる。これに対して、センスアンプ動
作開始時とリストア動作開始時のような高速動作が必要
なタイミングで、節点Ｇを高速に引き落とすためには大
きな消費電流が必要である。そこで、本実施の形態で
は、ＮチャネルトランジスタＱ２を配置することによ
り、差動増幅回路の消費電流が少なくても、高速にＰチ
ャネルトランジスタＱ１をオンさせることが出来るよう
にしてある。
【００５５】次に、図３を参照して、本発明の他の実施
の形態について説明する。
の形態について説明する。
【００５６】本実施の形態によるＳＡＰ（センサアンプ
駆動）回路３１は、基本的には、図１のＳＡＰ回路と同
じであるが、差動増幅回路１３に、互いに異なる参照電
圧ＶＲＥＦ１及びＶＲＥＦ２のいずれか一方を切替え入
力するように構成されている。この入力切替は、オーバ
ードライブ方式を実現するためのものであって、制御線
ＴＧに印可される制御電圧により実行される。
駆動）回路３１は、基本的には、図１のＳＡＰ回路と同
じであるが、差動増幅回路１３に、互いに異なる参照電
圧ＶＲＥＦ１及びＶＲＥＦ２のいずれか一方を切替え入
力するように構成されている。この入力切替は、オーバ
ードライブ方式を実現するためのものであって、制御線
ＴＧに印可される制御電圧により実行される。
【００５７】図４に、図３のＳＡＰ回路３１の詳細を示
す。
す。
【００５８】このＳＡＰ回路３１では、通常の差同増幅
回路（即ち、差動増幅回路１３）に、２つのＮチャネル
トランジスタＱ５及びＱ６を追加することにより、差動
増幅回路１３の一方の入力端子に切替スイッチを接続し
たのに相当する構成を実現している。つまり、通常の差
同増幅回路の入力端子には、比較的低い電圧である参照
電圧ＶＲＥＦ１を供給し、ＮチャネルトランジスタＱ６
のゲートに、比較的高い電圧である参照電圧ＶＲＥＦ２
を供給するとともに、ＮチャネルトランジスタＱ５をス
イッチとして動作させることにより、トランジスタＱ５
がオフのときには、ＶＲＥＦ１のみが、オンのときに
は、ＶＲＥＦ１に加えＶＲＥＦ２が（結果的に電圧の高
いＶＲＥＦ２が）、差動増幅回路１３に供給されるよう
に構成されている。なお、Ｎチャネルトランジスタのゲ
ートには、インバータ４１が接続されており、制御線Ｔ
Ｇの論理レベルを反転して供給するようになっている。
このようにＳＡＰ回路３１は、簡素な回路構成なので、
図１のものに比べ、レイアウト面積の増大はほとんどな
い。
回路（即ち、差動増幅回路１３）に、２つのＮチャネル
トランジスタＱ５及びＱ６を追加することにより、差動
増幅回路１３の一方の入力端子に切替スイッチを接続し
たのに相当する構成を実現している。つまり、通常の差
同増幅回路の入力端子には、比較的低い電圧である参照
電圧ＶＲＥＦ１を供給し、ＮチャネルトランジスタＱ６
のゲートに、比較的高い電圧である参照電圧ＶＲＥＦ２
を供給するとともに、ＮチャネルトランジスタＱ５をス
イッチとして動作させることにより、トランジスタＱ５
がオフのときには、ＶＲＥＦ１のみが、オンのときに
は、ＶＲＥＦ１に加えＶＲＥＦ２が（結果的に電圧の高
いＶＲＥＦ２が）、差動増幅回路１３に供給されるよう
に構成されている。なお、Ｎチャネルトランジスタのゲ
ートには、インバータ４１が接続されており、制御線Ｔ
Ｇの論理レベルを反転して供給するようになっている。
このようにＳＡＰ回路３１は、簡素な回路構成なので、
図１のものに比べ、レイアウト面積の増大はほとんどな
い。
【００５９】次に、図５を参照して、図４のＳＡＰ回路
を備えた、図３のダイナミック型半導体記憶装置の動作
について説明する。
を備えた、図３のダイナミック型半導体記憶装置の動作
について説明する。
【００６０】ワード線ＷＬ０を選択することにより、そ
の電位が上昇すると、メモリセル側デジット線ＢＴ０及
びセンスアンプ側デジット線ＤＴ０の電位がわずかに上
昇する。
の電位が上昇すると、メモリセル側デジット線ＢＴ０及
びセンスアンプ側デジット線ＤＴ０の電位がわずかに上
昇する。
【００６１】ここで、センスアンプ動作を開始するため
に、制御線ＴＧのレベルをロウレベルにすると、Ｎチャ
ネルトランジスタＱ５がオンし、差動増幅回路１３に
は、参照電圧ＶＲＥＦ２が供給される。この結果、電源
供給線ＳＡＰの電位が、ＶＲＥＦ２に相当するまで、Ｐ
チャネルトランジスタＱ１はオンする。即ち、センスア
ンプ動作時の電源供給線ＳＡＰの電位は、参照電圧ＶＲ
ＥＦ２となる。
に、制御線ＴＧのレベルをロウレベルにすると、Ｎチャ
ネルトランジスタＱ５がオンし、差動増幅回路１３に
は、参照電圧ＶＲＥＦ２が供給される。この結果、電源
供給線ＳＡＰの電位が、ＶＲＥＦ２に相当するまで、Ｐ
チャネルトランジスタＱ１はオンする。即ち、センスア
ンプ動作時の電源供給線ＳＡＰの電位は、参照電圧ＶＲ
ＥＦ２となる。
【００６２】その後、リストア動作を開始するために、
制御線ＴＧの電位を上昇させると、Ｎチャネルトランジ
スタＱ５はオフし、差動増幅回路１３には、参照電圧Ｖ
ＲＥＦ１が供給される。その結果、電源供給線ＳＡＰの
電位は、参照電圧ＶＲＥＦ２のレベルまで上昇する。そ
の他の動作については、図１の回路と同じなので、その
説明を省略する。
制御線ＴＧの電位を上昇させると、Ｎチャネルトランジ
スタＱ５はオフし、差動増幅回路１３には、参照電圧Ｖ
ＲＥＦ１が供給される。その結果、電源供給線ＳＡＰの
電位は、参照電圧ＶＲＥＦ２のレベルまで上昇する。そ
の他の動作については、図１の回路と同じなので、その
説明を省略する。
【００６３】本実施の形態でも、図１に示す実施の形態
と同様に、小さいレイアウト面積で高速のセンスアンプ
動作及びリストア動作ができるという効果が得られる。
と同様に、小さいレイアウト面積で高速のセンスアンプ
動作及びリストア動作ができるという効果が得られる。
【００６４】また、本実施の形態では、オーバードライ
ブ方式を採用したにもかかわらず、電源電圧とアレイと
を接続する配線１２は、図１の実施の形態と同じでよ
い。つまり、オーバドライブ方式の採用により、従来の
ように配線を２倍にする必要が無い。
ブ方式を採用したにもかかわらず、電源電圧とアレイと
を接続する配線１２は、図１の実施の形態と同じでよ
い。つまり、オーバドライブ方式の採用により、従来の
ように配線を２倍にする必要が無い。
【００６５】さらに、電源供給線ＳＡＰに互いに異なる
２種類のレベルの電圧を供給するにもかかわらず、電源
供給線ＳＡＰに接続されるＰチャネルトランジスタは１
つで済むので、そのレイアウト面積は図１の実施の形態
とほぼ同じである。
２種類のレベルの電圧を供給するにもかかわらず、電源
供給線ＳＡＰに接続されるＰチャネルトランジスタは１
つで済むので、そのレイアウト面積は図１の実施の形態
とほぼ同じである。
【００６６】このように、本実施の形態では、オーバー
ドライブ方式を採用しても、レイアウト面積の増大がほ
とんどないという効果がある。
ドライブ方式を採用しても、レイアウト面積の増大がほ
とんどないという効果がある。
【００６７】
【発明の効果】以上説明したように本発明によれば、差
動増幅回路とその出力をＶＣＣとＳＡＰに接続されたＰ
チャネルトランジスタのゲートに入力し、またその節点
をセンス開始時とリストア開始に１ショットで引き落と
すという簡素な回路構成のＳＡＰ回路を各アレイ毎に配
置し、ＳＡＰ回路には外部電源電圧を配線するようにし
たので、小さいレイアウト面積および電源線配線面積で
センス及びリストアを高速に行うことができるという効
果がある。さらに本発明をオーバードライブ方式に適用
した場合、オーバードライブ方式に伴うレイアウト面積
増大がほとんどないという効果を有する。
動増幅回路とその出力をＶＣＣとＳＡＰに接続されたＰ
チャネルトランジスタのゲートに入力し、またその節点
をセンス開始時とリストア開始に１ショットで引き落と
すという簡素な回路構成のＳＡＰ回路を各アレイ毎に配
置し、ＳＡＰ回路には外部電源電圧を配線するようにし
たので、小さいレイアウト面積および電源線配線面積で
センス及びリストアを高速に行うことができるという効
果がある。さらに本発明をオーバードライブ方式に適用
した場合、オーバードライブ方式に伴うレイアウト面積
増大がほとんどないという効果を有する。
【図１】本発明の一実施の形態を示す回路図である。
【図２】図１のダイナミック型半導体記憶装置の動作を
説明するための波形図である。
説明するための波形図である。
【図３】本発明の他の実施の形態を示す回路図である。
【図４】図３のＳＡＰ回路の詳細を示す回路図である。
【図５】図３のダイナミック型半導体記憶装置の動作を
説明するための波形図である。
説明するための波形図である。
【図６】従来の一般的なダイナミック型半導体記憶装置
の回路図である。
の回路図である。
【図７】図６の差動増幅回路の詳細を示す回路図であ
る。
る。
【図８】図６のダイナミック型半導体記憶装置の動作を
説明するための波形図である。
説明するための波形図である。
【図９】従来のオーバードライブ方式を採用したダイナ
ミック型半導体記憶装置の回路図である。
ミック型半導体記憶装置の回路図である。
【図１０】図９のダイナミック型半導体記憶装置の動作
を説明するための波形図である。
を説明するための波形図である。
１１ ＳＡＰ回路 １２ 配線 １３ 差動増幅回路 ３１ ＳＡＰ回路 ４１ インバータ ６１ ＶＩＮＴ回路 ６２−１，６２−２，６２−３，６２−Ｎ アレイ ６３ 差動増幅回路 ６４ Ｎチャネルトランジスタ
Claims (10)
- 【請求項１】 外部から供給される外部電圧を、参照電
圧を参照して降圧し、駆動電圧としてセンスアンプ回路
に供給するセンスアンプ駆動回路において、前記参照電
圧とフィードバックされた前記駆動電圧とを比較し、そ
の差に応じた出力電圧を発生する差動増幅回路と、 前記出力電圧がゲートに、前記外部電圧がソースにそれ
ぞれ供給され、ドレインに前記駆動電圧を発生するＰチ
ャネルトランジスタと、 外部から供給される制御信号に応答して、前記ゲートを
基準電圧にショートさせる手段と、を有することを特徴
とするセンスアンプ駆動回路。 - 【請求項２】 前記ショートさせる手段が、前記ゲート
に接続されたドレインと、前記基準電圧に接続されるソ
ースと、前記制御信号が供給されるゲートとを備えたＮ
チャネルトランジスタであることを特徴とする請求項１
のセンスアンプ駆動回路。 - 【請求項３】 前記参照電圧として、互いに異なる２種
類の電圧を、前記差動増幅回路に切替供給するための切
替手段を備えたことを特徴とする請求項１又は２のセン
スアンプ駆動回路。 - 【請求項４】 複数のメモリアレイセルを備えた半導体
記憶装置において、前記複数のメモリアレイの各々に、 外部から供給される外部電圧を、参照電圧を参照して降
圧し、駆動電圧としてセンスアンプ回路に供給するセン
スアンプ駆動回路であって、 前記参照電圧とフィードバックされた前記駆動電圧とを
比較し、その差に応じた出力電圧を発生する差動増幅回
路と、 前記出力電圧がゲートに、前記外部電圧がソースにそれ
ぞれ供給され、ドレインに前記駆動電圧を発生するＰチ
ャネルトランジスタと、 外部から供給される制御信号に応答して、前記ゲートを
基準電圧にショートさせる手段と、を備えたセンスアン
プ駆動回路を設け、 前記複数のメモリアレイの各々に設けられた前記センス
アンプ駆動回路に同一電源から前記外部電圧を供給する
ようにしたことを特徴とする半導体記憶装置。 - 【請求項５】 前記ショートさせる手段が、前記ゲート
に接続されたドレインと、前記基準電圧に接続されるソ
ースと、前記制御信号が供給されるゲートとを備えたＮ
チャネルトランジスタであることを特徴とする請求項４
の半導体記憶装置。 - 【請求項６】 前記参照電圧として、互いに異なる２種
類の電圧を、前記差動増幅回路に切替供給するための切
替手段を備えたことを特徴とする請求項４又は５の半導
体記憶装置。 - 【請求項７】 請求項１のセンスアンプ駆動回路を制御
する方法において、センスアンプ動作開始時、及びリス
トア動作開始時に、前記制御信号として１ショットパル
ス電圧を供給して、前記ショートさせる手段を駆動する
ようしたことを特徴とするセンスアンプ駆動回路の制御
方法。 - 【請求項８】 センスアンプと該センスアンプに電源電
圧を供給する電源線とをそれぞれ含む複数のメモリセル
アレイを有する半導体記憶装置使用され、前記複数のメ
モリセルアレイにそれぞれ配置され、前記センスアンプ
に供給する電源電圧として、外部から供給される外部電
圧（ＶＣＣ）をそれよりも低い電圧に降圧して供給する
センスアンプ駆動回路において、 降圧電圧レベルの第１のリファレンス電圧と前記電源電
圧とを入力し差動増幅する差動増幅回路と、該差動増幅
回路の出力をゲートに入力し、ソースに前記外部電圧を
ドレインに前記電源線を接続したＰチャネルトランジス
タと、前記差動増幅回路の出力を基準電圧（ＧＮＤ）と
ショートする手段を有し、 センスアンプ動作開始時に前記ショートする手段を１シ
ョットで活性化させることを特徴とするセンスアンプ駆
動回路。 - 【請求項９】 前記メモリセルアレイは、メモリセルが
接続された第１のデジット線と、前記センスアンプが接
続された第２のデジット線と、前記第１のデジット線と
前記第２のデジット線がそれぞれソース及びドレインに
接続され、ゲートが制御線に接続されたＮチャネルトラ
ンジスタとを有し、 当該メモリセルアレイの動作が、センスアンプ動作開始
直前に前記制御線に印可される制御信号をロウレベルと
して前記Ｎチャネルトランジスタをオフさせ、センスア
ンプ動作の後前記制御信号をハイレベルとして前記Ｎチ
ャネルトランジスタをオンさせる方式を採用しており、 前記制御信号をハイレベルとするタイミングで前記ショ
ートする手段を１ショットで活性化させることを特徴と
する請求項８記載のセンスアンプ駆動回路。 - 【請求項１０】 前記メモリセルアレイの動作が、前記
制御信号をロウレベルにした時には、前記電源電圧を第
１の電圧にし、前記制御信号をハイレベルにした時に
は、前記電源電圧を前記第１の電圧よりも低い第２の電
圧に制御する方式を採用しており、 前記差動増幅回路の入力には、前記第１の電圧に対応す
る前記第１のリファレンス電圧と前記第２の電圧に対応
する第２のリファレンス電圧をともに入力し、前記制御
信号を用いて、前記第１のリファレンス電圧と前記第２
のリファレンス電圧の入力切り換えを行う手段を有する
ことを特徴とする請求項９記載のセンスアンプ駆動回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22818398A JP3185875B2 (ja) | 1998-08-12 | 1998-08-12 | センスアンプ駆動回路 |
| TW088113922A TW440870B (en) | 1998-08-12 | 1999-08-12 | Read-out amplifier driving circuit |
| KR1019990033068A KR100338847B1 (ko) | 1998-08-12 | 1999-08-12 | 센스 앰프 구동회로 |
| US09/372,976 US6101140A (en) | 1998-08-12 | 1999-08-12 | Sense amplifier driver circuit for supplying a reduced driving voltage to sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22818398A JP3185875B2 (ja) | 1998-08-12 | 1998-08-12 | センスアンプ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057773A true JP2000057773A (ja) | 2000-02-25 |
| JP3185875B2 JP3185875B2 (ja) | 2001-07-11 |
Family
ID=16872520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22818398A Expired - Lifetime JP3185875B2 (ja) | 1998-08-12 | 1998-08-12 | センスアンプ駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6101140A (ja) |
| JP (1) | JP3185875B2 (ja) |
| KR (1) | KR100338847B1 (ja) |
| TW (1) | TW440870B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003203484A (ja) * | 2001-12-24 | 2003-07-18 | Hynix Semiconductor Inc | センスアンプオーバドライバスキームにおける消耗電流減少のための半導体メモリ装置及びその方法 |
| JP2007072759A (ja) * | 2005-09-07 | 2007-03-22 | Denso Corp | 電源回路 |
| JP2007072760A (ja) * | 2005-09-07 | 2007-03-22 | Denso Corp | 電源回路 |
| JP2007207404A (ja) * | 2006-02-06 | 2007-08-16 | Elpida Memory Inc | オーバードライブ書き込み方法、ライトアンプ電源生成回路及びこれらを備えた半導体記憶装置 |
| JP2007213637A (ja) * | 2006-02-07 | 2007-08-23 | Elpida Memory Inc | 内部電源生成回路及びこれらを備えた半導体装置 |
| JP2008140531A (ja) * | 2006-11-07 | 2008-06-19 | Nec Electronics Corp | 半導体装置及びメモリ |
| JP2011170926A (ja) * | 2010-02-19 | 2011-09-01 | Oki Semiconductor Co Ltd | 半導体メモリの内部電源回路 |
| US10607663B2 (en) | 2017-05-24 | 2020-03-31 | Renesas Electronics Corporation | Semiconductor integrated circuit device and semiconductor device |
Families Citing this family (3)
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|---|---|---|---|---|
| JP2002025264A (ja) * | 2000-07-05 | 2002-01-25 | Toshiba Corp | 半導体装置 |
| KR100560767B1 (ko) | 2003-09-02 | 2006-03-13 | 삼성전자주식회사 | 탈착 가능한 저장 장치를 포함하는 시스템 및 그것의 제어방법 |
| KR101701813B1 (ko) * | 2011-04-11 | 2017-02-13 | 삼성전자주식회사 | 디스플레이 장치 및 이의 보이스 변환 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982690A (en) * | 1998-04-15 | 1999-11-09 | Cirrus Logic, Inc. | Static low-power differential sense amplifier circuits, systems and methods |
-
1998
- 1998-08-12 JP JP22818398A patent/JP3185875B2/ja not_active Expired - Lifetime
-
1999
- 1999-08-12 US US09/372,976 patent/US6101140A/en not_active Expired - Lifetime
- 1999-08-12 KR KR1019990033068A patent/KR100338847B1/ko not_active Expired - Lifetime
- 1999-08-12 TW TW088113922A patent/TW440870B/zh not_active IP Right Cessation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003203484A (ja) * | 2001-12-24 | 2003-07-18 | Hynix Semiconductor Inc | センスアンプオーバドライバスキームにおける消耗電流減少のための半導体メモリ装置及びその方法 |
| JP2007072759A (ja) * | 2005-09-07 | 2007-03-22 | Denso Corp | 電源回路 |
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| JP2007213637A (ja) * | 2006-02-07 | 2007-08-23 | Elpida Memory Inc | 内部電源生成回路及びこれらを備えた半導体装置 |
| JP2008140531A (ja) * | 2006-11-07 | 2008-06-19 | Nec Electronics Corp | 半導体装置及びメモリ |
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| US10714154B2 (en) | 2017-05-24 | 2020-07-14 | Renesas Elelctronics Corporation | Semiconductor integrated circuit device and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW440870B (en) | 2001-06-16 |
| KR20000017272A (ko) | 2000-03-25 |
| US6101140A (en) | 2000-08-08 |
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| KR100338847B1 (ko) | 2002-05-30 |
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