JP2008140113A - ボルテージレギュレータ - Google Patents

Abstract

【課題】 専用のテスト用の端子を設けることなく評価対象素子の電気的特性をテストする。
【解決手段】 分圧回路１３と、基準電圧回路４と、エラーアンプ１２と、出力トランジスタ１１と、分圧回路１３の第二出力が入力される電圧ディテクタ１４と、電圧ディテクタ１４の出力によって開閉が制御される第一スイッチと、第一スイッチと直列に設けられ、第一スイッチの開閉によって電気的特性が出力端子３とグランド端子２とを用いて評価される評価対象素子１９と、を設ける。
【選択図】 図１

Description

本発明は、内部の素子の特性をテストする機能を搭載したボルテージレギュレータ（ＶＲ）に関する。

ＶＲは、年々、高精度化される傾向にある。そのため、製造されたＩＣの素子特性を初期評価した後で、保証すべき製品仕様が満足できるように回路特性を調整するという手法が一般的によく用いられている。その評価の際には、外部から測定機器のプローブをＩＣに設置された端子に接触させる必要がある。しかし、テストに使用するための端子（テスト端子）は、ＩＣのチップ面積を増大させてしまうため望ましくない。このような点を考慮して、ＩＣに専用のテスト端子を設けることなく、テストを行う手法としては、特許文献１、２に示されるような技術が開示されている。
特開２００１−０５３２３２号公報 特開２００６−１７０８９８号公報

従来の技術においては、出力端子をテスト時の入力端子として使用することにより、専用のテスト端子を追加することなく、テストモードに移行することができる。しかしながら、ＶＲの内部素子の特性を評価するためには、テストモード信号を受けて動作する内部素子評価用の回路に、外部からプローブを当てるためのセンス端子を少なくとも１つ以上設ける必要がある。すなわち、特許文献１においては、テストモード制御手段の中にセンス端子を設ける必要があり、また、特許文献２においては、その他の回路に接続された入力端子や出力端子がセンス端子として利用されることになる。

本発明では、端子数の少ないＶＲにおいて、テストモードへ移行させるための端子はもちろんのこと、内部素子特性をセンスするための端子も全く追加せずに、高精度なテストを実施することが可能なテスト回路を提供することを目的とする。

本発明は、上記課題を解決するため、内部の素子の特性をテストする機能を搭載したボルテージレギュレータにおいて、出力端子とグランド端子との間に接続された分圧回路と、基準電圧回路と、前記基準電圧回路の出力が反転入力端子に接続され、前記分圧回路の第一出力が非反転入力端子に接続されたエラーアンプと、前記エラーアンプの出力にゲートが接続され、電源端子にソースが接続され、前記出力端子にドレインが接続された出力トランジスタと、前記分圧回路の第二出力が入力される電圧ディテクタと、前記電圧ディテクタの出力によって開閉が制御される、前記出力端子と前記グランド端子との間に設けられた第一スイッチと、前記出力端子と前記グランド端子との間に前記第一スイッチと直列に設けられ、前記第一スイッチの開閉によって電気的特性が前記出力端子と前記グランド端子とを用いて評価される評価対象素子と、前記電圧ディテクタの出力によって開閉が制御される、前記電源端子とトランジスタのゲートとの間に設けられた第二スイッチと、前記出力端子にソースが接続され、前記第二スイッチにゲートとドレインとが接続され、前記第二スイッチの開閉によって前記出力端子からの電流が遮断される前記トランジスタと、を備えていることを特徴とするボルテージレギュレータを提供する。

本発明によれば、出力端子をテスト用の端子として使用できるので、専用のテスト用の端子を設けることなく評価対象素子の電気的特性をテストすることができる。

実施形態を図１に示す。まず、回路構成について説明する。出力端子３とグランド端子２の間に分圧回路１３が接続されている。基準電圧４が反転入力端子に接続され、分圧ノード５が非反転入力端子に接続されたエラーアンプ１２の出力が出力トランジスタ１１のゲートに接続されている。出力トランジスタ１１のソースは電源端子１に接続され、ドレインは出力端子３に接続されている。分圧ノード６は、電圧ディテクタ１４の入力に接続され、その出力によってスイッチ１５及びスイッチ１６が制御される。スイッチ１５及び評価対象素子１９は、出力端子３とグランド端子２との間に直列に接続されている。スイッチ１６及びヒューズ１７は、電源端子１とＰＭＯＳ１８のゲートとの間に直列に接続されている。ＰＭＯＳ１８のソースは出力端子３に接続され、ＰＭＯＳ１８のドレイン及びゲートとグランド端子２との間に内部回路２０が接続されている。

次に、回路動作について説明する。エラーアンプ１２が出力電圧３の分圧ノード５の電圧と基準電圧４とが一致するよう出力トランジスタ１１を制御することにより、出力電圧３が一定になる。ＰＭＯＳ１８及び内部回路２０は、過電流制御や位相補償などの機能を果たす。ここで、分圧回路１３や、ＰＭＯＳ１８及び内部回路２０が出力端子３とグランド端子２との間に接続されているので、出力端子３からグランド端子２に電流が流れ、テスト時に誤差が発生する。

さらに具体化した例を図２及び図３に示す。図３で示す内部回路２０の構成として、ＰＭＯＳ２１のソースが電源端子１に接続され、ゲートがエラーアンプ１２の出力に接続され、ドレインがＰＭＯＳ２２のソースに接続されている。ＰＭＯＳ２２のゲートはＰＭＯＳ１８のゲートに接続され、ドレインは抵抗素子２３を介してグランド端子２に接続されている。また、定電流源２４がＰＭＯＳ１８のドレインとグランド端子２との間に接続されている。すなわち、定電流源２４に流れる電流は、出力端子３からグランド端子２に流れる。

さて、本発明の内容は、分圧ノード６、電圧ディテクタ１４、スイッチ１５、評価対象素子１９、スイッチ１６及びヒューズ１７によって構成される部分である。従来技術にもあるように、分圧ノード６の電圧により、電圧ディテクタ１４の出力論理が切り替わる。例えば、出力端子３に高い電圧が印加されると、分圧ノード６の電圧も高くなり、分圧ノード６の電圧が規定電圧以上である場合、電圧ディテクタ１４の出力がローになる。一方、出力端子３に低い電圧が印加されると、分圧ノード６の電圧も低くなり、分圧ノード６の電圧が規定電圧未満である場合、電圧ディテクタ１４の出力がハイになる。なお、電圧ディテクタ１４がコンパレータである場合、規定電圧は前述の論理を満たすような内部回路で生成されたバイアス電圧である。また、図２で説明するように、電圧ディテクタ１４がＭＯＳの反転増幅動作を利用する場合、規定電圧はＭＯＳのしきい値電圧になる。さらに、出力端子３から通常出力される電圧と異なる電圧を印加するテスト時において、印加する電圧が高い場合も低い場合も、ＶＲはテストモードであるという点が従来の技術と異なる点である。よって、評価対象素子１９及び分圧回路１３内の素子の評価が可能になる。

次に、電圧ディテクタ１４の出力に基づき、スイッチ１５及びスイッチ１６が開閉する。この時、スイッチ１５は、評価対象素子１９を出力端子３とグランド端子２との間に接続するか否かを決定している。よって、スイッチ１５がオンした場合、ユーザは、出力端子３及びグランド端子２に外部から測定プローブを当てれば、評価対象素子１９の電圧−電流特性を評価できる。なお、ＰＭＯＳ１８に流れる電流及び分圧回路１３に流れる電流が誤差になる。そこで、スイッチ１６が、ＰＭＯＳ１８に電流を流す通常モードか流さないテストモードかの切り替えを行う。さらに、ここで、評価対象素子１９と分圧回路１３内の素子とのインピーダンスには大小関係がある。インピーダンスが高い方の素子は、出力端子３に電圧をかけた時に流れる電流が小さくなるので、ＰＭＯＳ１８に流れる電流による誤差の影響を大きく受ける。よって、評価対象素子１９と分圧回路１３内の素子との中で高いインピーダンスの素子の電圧−電流特性を評価する場合、ユーザは、スイッチ１６をオンしてＰＭＯＳ１８に電流を流さないテストモードにすることになる。図１の例では、分圧回路１３内の素子の方が評価対象素子１９よりもインピーダンスが高い場合を示してあり、スイッチ１５をオフして分圧回路１３内の素子の電圧−電流特性を評価する時に、スイッチ１６はオンしている。なお、ユーザは、評価対象素子１９の電圧−電流特性を評価する場合、分圧回路１３に流れる電流を下式によって算出し、その電流を出力端子３とグランド端子２との間に流れる電流から減算することにより、より高精度な評価対象素子１９の評価を行うことができる。ここで、Ｉ２’は評価対象素子１９に流れる電流（補正後）、Ｉ２は出力端子３とグランド端子２との間に流れた電流の実測定値（補正前）、Ｉ１は分圧回路１３に流れた電流、Ｖ２は評価対象素子１９をテストする時の（スイッチ１５はオン）出力端子３に印加された電圧、Ｖ１は分圧回路１３をテストする時の（スイッチ１５はオフ）出力端子３に印加された電圧とすると、
Ｉ２’＝Ｉ２−｛Ｉ１×（Ｖ２／Ｖ１）｝
が成立する。

ヒューズ１７は、テスト終了後に切断され、通常動作時の出力電圧でＰＭＯＳ１８に電流が流れないテストモードにならないようにしている。評価対象素子１９及び分圧回路１３内の素子の評価後、ヒューズ１７が切断され、その状態でＶＲの他の評価が行われることもある。

このようなボルテージレギュレータによると、新たにテストモード移行用端子及び評価対象素子１９のセンス用端子が追加されることなく、ＶＲにもともと存在する端子である電源端子１とグランド端子２と出力端子３とのみが使用され、評価対象素子１９及び分圧回路１３内の素子の電圧−電流特性が評価される。また、内部回路２０に流れる電流を止めるスイッチ１６及び評価対象素子１９を出力端子３とグランド２との間に接続するスイッチ１５が設けられたことにより、出力端子３に印加する電圧に基づいて評価対象素子１９及び分圧回路１３内の素子の電圧−電流特性がより高精度に評価される。

図２は、電圧ディテクタ１４、スイッチ１５及びスイッチ１６を具体的に示したものである。

まず、電圧ディテクタ１４の構成として、ＮＭＯＳ３４のゲートが分圧ノード６に接続され、ソースはグランド端子２に接続され、ドレインはヒューズ３８及びプルアップ用抵抗３１を介して電源端子１に接続されている。ヒューズ３８の一端は、ＰＭＯＳ３２及びＮＭＯＳ３３で構成されるインバータの入力に接続されている。インバータの出力が、ＰＭＯＳ３６（スイッチ１６）のゲートとＮＭＯＳ３５（スイッチ１５）のゲートとに接続されている。ＰＭＯＳ３６のソースは電源端子１に接続され、ドレインはヒューズ１７に接続されている。ヒューズ３７と評価対象素子１９とＮＭＯＳ３５とは、出力端子３とグランド端子２との間に直列に接続されている。なお、評価対象素子１９とＮＭＯＳ３５とは、順不同である。また、ヒューズ３７は、図１には図示されていない。

次に、回路動作について説明する。分圧ノード６の電圧がＮＭＯＳ３４のしきい値電圧よりも高くなった時、ＮＭＯＳ３４がオンし、ＮＭＯＳ３４のドレイン電圧がローになる。その結果、ＰＭＯＳ３２及びＮＭＯＳ３３で構成されるインバータの出力はハイになり、ＮＭＯＳ３５はオンになり、ＰＭＯＳ３６はオフになる。したがって、評価対象素子１９に電流が流れ、出力端子３とグランド端子２との二端子を用いて評価対象素子１９の電圧−電流特性が評価される。一方、分圧ノード６の電圧がＮＭＯＳ３４のしきい値電圧よりも低くなった時、ＮＭＯＳ３４がオフし、ＮＭＯＳ３４のドレイン電圧がハイになるので、インバータの出力はローになる。その結果、ＮＭＯＳ３５はオフし、ＰＭＯＳ３６はオンし、評価対象素子１９及びＰＭＯＳ１８に電流が流れなくなることで、分圧回路１３内の素子の電圧−電流特性が評価される。なお、分圧回路１３内の素子が評価対象素子１９に比べて高いインピーダンスの場合として、この状態でＰＭＯＳ３６はオンしている。出力電圧３は電源電圧１以上にはしないため、ＰＭＯＳ１８のゲート電圧はソース電圧以上になり、ＰＭＯＳ１８はオフする。また、内部回路２０に電源端子１からＰＭＯＳ３６を通って電流が流れるが、この電流は出力端子３とグランド端子２との間に接続された測定系には影響しない。ヒューズ１７、ヒューズ３８及びヒューズ３７はテスト終了後に切断されることにより、ＶＲの通常動作時に、ＰＭＯＳ３６がオンとなり起こるＰＭＯＳ１８の機能消失が防止され、また、評価対象素子１９及びＮＭＯＳ３４の経路の電流が流れない。

また、出力端子３に印加する電圧レベルとスイッチ１５及びスイッチ１６の開閉との論理関係が変更される場合、ＰＭＯＳ３２及びＮＭＯＳ３３で構成されるインバータが取り外されたり、ＮＭＯＳ３４とプルアップ抵抗３１との代わりにソースを出力端子３に接続したＰＭＯＳとプルダウン抵抗とが設けられたり、ＮＭＯＳ３５及びＰＭＯＳ３６のチャネルの極性が変更されたりする。

次に、図４及び図５を用い、分圧回路１３の構成について説明する。分圧ノード５の電圧は基準電圧４と同電位になり、分圧ノード６の反転レベルはＮＭＯＳ３４のしきい値電圧になるとすれば、図４に示すように、分圧ノード５の電圧は分圧ノード６の電圧よりも高くなる。但し、出力電圧３の要求仕様が低電圧化されている中で、必要に応じて基準電圧４を分圧することも考えられ、第１の分圧が第２の分圧よりも低くなる場合がないとも言い切れない。また、図５に示す分圧回路１３でもよい。図５に示す分圧回路１３は、抵抗４１（Ｒａ）、トリミングできる抵抗４２（Ｒｂ）、抵抗４３（Ｒｃ）、抵抗４４（Ｒｄ）によって構成されている。ＩＣが製造された直後は、ヒューズ４５によって抵抗４２は短絡されているので、分圧ノード５の分圧比ｎ１及び分圧ノード６の分圧比ｎ２は、
ｎ１＝（Ｒｃ＋Ｒｄ）／（Ｒａ＋Ｒｃ＋Ｒｄ）
ｎ２＝Ｒｄ／（Ｒａ＋Ｒｃ＋Ｒｄ）
となる。また、初期評価の後、ヒューズを切断してトリミングが行われると、分圧ノード５の分圧比ｎ１’及び分圧ノード６の分圧比ｎ２’は、
ｎ１’＝（Ｒｃ＋Ｒｄ）／（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ）
ｎ２’＝Ｒｄ／（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ）
となる。ここで、出力電圧３の最大値をＶｍａｘとし、電圧ディテクタ１４の反転レベルをＶｔｈとしたときに、次の式が成り立つように各抵抗の値を設定する。すると、ユーザは、評価対象素子１９及び分圧回路１３内の素子のテストを行え、トリミング調整後のＶＲでは、通常動作時にＰＭＯＳ３６がオンとなり起こるＰＭＯＳ１８の機能消失を防止でき、評価対象素子１９及びＮＭＯＳ３４の経路の電流が流れない。
Ｖｍａｘ×ｎ２＞Ｖｔｈ＞Ｖｍａｘ×ｎ２’
例えば、Ｖｍａｘ＝５．０Ｖ、Ｖｔｈ＝０．５Ｖの場合、ｎ２＞１／１０、
ｎ２’＜１／１０となるから、Ｒｄ＝１とすると、Ｒａ＋Ｒｃ＋Ｒｄ＜１０、Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ＞１０となるように、各抵抗の値を決定すればよい。
以上のことから、分圧ノード６の分圧比が１／１０程度となる。

ボルテージレギュレータを示す回路図である。 電圧ディテクタを示す回路図である。 内部回路の図である。 分圧回路の図である。 分圧回路の図である。

符号の説明

１ 電源端子 ２ グランド端子
３ 出力端子 ４ 基準電圧
５ 分圧ノード ６ 分圧ノード
１１ 出力トランジスタ １２ エラーアンプ
１３ 分圧回路 １４ 電圧ディテクタ
１５，１６ スイッチ １７，３８，３７，４５ ヒューズ
１９ 評価対象素子 ２０ 内部回路
２３ 抵抗素子 ２４ 定電流源
３１ プルアップ抵抗 ３３，３４，３５ ＮＭＯＳ
４１，４２，４３，４４ 抵抗
１８，３２，３６，２１，２２ ＰＭＯＳ

Claims (1)

1. 内部の素子の特性をテストする機能を搭載したボルテージレギュレータにおいて、
   出力端子とグランド端子との間に接続された分圧回路と、
   基準電圧回路と、
   前記基準電圧回路の出力が反転入力端子に接続され、前記分圧回路の第一出力が非反転入力端子に接続されたエラーアンプと、
   前記エラーアンプの出力にゲートが接続され、電源端子にソースが接続され、前記出力端子にドレインが接続された出力トランジスタと、
   前記分圧回路の第二出力が入力される電圧ディテクタと、
   前記電圧ディテクタの出力によって開閉が制御される、前記出力端子と前記グランド端子との間に設けられた第一スイッチと、
   前記出力端子と前記グランド端子との間に前記第一スイッチと直列に設けられ、前記第一スイッチの開閉によって電気的特性が前記出力端子と前記グランド端子とを用いて評価される評価対象素子と、
   前記電圧ディテクタの出力によって開閉が制御される、前記電源端子とトランジスタのゲートとの間に設けられた第二スイッチと、
   前記出力端子にソースが接続され、前記第二スイッチにゲートとドレインとが接続され、前記第二スイッチの開閉によって前記出力端子からの電流が遮断される前記トランジスタと、
   を備えていることを特徴とするボルテージレギュレータ。

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