JP2008033037A - 液晶表示装置 - Google Patents

Abstract

【課題】透過率の低下なく、高輝度の表示品質で低コストの液晶表示装置を提供する。
【解決手段】第１基板ＳＵＢ１上に薄膜トランジスタのゲート電極ＧＴを一部に形成して走査信号を印加するゲート配線ＧＬと、ゲート配線を覆って成膜されたゲート絶縁膜ＧＩと、ゲート絶縁膜の上に島状に形成されて薄膜トランジスタの能動層を構成する半導体層ｎＳ／Ｓと、ゲート絶縁膜ＧＩの上かつ半導体層に個別に接続されたソース電極ＳＤ１およびドレイン電極ＳＤ２と、ドレイン電極ＳＤ２に接続された画素電極ＰＸを有し、ゲート配線ＧＬとゲート電極ＧＴ、ソース電極ＳＤ１およびドレイン電極ＳＤ２、画素電極ＰＸを絶縁性膜のバンクＧ−ＢＮＫ、ＳＤ−ＢＮＫ、Ｐ−ＢＮＫで囲まれた領域内にインクジェット塗布した導電性溶液の焼成で形成するものにおいて、これらのバンクのいずれも第２基板ＳＵＢ２に有する遮光膜ＢＭで隠される領域内にのみ配置し、表示領域には設けない。
【選択図】図２

Description

本発明は、液晶表示装置に係り、特に、アクティブ・マトリクス型の液晶表示パネルを用いた液晶表示装置に関する。

液晶表示装置は、液晶表示パネルと駆動回路およびバックライト等の周辺装置を組み合わせて構成される。典型的はアクティブ・マトリクス型縦電界型（所謂ＴＮ型）の液晶表示装置を構成する液晶表示パネルは、第１基板（アクティブ・マトリクス基板あるいは薄膜トランジスタ基板：ＴＦＴ基板）で構成される第１パネルと、第２基板（対向基板あるいはカラーフィルタ基板）で構成される第２パネルとの間に液晶ＬＣを封入して形成される。

第１基板の内面に配置される各種配線、薄膜トランジスタを構成する各種電極、画素電極、あるいは半導体層等をインクジェット方式を利用形成することで、液晶表示パネルの製造におけるホトプロセスを削減して高性能の液晶表示パネルを低コストで提供する技術が特許文献１などに提案されている。インクジェット方式による配線等の形成は、基板の内面に絶縁性膜の薄膜を塗布し、この絶縁膜に配線や電極の形状に倣った堤状体（バンクとも称する）で囲まれたパターンを加工し、該バンクで囲まれた領域内にインクジェットで導電粒子を溶媒に分散した溶液（導電性インク）を塗布し、焼成して形成される。

図２７は、インクジェット方式を利用して第１基板の内面に形成された構造の一例を模式的に説明する断面図である。また、図２８は、バンクを用いた配線等の形成プロセスを説明する図である。図２７、図２８において、ガラスを好適とする第１基板ＳＵＢ１の内面に、ホトレジストを塗布し、ゲート配線とゲート電極、および容量配線のパターンを有するマスクを介して露光し、現像して、これらゲート配線とゲート電極、および容量配線のパターンの部分を除去して形成したバンク（ゲートバンク）Ｇ−ＢＮＫを形成する（バンクパターニング）。このゲートバンクＧ−ＢＮＫのパターン内が親液性でその他の部分は撥液製とする（撥親液処理）。

そして、このゲートバンクＧ−ＢＮＫの内部にインクジェット（ＩＪ）のノズルで導電性溶液（メタルインク、例えば銀粒子分散Ａｇインク）を吐出して塗布し、焼成することで、ゲート配線（図示せず）とゲート電極ＧＴ、および容量配線ＣＴが得られる（ゲート配線/電極ＩＪ吐出）。なお、その後、追加加熱により、配線の比抵抗を所定値に確保するプロセスがある（メタル焼成（＝バンク追加加熱））。配線の比抵抗を所定値に確保するための追加加熱の温度はできるだけ高いことが望ましい。また、画素電極の下層にあるゲート配線およびゲート電極の形成用バンク（ゲートバンクＧ−ＢＮＫ）とソース/ドレイン電極の形成用バンク（ソース/ドレインバンクＳＤ―ＢＮＫ）は配線の焼成の際に追加過熱されることで着色するため、バンクの着色を回避するためには配線の焼成温度をできるだけ低くすることが望ましい。
特開２００５−１２１８１号公報

配線の比抵抗を所定値に確保するためと、バンクの着色を回避するために、従来は大気中での低温焼成とＮ₂中での高温焼成の２ステップ焼成を行っている。そのため、プロセス時間が長くなり、スループットが低下する。また、画素電極の下層（表示領域）にあるバンクが着色することは、表示品質の劣化を意味すると共に、３００℃のような高温焼成装置は高価である。そして、Ｎ₂の仕様によるランニングコストが増大し、さらに、焼成による着色を最小限とするような樹脂材料は限られている等、製品コストの引き下げの阻害要因となっている。

本発明の目的は、上記従来技術の課題を解決して、透過率の低下をなくして高輝度の表示品質で低コストの液晶表示装置を提供することにある。

本発明の液晶表示装置は、マトリクス配列した複数の画素毎に薄膜トランジスタが形成された第１基板と、前記画素対応で形成された複数色のカラーフィルタとカラーフィルタの間に形成された遮光膜および対向電極が形成された第２基板と、前記第１基板と前記第２基板との貼り合わせた間隙に液晶を封入した液晶表示パネルを用いて構成される。

本発明では、前記第１基板上に、前記薄膜トランジスタのゲート電極を一部に形成して走査信号を印加するゲート配線と、前記ゲート配線を覆って成膜されたゲート絶縁膜と、前記ゲート絶縁膜の上に島状に形成されて前記薄膜トランジスタの能動層を構成する半導体層と、前記ゲート絶縁膜の上かつ前記半導体層に個別に接続されたソース電極およびドレイン電極と、前記ソース電極を一部に形成して表示信号を供給するデータ配線と、前記ドレイン電極に接続された画素電極を有し、
前記ゲート配線とゲート電極、前記ソース電極およびドレイン電極、前記画素電極を、絶縁性膜の堤状体で囲まれた領域内にインクジェット塗布した導電性溶液の焼成で形成するものにおいて、前記絶縁性膜の堤状体を、前記第２基板に有する前記遮光膜の領域内にのみ配置した。

また、本発明は、前記第２基板に形成された遮光膜の幅と、前記第１基板に配置された前記容量配線の幅を、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度を考慮したものとして、第１基板と第２基板の位置合わせずれによるコントラストの低下を抑制した。

本発明によれば、液晶表示パネルの形成に要するプロセス数が大幅に削減され、透過率が向上し、高表示品質の液晶表示装置を低コストで提供できる。

以下、本発明の最良の実施形態を、実施例の図面を参照して詳細に説明する。なお、堤状体は配線や電極等を形成する導電性溶液を保持する溝を構成するために当該溝の両側に沿って設けた壁である。以下ではこのような堤状体をバンク（ＢＮＫ）と称して説明する。

図１は、本発明の液晶表示装置の実施例１を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図であり、図１（ａ）は平面を、図１（b）は図１（ａ）のＡ−Ａ’線に沿った断面を示す。ガラスを好適とする第１基板ＳＵＢ１の上に形成された複数のゲート配線ＧＬとこのゲート配線に交差する複数のソース配線ＳＬを有し、２本のゲート配線ＧＬと２本のソース配線ＳＬで囲まれた領域（画素領域）に１画素が形成される。なお、ソース配線ＳＬは薄膜トランジスタに表示データを供給する機能を有することから、データ配線とも呼ばれる。また、薄膜トランジスタは、ソース電極とドレイン電極が動作中入れ替わるので、ドレイン配線とも呼ぶことができるが、ここではソース配線ＳＬとして説明する。

１画素は薄膜トランジスタＴＦＴと画素電極ＰＸで構成される。なお、本実施例では、表示領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線ＣＬが配置されている。薄膜トランジスタＴＦＴはゲート配線ＧＬとソース配線ＳＬの交差部近傍に配置されている。この薄膜トランジスタＴＦＴは、ゲート配線から延びるゲート電極ＧＴ、半導体膜ＳＩ、ソース電極ＳＤ１、ドレイン電極ＳＤ２で構成される。半導体膜ＳＩはシリコンの上層にｎ＋シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜ＰＦが形成されている。

図１（ａ）のＡ−Ａ’線に沿った断面を示す図１（b）において、第１基板ＳＵＢ１の上にゲート配線ＧＬとゲート電極ＧＴおよび容量配線ＣＬの形成用バンクであるゲートバンクＧ−ＢＮＫが形成されている。このゲートバンクＧ−ＢＮＫは薄膜トランジスタＴＦＴの領域内、容量配線ＣＬの形成部分およびゲート配線ＧＬの形成部分のみに配置される。なお、薄膜トランジスタＴＦＴのドレイン電極ＳＤ２にはＩＴＯを好適とする透明導電膜からなる画素電極ＰＸが接続されている。

薄膜トランジスタＴＦＴのゲート電極ＧＴは、薄膜トランジスタ形成領域に形成したゲートバンクＧ−ＢＮＫで形成された溝にインクジェットで銀（Ａｇ）溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線ＣＬは、画素領域に形成したゲートバンクＧ−ＢＮＫで形成される。そして、ゲート配線ＧＬは、画素領域の外に形成したゲートバンクＧ−ＢＮＫで形成される。この上にゲート絶縁膜ＧＩが形成される。ソース電極ＳＤ１とドレイン電極ＳＤ２はゲート絶縁膜ＧＩに設けたソース/ドレインバンク（以下、単にソースバンクとも称する場合もある）ＳＤ−ＢＮＫで形成される。後述するように、これらのゲートバンクＧ−ＢＮＫの上方は、第２基板に有する遮光膜（ブラックマトリクス）で隠される位置にある。

図２は、図１（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。図２では、説明の煩雑さを避けるため、第２基板に有する対向電極は図示を省略した。第１基板ＳＵＢ１の最上面には第１の配向膜ＯＲＩ１が形成され、第２基板ＳＵＢ２の最上面には第２の配向膜ＯＲＩ２が形成されている。第２基板ＳＵＢ２の最上面に形成された第２の配向膜ＯＲＩ２の下層には、図示しない対向電極がべた形成され、この対向電極の下層にカラーフィルタＣＦと遮光膜ＢＭが形成されている。遮光膜ＢＭは、薄膜トランジスタＴＦＴの領域となるＳＤバンクＳＤ−ＢＮＫ領域とゲート配線ＧＬを隠す位置、および容量配線ＣＬを形成するゲートバンクＧ−ＢＮＫを隠す位置に配置されている。

本実施例では、画素電極形成領域内に容量配線ＣＬを有し、この容量配線ＣＬの上層で容量配線ＣＬを形成するゲートバンクＧ−ＢＮＫを隠す部分で画素の表示領域ＡＲが分離されている。液晶ＬＣの光シャッタ効果は表示領域ＡＲで有効となる。

図３は、本発明の実施例１の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。このプロセスを図１および図３の（ａ）（ｂ）・・・順を参照して説明する。先ず、ガラス板を好適とする第１基板ＳＵＢ１内面を初期洗浄した後、ゲートバンク用の感光性樹脂膜を塗布し、ゲート配線とゲート電極および容量配線の配置形状にパターニングしてゲートバンクＧ−ＢＮＫを形成する。ゲートバンクＧ−ＢＮＫの表面と外側を撥液性にする撥液処理と、ゲートバンクＧ−ＢＮＫの内側を親液性にする親液処理を行う。

ゲートバンクＧ−ＢＮＫの内側（溝）に銀溶液を好適とする導電性インクをインクジェットノズルで塗布し、焼成して、ゲート配線ＧＬとゲート電極ＧＴおよび容量配線ＣＴを形成する。ゲート配線ＧＬ、ゲート電極ＧＴ、容量配線ＣＴ、およびこれらの両側にあるゲートバンクＧ−ＢＮＫを含む第１基板ＳＵＢ１内面を覆って窒化シリコンＳｉＮを蒸着してゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの上にアモルファスシリコン半導体膜（ａ−Ｓｉ）Ｓ、ｎ＋シリコン半導体膜（ｎ＋Ｓｉ）ｎＳを順次蒸着し、アモルファスシリコン半導体膜Ｓおよびｎ＋シリコン半導体膜ｎＳをホト工程で島状に形成する。ｎ＋シリコン半導体膜ｎＳは、アモルファスシリコン半導体膜Ｓに比べて極めて薄く、後述のソース/ドレイン電極とのコンタクト層となる。

ｎ＋シリコン半導体膜ｎＳをソース電極側とドレイン電極側に分離する。分離した部分の間はチャネルとなる。このチャネル部分に露出したアモルファスシリコン半導体膜Ｓを覆って保護膜ＰＦを埋める。ゲート絶縁膜ＧＩの上にソース／ドレインバンクＳＤ―ＢＮＫを形成する。このソース／ドレインバンクＳＤ―ＢＮＫは、ゲートバンクＧ−ＢＮＫと同様にして形成する。また、このソース／ドレインバンクＳＤ―ＢＮＫは、薄膜トランジスタＴＦＴの上方に配置される第２基板の内面に有する遮光膜で隠される位置に形成される。ソース／ドレインバンクＳＤ―ＢＮＫにインクジェットで導電性インクを塗布し、焼成してソース電極ＳＤ１、ドレイン電極ＳＤ２を形成する。ドレイン電極ＳＤ２は、下層構造に倣った段差を有したものとなる。

次に、薄膜トランジスタＴＦＴの上層を含めたソース配線ＳＬの上と、隣接する画素間にあるゲート配線ＧＬの上に当該画素領域を囲むように画素バンクＰ−ＢＮＫを形成する。この画素バンクＰ−ＢＮＫの上面は撥液性に、両側の壁面を含めたドレイン電極ＳＤ２、ゲート絶縁膜ＧＩの表面は親液性に処理される。この画素バンクＰ−ＢＮＫの間にＩＴＯを好適とする透明導電粒子溶液をインクジェットで塗布し、焼成して画素電極ＰＸとする。図３の（ｈ）に第２基板ＳＵＢ２の内面に形成される遮光膜（ブラックマトリクス）ＢＭのパターンを示す。

実施例１によれば、画素領域ＡＲの下層にバンク層を有しないため、配線の比抵抗を所定値に確保するための焼成でバンクの着色が生じても画素領域ＡＲの光透過率に影響せず、高輝度で色再現性が良好な液晶表示装置が得られる。

図４は、本発明の液晶表示装置の実施例２を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図で、図４（ａ）は平面を、図４（b）は図４（ａ）のＡ−Ａ’線に沿った断面を示す。図５は、図４（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。図５でも、説明の煩雑さを避けるため、第２基板に有する対向電極は図示を省略した。図６は、実施例２の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。

図４において、ガラスを好適とする第１基板ＳＵＢ１の上に形成された複数のゲート配線ＧＬとこのゲート配線に交差する複数のソース配線ＳＬを有し、２本のゲート配線ＧＬと２本のソース配線ＳＬで囲まれた領域（画素領域）に１画素が形成される。薄膜トランジスタは、ソース電極とドレイン電極が動作中入れ替わるので、ドレイン配線とも呼ぶことができるが、ここでもソース配線ＳＬとして説明する。１画素は薄膜トランジスタＴＦＴと画素電極ＰＸで構成される。

本実施例でも、がソース電極形成領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線ＣＬが配置されている。薄膜トランジスタＴＦＴはゲート配線ＧＬとソース配線ＳＬの交差部近傍に配置されている。この薄膜トランジスタＴＦＴは、ゲート配線から延びるゲート電極ＧＴ、半導体膜ＳＩ、ソース電極ＳＤ１、ドレイン電極ＳＤ２で構成される。半導体膜ＳＩはシリコンの上層にｎ＋シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜ＰＦが充填されている。

図４（ｂ）において、第１基板ＳＵＢ１の上にゲート配線ＧＬとゲート電極ＧＴおよび容量配線ＣＬの形成用バンクであるゲートバンクＧ−ＢＮＫが形成されている。このゲートバンクＧ−ＢＮＫは薄膜トランジスタＴＦＴの領域内、容量配線ＣＬの形成部分およびゲート配線ＧＬの形成部分のみに配置される。なお、薄膜トランジスタＴＦＴのドレイン電極ＳＤ２には、ＩＴＯを好適とする透明導電膜からなる画素電極ＰＸが接続電極ＪＥＤで接続されている。

薄膜トランジスタＴＦＴのゲート電極ＧＴは、薄膜トランジスタ形成領域に形成したゲートバンクＧ−ＢＮＫで形成された溝にインクジェットで銀（Ａｇ）溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線ＣＬは、画素領域に形成したゲートバンクＧ−ＢＮＫで形成される。そして、ゲート配線ＧＬは、画素領域の外に形成したゲートバンクＧ−ＢＮＫで形成される。この上にゲート絶縁膜ＧＩが形成される。ソース電極ＳＤ１とドレイン電極ＳＤ２はゲート絶縁膜ＧＩに設けたＳＤバンクＳＤ−ＢＮＫで形成される。後述するように、これらのゲートバンクＧ−ＢＮＫの上方は、第２基板に有する遮光膜（ブラックマトリクス）で隠される位置にある。

図５は、図４（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。図５でも図１と同様に、説明の煩雑さを避けるため、第２基板に有する対向電極は図示を省略した。第１基板ＳＵＢ１の最上面には第１の配向膜ＯＲＩ１が形成され、第２基板ＳＵＢ２の最上面には第２の配向膜ＯＲＩ２が形成されている。第２基板ＳＵＢ２の最上面に形成された第２の配向膜ＯＲＩ２の下層には、図示しない対向電極がべた形成され、この対向電極の下層にカラーフィルタＣＦと遮光膜ＢＭが形成されている。遮光膜ＢＭは、薄膜トランジスタＴＦＴの領域となるＳＤバンクＳＤ−ＢＮＫ領域とゲート配線ＧＬを隠す位置、および容量配線ＣＬを形成するゲートバンクＧ−ＢＮＫを隠す位置に配置されている。

本実施例でも、画素電極形成内に容量配線ＣＬを有する。この容量配線ＣＬの上層で容量配線ＣＬを形成するゲートバンクＧ−ＢＮＫを隠す部分で画素の表示領域ＡＲが分離されている。液晶ＬＣの光シャッタ効果は表示領域ＡＲで有効となる。本実施例は、画素電極ＰＸを形成するためのバンクを形成しないで、ＳＤバンクＳＤ−ＢＮＫを利用して画素電極ＰＸを形成するため、画素電極用のバンクの形成プロセスは不要となる。なお、画素電極ＰＸをドレイン電極ＳＤ２に接続する接続電極ＪＥＤはインクジェットの滴下で塗布する。

図６は、本発明の実施例２の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。このプロセスを図５および図６の（ａ）（ｂ）・・・順を参照して説明する。先ず、ガラス板を好適とする第１基板ＳＵＢ１内面を初期洗浄した後、ゲートバンク用の感光性樹脂膜を塗布し、ゲート配線とゲート電極および容量配線の配置形状にパターニングしてゲートバンクＧ−ＢＮＫを形成する。ゲートバンクＧ−ＢＮＫの表面と外側を撥液性にする撥液処理と、ゲートバンクＧ−ＢＮＫの内側を親液性にする親液処理を行う。

ゲートバンクＧ−ＢＮＫの内側（溝）に銀溶液を好適とする導電性インクをインクジェットノズルで塗布し、焼成して、ゲート配線ＧＬとゲート電極ＧＴおよび容量配線ＣＴを形成する。ゲート配線ＧＬ、ゲート電極ＧＴ、容量配線ＣＴ、およびこれらの両側にあるゲートバンクＧ−ＢＮＫを含む第１基板ＳＵＢ１内面を覆って窒化シリコンＳｉＮを蒸着してゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの上にアモルファスシリコン半導体膜（ａ−Ｓｉ）Ｓ、ｎ＋シリコン半導体膜（ｎ＋Ｓｉ）ｎＳを順次蒸着し、アモルファスシリコン半導体膜Ｓおよびｎ＋シリコン半導体膜ｎＳをホト工程で島状に形成する。ｎ＋シリコン半導体膜ｎＳは、アモルファスシリコン半導体膜Ｓに比べて極めて薄く、ソース/ドレイン電極とのコンタクト層となる。

ｎ＋シリコン半導体膜ｎＳをソース電極側とドレイン電極側に分離する。分離した部分の間はチャネルとなる。このチャネル部分に露出したアモルファスシリコン半導体膜Ｓを覆って保護膜ＰＦを埋める。ゲート絶縁膜ＧＩの上にソース／ドレインバンクＳＤ―ＢＮＫを形成する。このソース／ドレインバンクＳＤ―ＢＮＫは、ゲートバンクＧ−ＢＮＫと同様にして形成する。また、このソース／ドレインバンクＳＤ―ＢＮＫは、薄膜トランジスタＴＦＴの上方に配置される第２基板の内面に有する遮光膜で隠される位置に形成される。ソース／ドレインバンクＳＤ―ＢＮＫにインクジェットで導電性インクを塗布し、焼成してソース電極ＳＤ１、ドレイン電極ＳＤ２を形成する。ドレイン電極ＳＤ２は、下層構造に倣った段差を有したものとなる。

次に、ドレイン電極ＳＤ２側のソース／ドレインバンクＳＤ―ＢＮＫとゲート配線用のバンクＧ−ＢＮＫを利用して表示領域にＩＴＯを好適とする透明導電粒子溶液をインクジェットで塗布し、焼成して画素電極ＰＸとする。画素電極ＰＸとドレイン電極ＳＤ２の間に画素電極ＰＸと同様の導電性インクを滴下して塗布し、焼成して、接続電極ＪＥＤとする。なお、図６の（ｈ）に第２基板ＳＵＢ２の内面に形成される遮光膜（ブラックマトリクス）ＢＭのパターンを示す。

実施例２によれば、実施例１の効果に加え、画素電極ＰＸ形成のタメノバンクを必要としないため低コストで、高輝度かつ色再現性が良好な液晶表示装置が得られる。

図７は、本発明の液晶表示装置の実施例３を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図で、図７（ａ）は平面を、図７（b）は図７（ａ）のＡ−Ａ’線に沿った断面を示す。図８は、図７（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。図８でも、説明の煩雑さを避けるため、第２基板に有する対向電極は図示を省略した。図９は、実施例３の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。

図７において、ガラスを好適とする第１基板ＳＵＢ１の上に形成された複数のゲート配線ＧＬとこのゲート配線に交差する複数のソース配線ＳＬを有し、２本のゲート配線ＧＬと２本のソース配線ＳＬで囲まれた領域（画素領域）に１画素が形成される。ソース電極とドレイン電極に関しては、ここでもソース配線ＳＬとして説明する。１画素は薄膜トランジスタＴＦＴと画素電極ＰＸで構成される。

本実施例でも、がソース電極形成領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線ＣＬが配置されている。薄膜トランジスタＴＦＴはゲート配線ＧＬとソース配線ＳＬの交差部近傍に配置されている。この薄膜トランジスタＴＦＴは、ゲート配線から延びるゲート電極ＧＴ、半導体膜ＳＩ、ソース電極ＳＤ１、ドレイン電極ＳＤ２で構成される。半導体膜ＳＩはシリコンの上層にｎ＋シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜ＰＦが充填されている。

図７（ｂ）において、第１基板ＳＵＢ１の上にゲート配線ＧＬとゲート電極ＧＴおよび容量配線ＣＬの形成用バンクであるゲートバンクＧ−ＢＮＫが形成されている。このゲートバンクＧ−ＢＮＫは薄膜トランジスタＴＦＴの領域内、容量配線ＣＬの形成部分およびゲート配線ＧＬの形成部分のみに配置される。なお、薄膜トランジスタＴＦＴのドレイン電極ＳＤ２には、ＩＴＯを好適とする透明導電膜からなる画素電極ＰＸが、分離パターンＳＰＰで接続されている。

薄膜トランジスタＴＦＴのゲート電極ＧＴは、薄膜トランジスタ形成領域に形成したゲートバンクＧ−ＢＮＫで形成された溝にインクジェットで銀（Ａｇ）溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線ＣＬは、画素電極形成領域に形成したゲートバンクＧ−ＢＮＫに形成される。そして、ゲート配線ＧＬは、画素領域の外に形成したゲートバンクＧ−ＢＮＫで形成される。この上にゲート絶縁膜ＧＩが形成される。ソース電極ＳＤ１とドレイン電極ＳＤ２はゲート絶縁膜ＧＩに設けたＳＤバンクＳＤ−ＢＮＫで形成される。後述するように、これらのゲートバンクＧ−ＢＮＫの上方は、第２基板に有する遮光膜（ブラックマトリクス）で隠される位置にある。

図８は、図７（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。図８でも図１、図４と同様に、説明の煩雑さを避けるため、第２基板に有する対向電極は図示を省略した。第１基板ＳＵＢ１の最上面には第１の配向膜ＯＲＩ１が形成され、第２基板ＳＵＢ２の最上面には第２の配向膜ＯＲＩ２が形成されている。第２基板ＳＵＢ２の最上面に形成された第２の配向膜ＯＲＩ２の下層には、図示しない対向電極がべた形成され、この対向電極の下層にカラーフィルタＣＦと遮光膜ＢＭが形成されている。遮光膜ＢＭは、薄膜トランジスタＴＦＴの領域となるＳＤバンクＳＤ−ＢＮＫ領域とゲート配線ＧＬを隠す位置、および容量配線ＣＬを形成するゲートバンクＧ−ＢＮＫを隠す位置に配置されている。

本実施例でも、画素電極形成領域内に容量配線ＣＬを有する。この容量配線ＣＬの上層で容量配線ＣＬを形成するゲートバンクＧ−ＢＮＫを隠す部分で画素の表示領域ＡＲが分離されている。液晶ＬＣの光シャッタ効果は表示領域ＡＲで有効となる。本実施例は、画素電極ＰＸを形成するためのバンクを形成しないで、ＳＤバンクＳＤ−ＢＮＫを利用して画素電極ＰＸを形成するため、画素電極用のバンクの形成プロセスは不要となる。なお、画素電極ＰＸをドレイン電極ＳＤ２に分離パターンＳＰＰで接続されている。分離パターンＳＰＰは図１０で説明する。

図９は、実施例３の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。このプロセスを図８および図９の（ａ）（ｂ）・・・順を参照して説明する。先ず、ガラス板を好適とする第１基板ＳＵＢ１内面を初期洗浄した後、ゲートバンク用の感光性樹脂膜を塗布し、ゲート配線とゲート電極および容量配線の配置形状にパターニングしてゲートバンクＧ−ＢＮＫを形成する。ゲートバンクＧ−ＢＮＫの表面と外側を撥液性にする撥液処理と、ゲートバンクＧ−ＢＮＫの内側を親液性にする親液処理を行う。

ゲートバンクＧ−ＢＮＫの内側（溝）に銀溶液を好適とする導電性インクをインクジェットノズルで塗布し、焼成して、ゲート配線ＧＬとゲート電極ＧＴおよび容量配線ＣＴを形成する。ゲート配線ＧＬ、ゲート電極ＧＴ、容量配線ＣＴ、およびこれらの両側にあるゲートバンクＧ−ＢＮＫを含む第１基板ＳＵＢ１内面を覆って窒化シリコンＳｉＮを蒸着してゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの上にアモルファスシリコン半導体膜（ａ−Ｓｉ）Ｓ、ｎ＋シリコン半導体膜（ｎ＋Ｓｉ）ｎＳを順次蒸着し、アモルファスシリコン半導体膜Ｓおよびｎ＋シリコン半導体膜ｎＳをホト工程で島状に形成する。ｎ＋シリコン半導体膜ｎＳは、アモルファスシリコン半導体膜Ｓに比べて極めて薄く、ソース/ドレイン電極とのコンタクト層となる。

ｎ＋シリコン半導体膜ｎＳをソース電極側とドレイン電極側に分離する。分離した部分の間はチャネルとなる。このチャネル部分に露出したアモルファスシリコン半導体膜Ｓを覆って保護膜ＰＦを埋める。ゲート絶縁膜ＧＩの上に、画素電極形成側に分離パターンＳＰＰを形成するための溝パターンを設けたソース／ドレインバンクＳＤ―ＢＮＫを形成する。このソース／ドレインバンクＳＤ―ＢＮＫは、ゲートバンクＧ−ＢＮＫと同様にして形成する。また、このソース／ドレインバンクＳＤ―ＢＮＫは、薄膜トランジスタＴＦＴの上方に配置される第２基板の内面に有する遮光膜で隠される位置に形成される。

ソース／ドレインバンクＳＤ―ＢＮＫにインクジェットで導電性インクを塗布し、焼成してソース電極ＳＤ１、ドレイン電極ＳＤ２を形成する。ドレイン電極ＳＤ２は、下層構造に倣った段差を有したものとなる。ただし、ドレイン電極ＳＤ２では導電性インクの塗布量を制限し、あとで塗布する画素電極用の導電性インクと重ね合わせて焼成した膜厚となるインク量がソース電極ＳＤ１の厚みに等しくなるようにする。

次に、ドレイン電極ＳＤ２側のソース／ドレインバンクＳＤ―ＢＮＫとゲート配線用のバンクＧ−ＢＮＫを利用して表示領域にＩＴＯを好適とする透明導電粒子を混合した導電性インク溶液をインクジェットで塗布し、焼成して画素電極ＰＸとする。このとき、画素電極ＰＸ用の導電性インク溶液は分離パターンＳＰＰを形成するための溝パターンの中でドレイン電極ＳＤ２の上層に流れて該ドレイン電極ＳＤ２と２層構造又は混合構造で接続される。なお、図９の（ｈ）に第２基板ＳＵＢ２の内面に形成される遮光膜（ブラックマトリクス）ＢＭのパターンを示す。

図１０は、本発明の実施例３における分離パターンの形成を説明する図である。実施例３では、図１０（ａ）に示したように、ドレイン電極ＳＤ２側のソース／ドレインバンクＳＤ―ＢＮＫに分離パターンＳＰＰを形成するための細溝形状を備える。このソース／ドレインバンクＳＤ―ＢＮＫにソース/ドレイン用の導電性インクを塗布する。このとき、図１０（ｂ）に示したように、塗布された導電性インクは分離パターンＳＰＰを形成する細溝形状に流れ、該細溝形状の大部分に塗布される。塗布膜はソース電極ＳＤ１よりも薄い。

その後、図１０（ｃ）に示したように、画素領域側に画素電極用の導電性インクを塗布する。導電性インクは分離パターンＳＰＰを形成する細溝形状に流れてソース電極ＳＤ１用のインクの上に重なり、あるいはソース電極ＳＤ１用のインクと混合してソース電極ＳＤ１用のインク膜と同等のインク膜となる。これを焼成して図７（ｂ）に示したように画素電極とドレイン電極ＳＤ２が接続された構造が得られる。

図１１は、図１０に示した分離パターンＳＰＰ部分の他の構造例の説明図である。図１１では、図１０（ｃ）の分離パターンＳＰＰ部分に前記実施例２と同様な接続電極ＪＥＤをインクジェットで形成した。これにより、分離パターンＳＰＰ部分での電気的接続の信頼性を向上させることができる。

実施例３によれば、実施例１の効果に加え、実施例２と同様に、画素電極ＰＸ形成のためのバンクを必要としないため、低コストで、高輝度かつ色再現性が良好な液晶表示装置が得られる。

図１２は、本発明の液晶表示装置の実施例４を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図で、図１２（ａ）は平面を、図１２（b）は図１２（ａ）のＡ−Ａ’線に沿った断面を示す。図１３は、図１２（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。図１３でも、説明の煩雑さを避けるため、第２基板に有する対向電極は図示を省略した。図１４は、実施例４の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。

実施例４の構造は前記した実施例３と略同じで、分離パターンＳＰＰで画素電極ＰＸとドレイン電極ＳＤ２とを接続している。実施例３と異なる部分は、図１２と図１３の断面図および図１４（ｅ）に示されたように、保護膜ＰＦのエッチング加工前にソースバンクＳＤ−ＢＮＫを形成して、このソースバンクＳＤ−ＢＮＫをマスクとして保護膜ＰＦエッチングする点である。

実施例４によっても、実施例３と同様に、画素電極ＰＸ形成のためのバンクを必要としないため、低コストで、高輝度かつ色再現性が良好な液晶表示装置が得られる。

図１５は、本発明の液晶表示装置の実施例５を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図で、図１５（ａ）は平面を、図１５（b）は図１５（ａ）のＡ−Ａ’線に沿った断面を示す。図１６は、図１５（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。図１６でも、説明の煩雑さを避けるため、第２基板に有する対向電極は図示を省略した。図１７は、実施例５の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。

実施例５は、第１基板ＳＵＢ１の内面に画素電極ＰＸを直接形成した点を特徴とする。また、実施例５は薄膜トランジスタのドレイン電極ＳＤ２と画素電極ＰＸを第１の接続電極ＪＥＤ１で接続すると共に、容量配線ＣＬで分断された画素電極の間を第２の接続電極ＪＥＤ２で接続した点も特徴である。これら第１の接続電極ＪＥＤ１と第２の接続電極ＪＥＤ２もインクジェットの滴下で塗布して形成する。

図１５、図１６および図１７に示されたように、第１基板ＳＵＢ１の内面にゲート配線ＧＬ、ゲート電極ＧＴ、および容量配線ＣＬの形成用バンクであるゲートバンクＧ−ＢＮＫを形成する。ゲートバンクＧ−ＢＮＫはすべて第２基板ＳＵＢ２側に有する遮光膜ＢＭで隠される位置に形成される。このゲートバンクＧ−ＢＮＫを用いてゲート電極ＧＴ、容量配線ＣＬ、ゲート配線ＧＬをインクジェット塗布し、焼成して形成する。

次に、このゲートバンクＧ−ＢＮＫを利用し、インクジェットにより画素電極用の導電性インクを表示領域ＡＲに塗布し、焼成して、画素電極ＰＸを形成する。その後、窒化シリコンＳｉＮを蒸着してゲート絶縁膜ＧＩを成膜し、ゲート電極ＧＴを覆う薄膜トランジスタＴＦＴの形成部分と容量配線ＣＬを覆う上層部分を残すパターニングを行い、表示領域の画素電極ＰＸを露呈させる。シリコン膜とｎ＋シリコン膜を形成し、ホト工程とエッチングでシリコン膜とｎ＋シリコン膜の島を形成する。ｎ＋シリコン膜を加工してチャネルを形成し、このチャネル部分を覆って保護膜を充填する。

ゲート絶縁膜ＧＩ上でシリコン膜とｎ＋シリコン膜の島を覆い、薄膜トランジスタの領域にソース配線ＳＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ２の形成部分にソースバンクＳＤ−ＢＮＫを形成する。このソースバンクＳＤ−ＢＮＫで囲まれた内側にインクジェットにより導電性インクを塗布し、焼成して、ソース配線ＳＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ２を形成する。

図１５、図１６および図１７（ｇ）に示したように、ドレイン電極ＳＤ２と画素電極ＰＸを橋絡するように導電性インクをインクジェットで塗布して両者を電気的に接続する接続電極ＪＥＤ１を形成する。また、容量配線ＣＬの上方にも導電性インクをインクジェットで塗布して容量配線ＣＬで分断された画素電極の間を電気的に接続する接続電極ＪＥＤ２を形成する。接続電極ＪＥＤ２を形成するとき、インクジェットのインク滴を図１７（ｇ）のように容量配線ＣＬに沿って複数滴が順次重なるように塗布すれことが望ましい。また、接続電極ＪＥＤ１や接続電極ＪＥＤ２を形成する導電性インクとしては画素電極ＰＸを形成するものと同じＩＴＯ等の透明導電性の粒子を分散した溶液を用いるのが望ましい。

実施例５によれば、画素電極ＰＸの下層にゲート絶縁膜も、またバンク形成用の樹脂層もないため、透過率が向上し、インクジェットで形成した配線や電極の焼成による着色もないため、高輝度かつ色再現性が良好な液晶表示装置が得られる。さらに、プロセスの簡略化で液晶表示装置を低コストで提供できる。

図１８は、本発明の液晶表示装置の実施例６を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図で、図１８（ａ）は平面を、図１８（b）は図１８（ａ）のＡ−Ａ’線に沿った断面を示す。図１９は、実施例６の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。

図１８において、ガラスを好適とする第１基板ＳＵＢ１の上に形成された複数のゲート配線ＧＬとこのゲート配線に交差する複数のソース配線ＳＬを有し、２本のゲート配線ＧＬと２本のソース配線ＳＬで囲まれた領域（画素領域）に１画素が形成される。ソース電極とドレイン電極に関しては、ここでもソース配線ＳＬとして説明する。１画素は薄膜トランジスタＴＦＴと画素電極ＰＸで構成される。

本実施例でも、ソース電極形成領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線ＣＬが配置されている。薄膜トランジスタＴＦＴはゲート配線ＧＬとソース配線ＳＬの交差部近傍に配置されている。この薄膜トランジスタＴＦＴは、ゲート配線から延びるゲート電極ＧＴ、半導体膜ＳＩ、ソース電極ＳＤ１、ドレイン電極ＳＤ２で構成される。半導体膜ＳＩはシリコンの上層にｎ＋シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜ＰＦが充填されている。

図１８（ｂ）において、第１基板ＳＵＢ１の上にゲート配線ＧＬとゲート電極ＧＴおよび容量配線ＣＬの形成用バンクであるゲートバンクＧ−ＢＮＫが形成されている。このゲートバンクＧ−ＢＮＫは薄膜トランジスタＴＦＴの領域内、容量配線ＣＬの形成部分およびゲート配線ＧＬの形成部分のみに配置される。なお、薄膜トランジスタＴＦＴのドレイン電極ＳＤ２には、ＩＴＯを好適とする透明導電膜からなる画素電極ＰＸが、分離パターンＳＰＰで接続されている。

薄膜トランジスタＴＦＴのゲート電極ＧＴは、薄膜トランジスタ領域に形成したゲートバンクＧ−ＢＮＫで形成された溝にインクジェットで銀（Ａｇ）溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線ＣＬは、画素電極形成領域に形成したゲートバンクＧ−ＢＮＫに形成される。そして、ゲート配線ＧＬは、画素領域の外に形成したゲートバンクＧ−ＢＮＫで形成される。この上にゲート絶縁膜ＧＩが形成される。後述する図１９（ｃ）に示されたように、ソース電極ＳＤ１とドレイン電極ＳＤ２はゲート絶縁膜ＧＩに設けたＳＤバンクＳＤ−ＢＮＫで形成される。後述するように、これらのゲートバンクＧ−ＢＮＫの上方は、第２基板に有する遮光膜（ブラックマトリクス）で隠される位置にある。

第２基板ＳＵＢ２との位置関係は前記実施例３を説明する図８と同様に、第２基板ＳＵＢ２の遮光膜ＢＭは、薄膜トランジスタＴＦＴの領域となるＳＤバンクＳＤ−ＢＮＫ領域とゲート配線ＧＬを隠す位置、および容量配線ＣＬを形成するゲートバンクＧ−ＢＮＫを隠す位置に配置されている。

本実施例でも、画素電極形成領域内に容量配線ＣＬを有する。この容量配線ＣＬの上層で容量配線ＣＬを形成するゲートバンクＧ−ＢＮＫを隠す部分で画素の表示領域ＡＲが分離されている。液晶ＬＣの光シャッタ効果は表示領域ＡＲで有効となる。本実施例も、画素電極ＰＸを形成するためのバンクを形成しないで、ＳＤバンクＳＤ−ＢＮＫを利用して画素電極ＰＸを形成するため、画素電極用のバンクの形成プロセスは不要となる。なお、画素電極ＰＸをドレイン電極ＳＤ２に分離パターンＳＰＰで接続されている。分離パターンＳＰＰは図１０での説明と同様である。

本実施例は、シリコン膜Ｓとｎ＋シリコン膜ｎＳのエッチング加工をハーフ露光で一括加工すると共に、ソースバンクＳＤ―ＢＮＫもハーフ露光し、チャネル部を覆う保護膜およびゲート絶縁膜を一括加工することで、プロセス数を大幅に削減した点を特徴とする。図１９は、本発明の実施例６の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。また、図２０と図２１は、本発明の実施例６の特徴を説明する要部プロセス図で、図２０はシリコン膜Ｓとｎ＋シリコン膜ｎＳのエッチング加工の説明図、図２１は図２０に続いてソースバンクとチャネル部を覆う保護膜およびゲート絶縁膜のエッチング加工の説明図である。

図２０において、（ａ）列はプロセスを、（ｂ）列は（ａ）列のプロセスに対応した第１基板の薄膜トランジスタ領域の断面を示す。先ず、第１基板ＳＵＢ１に成膜した窒化シリコン（ＳｉＮ）のゲート絶縁膜ＧＩの上にシリコン（アモルファスシリコン：ａ−Ｓｉ）の膜Ｓとｎ＋シリコン膜ｎＳを形成する。形成したシリコン膜Ｓとｎ＋シリコン膜ｎＳ上にホトレジストを塗布する。このホトレジストにハーフ露光マスクを用いて島状シリコン半導体膜部分はフル露光し、チャネル部にはハーフ露光を施し、現像して、所要のホトレジストＲＧを残す。

ホトレジストＲＧをマスクとしてシリコン膜Ｓとｎ＋シリコン膜ｎＳにエッチングを施す。ハーフ露光でパターニングしたホトレジストＲＧをエッチングマスクとしてエッチングをした結果、薄膜トランジスタの能動層となる島状半導体膜が残り、かつチャネル部の上層のｎ＋シリコン膜ｎＳが除去される。ホトレジストＲＧを剥離してチャネルＣＨを露出した島状半導体膜が形成される。

図２１において、（ａ）列はプロセスを、（ｂ）列は（ａ）列のプロセスに対応した第１基板の薄膜トランジスタ領域（ＴＦＴ部）の断面を、（ｃ）列は同じくゲート端子部などのゲート絶縁膜の開口部の断面を示す。図２０のプロセスの後、その島状半導体膜を含むゲート絶縁膜を覆って保護膜ＰＦを形成する。保護膜ＰＦの上にソースバンクともなるホトレジストＲＧを塗布する。

このホトレジストＲＧにハーフ露光を施す。このハーフ露光は、ゲート絶縁膜まで除去するゲート端子部等のゲート絶縁膜の開口部はフル露光、ソースバンクＳＤ−ＢＮＫとなる部分とチャネルＣＨの部分は無露光、ゲート絶縁膜ＧＩを残す部分はハーフ露光となる露光マスクを用いる。なお、ここでは、露光部分が現像で溶解除去されるネガ型のホトレジストを用いた。

ハーフ露光後、ホトレジストＲＧを現像し、エッチングを施して、薄膜トランジスタ領域（ＴＦＴ部）ではソースバンクＳＤ−ＢＮＫとなる部分とチャネルＣＨの部分に保護膜ＰＦを残し、ゲート絶縁膜の開口部では保護膜ＰＦとその下層のゲート絶縁膜ＧＩまで除去する。これを焼成してソースバンクＳＤ−ＢＮＫを形成する。なお、チャネルＣＨの保護膜ＰＦの上にもソースバンクＳＤ−ＢＮＫと同じ絶縁膜が残留する。

その後、ソースバンクＳＤ−ＢＮＫのソース電極、ソース配線、ドレイン電極、画素電極を形成するための部分を親液処理し、その他の部分は撥液処理して、各配線、各電極をインクジェットの塗布と焼成で形成する。

実施例６によれば、実施例３の効果に加え、さらに低コストで、高輝度かつ色再現性が良好な液晶表示装置を得ることができる。

図２２は、図４、図１５図１６等における接続電極部分の詳細な断面を説明する図である。図４、図１５図１６等では、接続電極ＪＥＤは図２２（ａ）のように図示されている。すなわち、画素電極ＰＸとドレイン電極ＳＤ２とはインクジェットで塗布される導電性膜からなる接続電極ＪＥＤで電気的に接続される。図２２（ａ）では、この接続電極ＪＥＤが、画素電極ＰＸからゲート絶縁膜ＧＩとソースバンクＳＤ―ＢＮＫの段差を乗り越えるように示されていて、この乗り越えが困難で充分な接続がされないように考えられる。しかし、実際には、この接続部分は図２２（ｂ）に示されたように、接続電極ＪＥＤの大きさは上記の段差を吸収するのに充分な大きさであるため、段差乗り越え部分での接続不十分などの不具合は生じない。

以上は主として第１基板側の構成について説明した。しかし、第２基板との位置合わせがずれた場合に、遮光膜の領域からバンクがはみ出て、開口率やコントラストに影響する可能性がある。以下では、バンクと遮光膜との位置合わせのずれによる表示品質への影響を抑制する構成について説明する。ここでは、容量配線ＣＬと遮光膜ＢＭを例として説明する。

図２３は、遮光膜の一般的な設計例を説明する図である。図２３（ａ）に示したように、第１基板ＳＵＢ１には幅がＷＬの容量配線ＣＬが形成され、第２基板ＳＵＢ２には幅がＷＢの遮光膜ＢＭとカラーフィルタＣＦが形成されているものとする。遮光膜ＢＭの幅ＷＢは位置あわせ裕度として両側にそれぞれｄだけ容量配線ＣＬより広く形成されている。すなわち、遮光膜ＢＭの幅ＷＢ≒[容量配線ＣＬの幅ＷＬ＋裕度ｄ×２]としている。そして、位置あわせずれが最大で２ｄであれば、図２３（ｂ）のように、容量配線ＣＬは遮光膜ＢＭから外れて表示領域にはみ出ることはない。

図２４は、本発明におけるゲートバンクで形成された容量配線と遮光膜との設計例を説明する図である。図２４（ａ）に示したように、第１基板ＳＵＢ１には一対のゲートバンクＧ−ＢＮＫで形成された幅がＷＬの容量配線ＣＬが形成されている。第２基板ＳＵＢ２には幅がＷＢの遮光膜ＢＭとカラーフィルタＣＦが形成されている。遮光膜ＢＭの幅ＷＢは位置あわせ裕度として両側にそれぞれｄだけ容量配線ＣＬより広く形成されている。そして、ゲートバンクＧ−ＢＮＫの幅Ｄは位置あわせ裕度ｄと略同値としている。

すなわち、遮光膜ＢＭの幅ＷＢ≒[容量配線ＣＬの幅ＷＬ＋裕度ｄ（≒Ｄ）×２]としている。そして、位置あわせずれが最大で２ｄ（≒２Ｄ）であれば、図２４（ｂ）のように、容量配線ＣＬの両側にあるゲートバンクＧ−ＢＮＫの一方が遮光膜ＢＭから外れて表示領域にはみ出ても、ゲートバンクＧ−ＢＮＫは透光性であるため、開口率が低下することはない。

図２５は、図２４に示した容量配線と遮光膜との他の設計例を説明する図である。この設計例では、ゲートバンクＧ−ＢＮＫを光吸収性（遮光性）または低遮光性とした点を除いて図２４の設計と同じである。この例では、ゲートバンクＧ−ＢＮＫが遮光性であるため、開口率は若干低下するが、コントラストは上がる。

図２６は、本発明におけるゲートバンクで形成された容量配線と遮光膜とのさらに他の設計例を説明する図である。この設計例では、図２６（ａ）に示したように、第１基板ＳＵＢ１には一対のゲートバンクＧ−ＢＮＫで形成された幅がＷＬの容量配線ＣＬが形成されている。第２基板ＳＵＢ２には幅がＷＢの遮光膜ＢＭとカラーフィルタＣＦが形成されている。遮光膜ＢＭの幅ＷＢは位置あわせ裕度として両側にそれぞれｄおよびゲートバンクＧ−ＢＮＫの幅Ｄを加えた値だけ容量配線ＣＬより広く形成されている。そして、ゲートバンクＧ−ＢＮＫの幅Ｄと位置あわせ裕度ｄとは略同値としている。

すなわち、遮光膜ＢＭの幅ＷＢ≒[容量配線ＣＬの幅ＷＬ＋裕度ｄ×２＋ゲートバンクＧ−ＢＮＫの幅Ｄ×２]、（ｄ≒Ｄ、としている。そして、位置あわせずれが最大で２ｄ（≒２Ｄ）であれば、図２６（ｂ）のように、容量配線ＣＬの両側にあるゲートバンクＧ−ＢＮＫの一方が遮光膜ＢＭから外れて表示領域にはみ出ても、ゲートバンクＧ−ＢＮＫは透光性であるため、開口率が低下することはない。

なお、図２５で説明した光吸収性（遮光性）または低遮光性のゲートバンクＧ−ＢＮＫは前記の各実施例および遮光膜の設計例にも適用できる。また、前記した接続電極は画素電極と同一の導電材料でも、ソース/ドレイン材料と同じ材料、または他の導電性材料でもよい。薄膜トランジスタの上層に設ける保護膜は窒化シリコンに限らず、有機絶縁膜でもよく、バンクと兼用することも可能である。

本発明の液晶表示装置の実施例１を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図である。 図１（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。 本発明の実施例１の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。 本発明の液晶表示装置の実施例２を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図である。 図４（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。 本発明の実施例２の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。 本発明の液晶表示装置の実施例３を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図である。 図７（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。 本発明の実施例３の第１基板を製造するためのプロセスを順に説明する１画素の平面図である 本発明の実施例３における分離パターンの形成を説明する図である。 図１０に示した分離パターンＳＰＰ部分の他の構造例の説明図である。 本発明の液晶表示装置の実施例４を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図である。 図１２（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。 本発明の実施例４の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。 本発明の液晶表示装置の実施例５を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図である。 図１５（b）に示した第１基板に対向基板である第２基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの１画素の断面を示す模式図である。 本発明の実施例５の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。 本発明の液晶表示装置の実施例６を構成する液晶表示パネルの第１基板（薄膜トランジスタ基板）の１画素を説明する図である。 本発明の実施例６の第１基板を製造するためのプロセスを順に説明する１画素の平面図である。 本発明の実施例６の特徴を説明するシリコン膜Ｓとｎ＋シリコン膜ｎＳのエッチング加工の説明図である。 本発明の実施例６の特徴を説明する図２０に続いてソースバンクとチャネル部を覆う保護膜およびゲート絶縁膜のエッチング加工の説明図である。 図４、図１５図１６等における接続電極部分の詳細な断面を説明する図である。 遮光膜の一般的な設計例を説明する図である。 本発明におけるゲートバンクで形成された容量配線と遮光膜との設計例を説明する図である。 図２４に示した容量配線と遮光膜との他の設計例を説明する図である。 本発明におけるゲートバンクで形成された容量配線と遮光膜とのさらに他の設計例を説明する図である。 インクジェット方式を利用して第１基板の内面に形成された構造の一例を模式的に説明する断面図である。 バンクを用いた配線等の形成プロセスを説明する図である。

符号の説明

ＳＵＢ１・・・第１基板（薄膜トランジスタ基板）、ＳＵＢ２・・・第２基板（カラーフィルタ基板）、ＧＬ・・・ゲート配線、ＧＴ・・・ゲート電極、ＧＩ・・・ゲート絶縁膜、ｎＳ・・・ｎ＋シリコン膜、Ｓ・・・シリコン膜、ＲＧ・・・ホトレジスト、Ｇ−ＢＮＫ・・・ゲートバンク、ＳＤ―ＢＮＫ・・・ソースバンク、Ｐ−ＢＮＫ・・・画素バンク、ＳＤ１・・・ソース電極、ＳＤ２・・・ドレイン電極、ＰＸ・・・画素電極、

Claims (13)

1. マトリクス配列した複数の画素毎に薄膜トランジスタが形成された第１基板と、前記画素対応で形成された複数色のカラーフィルタとカラーフィルタの間に形成された遮光膜および対向電極が形成された第２基板と、前記第１基板と前記第２基板との貼り合わせた間隙に液晶を封入した液晶表示パネルを用いて構成された液晶表示装置であって、
   前記第１基板上には、
   前記薄膜トランジスタのゲート電極を一部に形成して走査信号を印加するゲート配線と、
   前記ゲート配線を覆って成膜されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に島状に形成されて前記薄膜トランジスタの能動層を構成する半導体層と、
   前記ゲート絶縁膜の上かつ前記半導体層に個別に接続されたソース電極およびドレイン電極と、
   前記ソース電極を一部に形成して表示信号を供給するデータ配線と、
   前記ドレイン電極に接続された画素電極を有し、
   前記ゲート配線とゲート電極、前記ソース電極およびドレイン電極、前記画素電極は、絶縁性膜の堤状体で囲まれた領域内にインクジェット塗布された導電性溶液の焼成で形成されており、
   前記絶縁性膜の堤状体は、前記第２基板に有する前記遮光膜の領域内にのみ配置されていることを特徴とする液晶表示装置。
2. 請求項１において、
   前記画素電極は、隣接する前記遮光膜の各領域内で前記ソース電極およびドレイン電極の上層に形成された各堤状体で囲まれた領域内に形成され、
   前記画素電極と前記ドレイン電極は、前記ゲート絶縁膜上に設けられた堤状体で分離されており、
   前記ドレイン電極と前記画素電極は、コンタクトホールで接続されていることを特徴とする液晶表示装置。
3. 請求項１において、
   前記画素電極は、前記ソース電極およびドレイン電極と同層で、かつソース電極およびドレイン電極とは、前記ゲート絶縁膜上に形成された堤状体で分離されており、
   前記画素電極と前記ドレイン電極は、これら両電極を橋絡するインクジェット塗布された導電性の接続電極で接続されていることを特徴とする液晶表示装置。
4. 請求項１において、
   前記画素電極は、前記ソース電極およびドレイン電極と同層で、
   前記画素電極と前記ドレイン電極は、これら両電極を接続する線状分離パターンを有することを特徴とする液晶表示装置。
5. 請求項３において、
   前記線状分離パターンの上で、かつ前記画素電極と前記ドレイン電極を橋絡するインクジェット塗布された導電性の接続電極で接続されていることを特徴とする液晶表示装置。
6. 請求項１において、
   前記画素電極は、前記ソース電極およびドレイン電極と同層で、前記ソース電極側の堤状体の下層および前記半導体層のチャネル部の堤状体の下層に保護膜を有し、
   前記画素電極と前記ドレイン電極は、これら両電極を接続する線状分離パターンを有することを特徴とする液晶表示装置。
7. 請求項６において、
   前記線状分離パターンの上で、かつ前記画素電極と前記ドレイン電極を橋絡する如くインクジェット塗布と焼成で形成された接続電極で接続されていることを特徴とする液晶表示装置。
8. 請求項１において、
   前記画素電極が形成された領域内に、前記ゲート配線と同層の容量配線を有し、
   前記画素電極は前記容量配線を形成するための堤状体とこの堤状体の上に配置されたゲート絶縁膜で第１画素電極と第２画素電極とに分離されており、
   前記第１画素電極と前記ゲート絶縁膜の上層に配置された前記ドレイン電極とは、両電極の間を橋絡する如くインクジェット塗布と焼成で形成された第１接続電極で接続され、
   前記第２画素電極と前記第１画素電極とは、両画素電極の間を橋絡する如くインクジェット塗布と焼成で形成された第２接続電極で接続されていることを特徴とする液晶表示装置。
9. 請求項８において、
   前記容量配線は、前記ゲート配線と並行な方向に配置されていることを特徴とする液晶表示装置。
10. 請求項８において、
    前記第２基板に形成された遮光膜の幅をＷＢ、前記第１基板に配置された前記容量配線の幅ＷＬ、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度をそれぞれｄとしたとき、ＷＢ≒ＷＬ＋２ｄであることを特徴とする液晶表示装置。
11. 請求項８において、
    前記第２基板に形成された遮光膜の幅をＷＢ、前記第１基板に配置された前記容量配線の幅ＷＬ、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度をそれぞれｄ、前記容量配線を形成するための前記堤状体の幅をＤとしたとき、ＷＢ≒ＷＬ＋２Ｄ、Ｄ≒ｄであることを特徴とする液晶表示装置。
12. 請求項１１において、
    前記容量配線を形成するための前記堤状体が前記遮光膜と同等の光透過率を有することを特徴とする液晶表示装置。
13. 請求項８において、
    前記第２基板に形成された遮光膜の幅をＷＢ、前記第１基板に配置された前記容量配線の幅ＷＬ、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度をそれぞれｄ、前記容量配線を形成するための前記堤状体の幅をＤとしたとき、ＷＢ≒ＷＬ＋２Ｄ＋２ｄであることを特徴とする液晶表示装置。
    
    

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