JP2008010070A

JP2008010070A - 半導体記憶装置

Info

Publication number: JP2008010070A
Application number: JP2006179290A
Authority: JP
Inventors: Yasuhiko Honda; 泰彦本多
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-06-29
Filing date: 2006-06-29
Publication date: 2008-01-17
Also published as: US20080001200A1; US20110066794A1; US7859915B2; US7957202B2; US20110205811A1

Abstract

【課題】複数の半導体記憶装置を混載した場合であってもより効率的なデータ転送が可能な半導体記憶装置を提供すること。
【解決手段】本発明の半導体記憶装置は、基板と、基板上に形成される揮発性の第一の半導体記憶装置及び不揮発性の第二の半導体記憶装置とを有する半導体装置であって、第一の半導体記憶装置及び第二の半導体記憶装置のそれぞれは、チップイネーブル信号を入力するための第一のパッド、書き込みイネーブル信号を入力するための第二のパッド、出力イネーブル信号を入力するための第三のパッド、アドレス信号を入力するための第四のパッド、データを入力するための第五のパッドを有し、かつ、第一の半導体記憶装置は、第二の半導体記憶装置における第一のパッドに電気的に接続される第六のパッドを、第二の半導体記憶装置は、第一の半導体記憶装置における前記第一のパッドに電気的に接続される第七のパッドを、有している。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、複数のメモリを単一のパッケージ内に混載したマルチチップパッケージに関する。

通常ＣＰＵは、不揮発性ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｌｙ）から保存してあるデータを読み出し、そのデータをデータ書き換えが高速な揮発性ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に転送し、演算処理等を行う。そして、その演算後のデータ等を、あるタイミングで揮発性のＲＡＭから不揮発性のＲＯＭに転送し保存する。近年、このＲＯＭ・ＲＡＭを一緒のパッケージにする技術（マルチチップパッケージ（ＭｕｌｔｉＣｈｉｐＰａｃｋａｇｅ）、以下「ＭＣＰ」という。）が開発され、メモリの占有面積削減が可能となってきている（例えば下記特許文献１参照）。
特開平５−２９９６１６号公報

しかしながら、上記ＭＣＰの技術により半導体記憶装置の占有面積削減が可能となってきているが、ＲＯＭ・ＲＡＭの制御については従来の制御をそのまま用いているに過ぎず、ＲＯＭ・ＲＡＭ間のデータの転送において改良の余地を残している。

本発明は、複数のメモリを混載した場合であってもより効率的なデータ転送が可能なＭＣＰを提供することを目的とする。

本発明の一実施形態に係る半導体記憶装置は、基板と、基板上に形成される揮発性の第一の半導体記憶装置及び不揮発性の第二の半導体記憶装置とを有するマルチチップパッケージであって、第一の半導体記憶装置及び第二の半導体記憶装置のそれぞれは、チップイネーブル信号を入力するための第一のパッド、書き込みイネーブル信号を入力するための第二のパッド、出力イネーブル信号を入力するための第三のパッド、アドレス信号を入力するための第四のパッド、データを入力するための第五のパッドを有し、かつ、第一の半導体記憶装置は、第二の半導体記憶装置における第一のパッドに電気的に接続される第六のパッドを、第二の半導体記憶装置は、第一の半導体記憶装置における前記第一のパッドに電気的に接続される第七のパッドを、有していることを特徴としている。

本発明により、複数の半導体記憶装置を混載した場合であってもより効率的なデータ転送が可能なＭＣＰを提供することができる。

以下、本発明の実施の形態について図面を参照しつつ説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施形態に限定されるものではない。なお、本明細書において同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施形態）
図１は、本実施形態に係るＭＣＰ１の概略を示す図である。本ＭＣＰ１は、図１で示すとおり、基板２と、この基板に配置される揮発性の半導体記憶装置であるＲＡＭ３（第一の半導体記憶装置）と、不揮発性の半導体記憶装置であるＲＯＭ４（第二の半導体記憶装置）と、を一つのチップに混載させてなるＭＣＰとなっている。なおここで「ＲＡＭ」とは、データの書き込み、読出しができる半導体記憶装置であって、電源を切ると情報が失われるものをいい、具体的な例としてはＳＲＡＭやＤＲＡＭが該当するがこれに限定されない。また、ここで「ＲＯＭ」とは、データの書き込み、読出しができる半導体記憶装置であって、電源を切った場合であっても、情報が失われないものをいい、具体的な例としてはＮＯＲ型やＮＡＮＤ型のフラッシュメモリが該当するがこれに限定されない。なお、本ＭＣＰ１におけるＲＯＭ４の一例として、ＮＡＮＤ型フラッシュメモリとした場合の機能ブロック図を図２に、このＮＡＮＤ型フラッシュメモリのメモリセルアレイを詳細に説明する図を図３に、このメモリセルアレイの一部についての断面図を図４にそれぞれ示しておく。

図２に示されるＮＡＮＤ型フラッシュメモリであるＲＯＭ４は、ＭＣＰの基板２上に形成される配線と接続可能なパッド部４０、このパッド部４０に接続される制御回路部４１及び周辺回路部４２、カラムデコーダー４３、ローデコーダー４４及びメモリセル４５、を有している。

また、このＮＡＮＤ型フラッシュメモリのメモリセルアレイ４５は、図３が示すとおり、複数のメモリセルブロックＢＬＫ０〜ＢＬＫｍ−１を有して構成されており、各メモリセルブロックは複数のメモリセルユニットＭＵ０〜ＭＵｉ−１、この複数のメモリセルユニットＭＵ０〜ＭＵｉ−１に共通に配置される複数のワード線ＷＬ０〜ＷＬｊ−１、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、及び、複数のメモリセルユニットＭＵ０〜ＭＵｉ−１のそれぞれに対応して配置されるビット線ＢＬ０〜ＢＬｉ−１を有して構成されている。なお各メモリセルユニットにおけるドレイン側選択トランジスタＳ２のドレイン側領域はビット線に接続されており、ソース側選択トランジスタＳ１のソース側領域は共通のセルラインＣＥＬＳＲＣに接続されている。なお図４の断面が示すとおり、本メモリセルアレイは基板、基板上に絶縁膜を介して配置されるフローティングゲート（ＦＧ）、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線、更にはフローティングゲート線に対応し絶縁膜を介して配置される複数のワード線ＷＬ０〜ＷＬｊ−１、これら配線と絶縁膜を介して配置されるビット線（ＢＬ）、ＳＧＤシャント線、ＳＧＳシャント線、セルラインＣＥＬＳＲＣが配置されている。即ちこのような構成を用いてＲＯＭ４は各種データを記憶することができる。

またＲＡＭ３も、ＲＯＭ４と同様に外部のＣＰＵ７と接続可能なパッド部３１を有しており、ＲＡＭ３及びＲＯＭ４におけるパッド部３１、４１には、それぞれチップ（メモリ）をイネーブルにする信号の入力を受け付けるチップイネーブル用パッドＣＥＢ、チップに対する書き込みをイネーブルにする書き込みイネーブル用パッドＷＥＢ、チップからの出力をイネーブルにする出力イネーブル用パッドＯＥＢ、書き込み又は読み込みのデータのアドレスに対応するアドレス信号の入出力を行うアドレス信号用パッドＡｄｄｒｅｓｓ、書き込み又は読み込みのデータの入出力を行うデータ信号用パッドＤａｔａ、が配置されている。

また、再び図１で示すとおり、ＲＡＭ３及びＲＯＭ４における各パッドはそれぞれＭＣＰ１の基板２上に形成される配線及び端子８を介してＭＣＰ１外部のＣＰＵ７に接続されている。具体的に説明すると、ＲＡＭ３及びＲＯＭ４はそれぞれ、チップイネーブル信号を入出力するチップイネーブル信号用パッド（「第一のパッド」ともいう。）ＣＥＢと、書き込みイネーブル信号を入出力する書き込みイネーブル信号用パッド（「第二のパッド」ともいう。）ＷＥＢと、出力イネーブル信号を入出力する出力イネーブル信号用パッド（「第三のパッド」ともいう。）ＯＥＢと、アドレス信号を入出力するアドレス信号用パッド（以下「第四のパッド」ともいう。）Ａｄｄｒｅｓｓと、データ信号を入出力するデータ信号用パッド（「第五のパッド」ともいう。）Ｄａｔａと、を有しており、各々配線及び端子８を介してＣＰＵ７と電気的に接続されている。またＲＡＭ３は、ＲＯＭ４のチップイネーブル信号用パッドＣＥＢに配線６６１を介して電気的に接続されるチップイネーブルコントロール信号用パッド（「第六のパッド」ともいう。）を有しており、また、ＲＯＭ４も、ＲＡＭ３のチップイネーブル信号用パッドＣＥＢに配線６５１を介して電気的に接続されるチップイネーブルコントロール信号用パッド（「第七のパッド」ともいう。）を有している。

また更に、本実施形態に係るＭＣＰ１は、それぞれの半導体記憶装置の間において、チップイネーブル信号用パッド同士、書き込みイネーブル信号用パッド同士、出力イネーブル信号用パッド同士、アドレス信号用パッド同士、データ信号用パッド同士も配線を介して共通に接続されている。

次に、各半導体記憶装置における各パッドについて、外部との接続関係について図５乃至図８を用いて説明する。図５はＲＡＭ３における書き込みイネーブル用パッドＷＥＢ近傍の配線構成を示すが、ＲＯＭ４においてもほぼ同様となっている。図５で示すように、ＲＡＭ３は制御回路、この制御回路に接続されるクロックトインバータ及びＮＡＮＤゲートを有しており、ＮＡＮＤゲートは書き込みイネーブル信号用パッドと制御回路及び入力イネーブルの入力を受付け可能に構成されており、その出力はＲＡＭ３の回路内部に接続されている。なお、出力イネーブル信号用パッドＯＥＢについても、ほぼ書き込みイネーブル信号用パッドＷＥＢと同様である。

また図６は、ＲＡＭ３のアドレス信号用パッドＡｄｄｒｅｓｓ近傍の配線構成を示すが、ＲＯＭ４においてもほぼ同様となっている。図６で示すとおり、ＲＡＭ３は制御回路、この制御回路に接続されるクロックトインバータ、カウンタ、このカウンタに接続されるクロックトインバータ及びＮＡＮＤゲートを有しており、ＮＡＮＤゲートはアドレス信号用パッドＡｄｄｒｅｓｓ、制御回路、カウンタ及び入力イネーブルからの出力を受付可能に構成されており、その出力はＲＡＭ３の回路内部に接続されている。

また図７は、ＲＡＭ３のデータ信号用パッドＤａｔａ近傍の配線構成を示すが、ＲＯＭ４においてもほぼ同様となっている。図７で示すとおり、ＲＡＭ３は制御回路、この制御回路に接続されるクロックトインバータ、メモリセル、このメモリセルに接続されるクロックトインバータ及びＮＡＮＤゲートを有しており、ＮＡＮＤゲートはデータ信号用パッドＤａｔａ、制御回路、メモリセル及び入力イネーブルからの出力を受付可能に構成されており、その出力はＲＡＭ３の回路内部に接続されている。

また図８は、ＲＡＭ３のチップイネーブルコントロール用パッドＣＥＢｃｎｔ近傍の配線構成を示すが、ＲＯＭ４においてほぼ同様となっている。ＲＡＭ３は制御回路及びこの制御回路に接続されるクロックトインバータを有しており、制御回路からの出力はクロックトインバータを介してチップイネーブルコントロール用パッドＣＥＢｃｎｔから外部に出力される。

以上の構成により、本実施形態にかかるＭＣＰは、ＲＡＭ３からＲＯＭ４へ、ＲＯＭ４からＲＡＭ３への直接のデータ転送を可能とし、ＣＰＵが一方からデータを読み出し、一時保管し、他方へ転送し保存する動作を回避することが可能になる。

次に、本ＭＣＰを用いたデータ転送について説明する。本データ転送は例えば本ＭＣＰに電源が投入されると自動的に開始される。このシーケンスのフローチャートについて図９を用いて説明する。なおこの転送は、各半導体記憶装置の制御回路に予め組み込まれたプログラムにより実行される。

まず、電源が投入されると、アドレスが初期化される（Ｓ０１）。次に、ＲＯＭ４の制御回路が最初のアドレスを設定し、ＲＯＭ４のメモリセルからデータを読み出す（Ｓ０２）。次いで、ＲＡＭ３に対して書き込みコマンドを発効し（Ｓ０３）、既に読み出したデータをＲＡＭ３に書き込む（Ｓ０４）。そして、データ書き込みがなされたか否かを確認し、書き込みがなされていない場合は再度書き込みを実行し、データ書き込みがなされている場合は更にアドレスが所定の値に達しているか否かを判断する。アドレスが所定の値に達していない場合、カウンタはアドレスを増加（＋１）させて（Ｓ０５）、上記ＲＯＭ４からのデータ読出し、書き込みコマンドの発効、データ書き込みをアドレスが所定の値に達するまで繰り返す。以上の通り、本実施形態に係るＭＣＰを用いることで、ＲＡＭ３とＲＯＭ４との間において、ＣＰＵによる処理を介することなく直接データの転送をすることが可能となり、より効率のよいデータ転送が可能となる。

なお、上記動作は、電源の投入を動作開始の基準としているが、これに限られず、例えば特定コマンドを入力しても上記シーケンスが行われるようにしてもよい。特に、特定コマンド入力時を動作開始の基準とすることで、ＲＡＭ３側からも同様のシーケンスが可能となる。

また、本ＭＣＰは、上記データ転送処理だけでなく、ＭＣＰの動作確認のためのＴＥＳＴとして、ＢＩＳＴ（ＢｕｉｌｄＩｎＳｅｌｆＴｅｓｔ）を行わせることもできる。本テスト動作シーケンスについてのフローチャートを図９に示す。

特定コマンドが入力された場合、まず、アドレスを初期化する（Ｓ１１）。次に、最初のアドレスを設定し、ＲＯＭ４のメモリセルからデータを読み出す（Ｓ１２）。次いで、ＲＡＭ３に対してＢＩＳＴのＴＥＳＴコマンドを発効してＴＥＳＴを実行する（Ｓ１３）。そしてＴＥＳＴの結果正常であると判断されれば、その後アドレスが所定の値に達しているか否かを判断し、アドレスが所定の値に達していない場合、カウンタはアドレスのカウントを増加（＋１）させて（Ｓ１４）、上記ＲＯＭ４からのデータ読出し、ＴＥＳＴコマンドの発効及びＴＥＳＴ実行をアドレスが所定の値に達するまで繰り返す。本実施形態に係るＭＣＰのような構成を有していない場合、このＴＥＳＴプログラムに変更がある場合、回路自体に修正を加えなければならず、ＭＣＰの汎用性が乏しい。一方、本実施形態に係るＭＣＰにおいて、ＢＩＳＴのＴＥＳＴプログラムの変更に対し、回路修正を行う必要がなくなり、汎用性を向上させることができるという更なる利点がある。

本発明の一実施形態に係るＭＣＰの機能ブロックを示す図である。本発明の一実施形態に係るＭＣＰのＲＯＭの一例であるＮＡＮＤ型フラッシュメモリの機能ブロックを示す図である。本発明の一実施形態に係るＭＣＰのＲＯＭの一例であるＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの詳細を説明する図である。本発明の一実施形態に係るＭＣＰのＲＯＭの一例であるＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの一断面を示す図である。本発明の一実施形態におけるＲＡＭ及びＲＯＭの書き込みイネーブル用パッドの接続関係を示す回路図である。本発明の一実施形態におけるＲＡＭ及びＲＯＭのアドレス信号用パッドの接続関係を示す回路図である。本発明の一実施形態におけるＲＡＭ及びＲＯＭのデータ信号用パッドの接続関係を示す回路図である。本発明の一実施形態におけるＲＡＭ及びＲＯＭのチップイネーブルコントロール用パッドの接続関係を示す回路図である。本発明の一実施形態における電源投入時により開始されるデータ転送のフローチャートを示す図。本発明の一実施形態における特定コマンドの入力により開始されるＢＩＳＴのテスト動作のフローチャートを示す図である。

符号の説明

１ＭＣＰ
２基板
３ＲＡＭ
４ＲＯＭ
５制御回路
７ＣＰＵ
８端子
６１書き込みイネーブル用配線
６２出力イネーブル用配線
６３アドレス信号用配線
６４データ信号用配線
６５、６６チップイネーブル用配線
６５１、６６１チップイネーブル用共通配線
ＣＥＢチップイネーブル用パッド
ＷＥＢ書き込みイネーブル用パッド
ＯＥＢ出力イネーブル用パッド
Ａｄｄｒｅｓｓアドレス信号用パッド
Ｄａｔａデータ信号用パッド
ＣＥＢｃｎｔチップイネーブルコントロール用パッド

Claims

基板と、該基板上に形成される揮発性の第一の半導体記憶装置及び不揮発性の第二の半導体記憶装置とを有する半導体記憶装置であって、
前記第一の半導体記憶装置及び前記第二の半導体記憶装置のそれぞれは、チップイネーブル信号を入力するための第一のパッド、書き込みイネーブル信号を入力するための第二のパッド、出力イネーブル信号を入力するための第三のパッド、アドレス信号を入力するための第四のパッド、データを入力するための第五のパッドを有し、かつ、
前記第一の半導体記憶装置は、前記第二の半導体記憶装置における前記第一のパッドに電気的に接続される第六のパッドを、前記第二の半導体記憶装置は、前記第一の半導体記憶装置における前記第一のパッドに電気的に接続される第七のパッドを、有している半導体記憶装置。
前記第一の半導体記憶装置の第一のパッドは前記第二の半導体記憶装置の第一のパッドと、前記第一の半導体記憶装置の第二のパッドは前記第二の半導体記憶装置の第二のパッドと、前記第一の半導体記憶装置の第三のパッドは前記第二の半導体記憶装置の第三のパッドと、前記第一の半導体記憶装置の第四のパッドは前記第二の半導体記憶装置の第四のパッドと、前記第一の半導体記憶装置の第五のパッドは前記第二の半導体記憶装置の第五のパッドと、それぞれ電気的に接続されてなる請求項１記載の半導体記憶装置。
前記第一の半導体記憶装置は、前記第一の半導体記憶装置から前記第二の半導体記憶装置にデータの転送を行わせるためのプログラムが格納された制御回路を有する請求項１又は２に記載の半導体記憶装置。
前記第二の半導体記憶装置は、前記第二の半導体記憶装置から前期第一の半導体記憶装置にデータの転送を行わせるためのプログラムが格納された制御回路を有する請求項１又は２に記載の半導体記憶装置。
前記制御回路に格納されたプログラムは、データの転送を電源投入時又は特定コマンドの入力時に実行する請求項４記載の半導体記憶装置。