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TWI891247B - 半導體記憶裝置 - Google Patents

半導體記憶裝置

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Publication number
TWI891247B
TWI891247B TW113105547A TW113105547A TWI891247B TW I891247 B TWI891247 B TW I891247B TW 113105547 A TW113105547 A TW 113105547A TW 113105547 A TW113105547 A TW 113105547A TW I891247 B TWI891247 B TW I891247B
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TW
Taiwan
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memory
data
signal
chip
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TW113105547A
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TW202445583A (zh
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佐藤淳一
上原一人
佐野裕太
佐伯是裕
Original Assignee
日商鎧俠股份有限公司
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Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202445583A publication Critical patent/TW202445583A/zh
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Abstract

本發明提供一種高速進行動作之半導體記憶裝置。 本發明之半導體記憶裝置具備記憶體晶片，該記憶體晶片具備：第1及第2控制信號墊，其等輸入第1及第2控制信號；資料信號墊，其輸入輸出資料信號；及記憶胞陣列，其包含複數個記憶胞電晶體。半導體記憶裝置當將第1控制信號設為第1狀態、將第2控制信號設為第1狀態時，成為能夠以資料信號之形式輸入用戶資料之狀態；當將第1控制信號設為第2狀態、將第2控制信號設為第1狀態時，成為能夠以資料信號之形式輸入指令資料之狀態；當將第1控制信號設為第1狀態、將第2控制信號設為第2狀態時，成為能夠以資料信號之形式輸入位址資料之狀態；當將第1控制信號設為第2狀態、將第2控制信號設為第2狀態時，執行以資料信號之形式輸出狀態資料之狀態輸出動作。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備記憶體晶片，該記憶體晶片具備：第1信號墊，其被輸入第1信號；第2信號墊，其被輸入第2信號；資料信號墊，其輸入輸出資料信號；及記憶胞陣列，其包含複數個記憶胞電晶體。
本發明提供一種高速進行動作之半導體記憶裝置。
一實施方式之半導體記憶裝置具備記憶體晶片，該記憶體晶片具備：第1控制信號墊，其被輸入第1控制信號；第2控制信號墊，其被輸入第2控制信號；資料信號墊，其輸入輸出資料信號；及記憶胞陣列，其包含複數個記憶胞電晶體。半導體記憶裝置當將第1控制信號設為第1狀態，將第2控制信號設為第1狀態時，成為能夠以資料信號之形式輸入用戶資料之狀態，當將第1控制信號設為第2狀態，將第2控制信號設為第1狀態時，成為能夠以資料信號之形式輸入指令資料之狀態，當將第1控制信號設為第1狀態，將第2控制信號設為第2狀態時，成為能夠以資料信號之形式輸入位址資料之狀態，當將第1控制信號設為第2狀態，將第2控制信號設為第2狀態時，執行以資料信號之形式輸出狀態資料之狀態輸出動作。
接下來，參照圖式對實施方式之半導體記憶裝置進行詳細說明。再者，以下之實施方式僅為一例，並非意圖限定本發明。
又，於本說明書中，表述為「半導體記憶裝置」之情形時，有時意指記憶卡、SSD(Solid State Drive，固態硬碟)等包含記憶體晶粒(記憶體晶片)及控制器之構成。進而，有時亦意指智慧型手機、平板終端、個人電腦等包含主機電腦之構成。
又，於本說明書中，表述為「半導體記憶裝置」之情形時，有時意指記憶體晶粒(記憶體晶片)。
又，於本說明書中，表述為第1構成「電性連接」於第2構成之情形時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等連接於第2構成。例如，於串聯連接三個電晶體之情形時，即便第二個電晶體為斷開狀態，第一個電晶體亦為「電性連接」於第三個電晶體。
又，於本說明書中，於表述為第1構成「連接於第2構成與第3構成之間」之情形時，有時意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，於本說明書中，表述為電路等使2個配線等「導通」之情形時，例如意指該電路等包含電晶體等，該電晶體等設於2個配線之間的電流路徑，且該電晶體等為導通狀態。
[第1實施方式] [記憶體系統10] 圖1係表示第1實施方式之記憶體系統10之構成的模式性框圖。記憶體系統10根據從主機電腦20發送之信號，執行讀出動作、寫入動作、抹除動作等。記憶體系統10例如為記憶卡、SSD或其他能夠記憶用戶資料之系統。記憶體系統10具備記憶用戶資料之複數個記憶體封裝體PKG0、PKG1、以及連接於該等複數個記憶體封裝體PKG0、PKG1及主機電腦20之控制器CD。再者，於以下說明中，有時將記憶體封裝體PKG0、PKG1稱為記憶體封裝體PKG。
圖2係表示本實施方式之記憶體封裝體PKG之構成例之模式性立體圖。為了方便進行說明，圖2中省略了一部分構成。
如圖2所示，本實施方式之記憶體封裝體PKG具備安裝基板MSB、及積層於安裝基板MSB之複數個記憶體晶粒MD0～MD7。安裝基板MSB之上表面中，於Y方向上之端部區域設有墊電極P，另一部分區域經由接著劑等接著於記憶體晶粒MD0之下表面。記憶體晶粒MD0～MD7之上表面中，於Y方向上之端部區域設有墊電極P，其他區域經由接著劑等接著於另一記憶體晶粒MD1～MD7。記憶體晶粒MD7之上表面中，於Y方向上之端部區域設有墊電極P。再者，於以下說明中，有時將記憶體晶粒MD0～MD7稱為記憶體晶粒MD。
設於記憶體晶粒MD之複數個墊電極P中之一個作為外部控制端子/CE發揮功能。又，設於記憶體晶粒MD之複數個墊電極P中之若干個作為晶片位址設定端子CADD發揮功能。外部控制端子/CE及晶片位址設定端子CADD用於從記憶體封裝體PKG中之複數個記憶體晶粒MD特定出一個記憶體晶粒MD。
設於複數個記憶體晶粒MD0～MD7之複數個墊電極P中，作為外部控制端子/CE發揮功能之墊電極P由接合線B共同連接。再者，圖1中，將記憶體封裝體PKG0所對應之外部控制端子/CE表示為外部控制端子/CE0，將記憶體封裝體PKG1所對應之外部控制端子/CE表示為外部控制端子/CE1。能夠對外部控制端子/CE0及外部控制端子/CE1輸入互不相同之信號。
如圖2所示，設於複數個記憶體晶粒MD0～MD7之複數個墊電極P中，作為晶片位址設定端子CADD發揮功能之墊電極P以互不相同之圖案連接於接合線B。例如，於圖2之例中，第一個接合線B連接於記憶體晶粒MD0～MD3，未連接於記憶體晶粒MD4～MD7。又，第二個接合線B連接於記憶體晶粒MD0、MD2、MD4、MD5，未連接於記憶體晶粒MD1、MD3、MD6、MD7。又，第三個接合線B連接於記憶體晶粒MD0、MD3、MD5、MD6，未連接於記憶體晶粒MD1、MD2、MD4、MD7。再者，如圖1所示，晶片位址設定端子CADD均連接於被供給電源電壓之電壓供給線V CCP。
如圖2所示，設於複數個記憶體晶粒MD0～MD7之複數個墊電極P中，作為其他端子發揮功能之墊電極P分別藉由接合線B共同連接於各對應端子。再者，如圖1所示，該等複數個接合線B共同連接於記憶體封裝體PKG0、PKG1之間。能夠對該等複數個端子輸入互不相同之信號，或供給電壓。
圖3係表示本實施方式之控制器CD之構成例之模式性框圖。為了方便進行說明，圖3中省略了一部分構成。
控制器CD根據來自主機電腦20之指示，執行記憶體封裝體PKG0、PKG1之讀出動作、寫入動作等。控制器CD具備RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面電路13、ECC(Error Check and Correction，錯誤檢測及校正)電路14及記憶體介面電路15。RAM11、處理器12、主機介面電路13、ECC電路14及記憶體介面電路15相互藉由內部匯流排16連接。
主機介面電路13將來自主機電腦20之指示、從主機電腦20接收之用戶資料等輸出至內部匯流排16。又，主機介面電路13將從記憶體封裝體PKG0、PKG1輸出之用戶資料、來自處理器12之響應等發送至主機電腦20。
記憶體介面電路15基於處理器12之指示，執行針對記憶體封裝體PKG0、PKG1之寫入動作及讀出動作之控制。
處理器12對控制器CD進行整體控制。處理器12例如包含CPU(Central Processing Unit，中央處理單元)、MPU(Micro Processing Unit，微處理單元)等。處理器12於經由主機介面電路13從主機電腦20接收到指示之情形時，依照該指示進行控制。例如，處理器12依照來自主機電腦20之指示，對記憶體介面電路15指示針對記憶體封裝體PKG0、PKG1之寫入動作。又，處理器12依照來自主機電腦20之指示，對記憶體介面電路15指示針對記憶體封裝體PKG0、PKG1之讀出動作。
ECC電路14對RAM11中儲存之用戶資料進行編碼，產生碼字。又，ECC電路14對從記憶體封裝體PKG0、PKG1讀出之碼字進行解碼。
RAM11暫時儲存從主機電腦20接收之用戶資料，直到其等被記憶於記憶體封裝體PKG0、PKG1中，或暫時儲存從記憶體封裝體PKG0、PKG1輸出之資料，直到其等被發送至主機電腦20。RAM11例如包括SRAM(Static Random Access Memory，靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。
再者，圖3中示出控制器CD分別具備ECC電路14及記憶體介面電路15之示例。然而，ECC電路14亦可內置於記憶體介面電路15中。又，ECC電路14亦可內置於記憶體封裝體PKG0、PKG1中。
[記憶體晶粒MD之構成] 圖4係表示第1實施方式之記憶體晶粒MD之構成的模式性框圖。圖5係表示記憶體晶粒MD之局部構成之模式性電路圖。圖6係表示記憶體晶粒MD之局部構成之模式性立體圖。圖7係表示記憶體晶粒MD之局部構成之模式性框圖。為了方便進行說明，圖4～圖7中省略了一部分構成。
再者，於圖4以及下文所示之圖19及圖23中，圖示複數個控制端子等。該等複數個控制端子有時表示為高有效信號(正邏輯信號)所對應之控制端子，有時表示為低有效信號(負邏輯信號)所對應之控制端子，有時表示為高有效信號及低有效信號兩者所對應之控制端子。於圖4、圖19及圖23中，低有效信號所對應之控制端子之符號包含上劃線(overline)。於本說明書中，低有效信號所對應之控制端子之符號包含斜線(「/」)。再者，圖4、圖19及圖23之記載為例示，具體形態可適當調整。例如亦可將一部分或所有高有效信號設為低有效信號，或將一部分或所有低有效信號設為高有效信號。
又，於圖4、圖19及圖23所示之複數個控制端子旁邊圖示有表示輸入輸出方向之箭頭。於圖4、圖19及圖23中，標註從左向右箭頭之控制端子能夠用於從控制器CD向記憶體晶粒MD輸入資料或其他信號。於圖4、圖19及圖23中，標註從右向左箭頭之控制端子能夠用於從記憶體晶粒MD向控制器CD輸入資料或其他信號。於圖4、圖19及圖23中，標註左右雙向箭頭之控制端子能夠用於從控制器CD向記憶體晶粒MD輸入資料或其他信號，亦能夠用於從記憶體晶粒MD向控制器CD輸出資料或其他信號。
如圖4所示，記憶體晶粒MD具備記憶用戶資料之記憶胞陣列MCA0、MCA1、及連接於記憶胞陣列MCA0、MCA1之周邊電路PC。再者，於以下說明中，有時將記憶胞陣列MCA0、MCA1稱為記憶胞陣列MCA。又，有時將記憶胞陣列MCA0、MCA1稱為記憶體面(plane)PLN0、PLN1。
[記憶胞陣列MCA之構成] 如圖5所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共同之源極線SL連接於周邊電路PC。
記憶體串MS例如於位元線BL與源極線SL之間具備汲極側選擇電晶體STD、複數個記憶胞MC(記憶胞電晶體)及源極側選擇電晶體STS。以下，有時將汲極側選擇電晶體STD及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶胞MC係具備半導體層、閘極絕緣膜及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷儲存膜。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量變化。記憶胞MC記憶1位元或多位元用戶資料。再者，於一個記憶體串MS所對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共同連接於一個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS)係具備半導體層、閘極絕緣膜及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS)之閘極電極分別連接有選擇閘極線(SGD、SGS)。汲極側選擇閘極線SGD對應於串單元SU設置，共同連接於一個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共同連接於記憶體區塊BLK中之所有記憶體串MS。
如圖6所示，記憶胞陣列MCA例如設於半導體基板100之上方。再者，於圖6之例中，於半導體基板100與記憶胞陣列MCA之間設有構成周邊電路PC之複數個電晶體Tr。
記憶胞陣列MCA具備沿Y方向排列之複數個記憶體區塊BLK。又，於Y方向上相鄰之兩個記憶體區塊BLK之間設有氧化矽(SiO 2)等區塊間絕緣層ST。
如圖6所示，記憶體區塊BLK例如具備沿Z方向排列之複數個導電層110、沿Z方向延伸之複數個半導體柱120、及分別設於複數個導電層110與複數個半導體柱120之間的複數個閘極絕緣膜130。
導電層110係沿X方向延伸之大致板狀導電層。導電層110可包含氮化鈦(TiN)等阻擋導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。於沿Z方向排列之複數個導電層110之間設有氧化矽(SiO 2)等絕緣層101。
又，複數個導電層110中位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖5)及連接於其等之複數個源極側選擇電晶體STS之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電性獨立。
又，位於較其更上方之複數個導電層110分別作為字元線WL(圖5)及連接於其之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別於每個記憶體區塊BLK中電性獨立。
又，位於較其更上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及連接於其之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110分別於每個串單元SU中電性獨立。
於導電層110之下方設有半導體層112。半導體層112例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。又，於半導體層112及導電層110之間設有氧化矽(SiO 2)等絕緣層101。
半導體層112作為源極線SL(圖5)發揮功能。源極線SL例如針對記憶胞陣列MCA所含之所有記憶體區塊BLK共同設置。
如圖6所示，半導體柱120例如沿X方向及Y方向以規定圖案排列。半導體柱120作為一個記憶體串MS(圖5)所含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域發揮功能。半導體柱120例如為多晶矽(Si)等半導體層。如圖6所示，半導體柱120例如具有大致圓筒狀之形狀，於中心部分設有氧化矽等絕緣層125。又，半導體柱120之外周面分別被導電層110包圍，與導電層110對向。
於半導體柱120之上端部設有包含磷(P)等N型雜質之雜質區域121。雜質區域121經由接點Ch及接點Cb連接於位元線BL。
閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致圓筒狀之形狀。閘極絕緣膜130例如具備積層於半導體柱120與導電層110之間的隧道絕緣膜、電荷儲存膜及區塊絕緣膜。隧道絕緣膜及區塊絕緣膜例如為氧化矽(SiO 2)等絕緣膜。電荷儲存膜例如為氮化矽(Si 3N 4)等，係能夠儲存電荷之膜。隧道絕緣膜、電荷儲存膜及區塊絕緣膜具有大致圓筒狀之形狀，沿半導體柱120與半導體層112之接觸部以外之半導體柱120之外周面於Z方向上延伸。
再者，閘極絕緣膜130例如可具備包含N型或P型雜質之多晶矽等之浮動閘極。
於複數個導電層110在X方向上之端部，設有複數個接點CC。複數個導電層110經由該等複數個接點CC連接於周邊電路PC(圖4)。如圖6所示，該等複數個接點CC沿Z方向延伸，於下端與導電層110連接。接點CC例如可包含氮化鈦(TiN)等阻擋導電膜及鎢(W)等金屬膜之積層膜等。
[周邊電路PC之構成] 如圖4所示，周邊電路PC例如具備分別連接於記憶胞陣列MCA0、MCA1之列解碼器RD0、RD1、及感測放大器SA0、SA1。又，周邊電路PC具備電壓產生電路VG及序列器SQC。又，周邊電路PC具備輸入輸出控制電路I/O、邏輯電路CTR、位址暫存器ADR、指令暫存器CMR及狀態暫存器STR。再者，於以下說明中，有時將列解碼器RD0、RD1稱為列解碼器RD，將感測放大器SA0、SA1稱為感測放大器SA。
[列解碼器RD之構成] 列解碼器RD(圖4)具備對位址資料Add(圖4)進行解碼之位址解碼器、以及根據位址解碼器之輸出信號對記憶胞陣列MCA傳送動作電壓之區塊選擇電路及電壓選擇電路。
位址解碼器例如按照來自序列器SQC之控制信號依次參照位址暫存器ADR(圖4)之列位址RA，對該列位址RA進行解碼，將列位址RA所對應之規定區塊選擇電晶體及電壓選擇電晶體設為導通狀態，將除此以外之區塊選擇電晶體及電壓選擇電晶體設為斷開狀態。
[感測放大器SA之構成] 感測放大器SA0、SA1(圖4)分別具備感測放大器模組SAM0、SAM1及快取記憶體CM0、CM1(資料暫存器)。快取記憶體CM0、CM1分別具備鎖存電路XDL0、XDL1。
再者，於以下說明中，有時將感測放大器模組SAM0、SAM1稱為感測放大器模組SAM，將快取記憶體CM0、CM1稱為快取記憶體CM，將鎖存電路XDL0、XDL1稱為鎖存電路XDL。
感測放大器模組SAM例如具備與複數個位元線BL(圖5)分別對應之感測電路、及連接於感測電路之複數個鎖存電路等。感測電路檢測位元線BL之電壓或電流，輸出表示檢測結果之資料。鎖存電路保持從感測電路輸出之資料、及從快取記憶體CM輸入之用戶資料Dat等。
快取記憶體CM具備複數個鎖存電路XDL。複數個鎖存電路XDL分別連接於感測放大器模組SAM內之鎖存電路。鎖存電路XDL中例如保持寫入記憶胞MC之用戶資料Dat或從記憶胞MC讀出之用戶資料Dat。
於快取記憶體CM連接有行解碼器。行解碼器對位址暫存器ADR(圖4)中保持之行位址CA(圖4)進行解碼，選擇行位址CA所對應之鎖存電路XDL。
再者，該等複數個鎖存電路XDL中保持之用戶資料Dat於寫入動作時被依次傳送至感測放大器模組SAM內之鎖存電路。又，感測放大器模組SAM內之鎖存電路所含之用戶資料Dat於讀出動作時被依次傳送至鎖存電路XDL。又，於下文將參照圖10等說明之資料輸出時，鎖存電路XDL所含之用戶資料Dat被依次傳送至輸入輸出控制電路I/O。
[電壓產生電路VG之構成] 電壓產生電路VG(圖4)例如包含調節器等降壓電路及電荷泵電路等升壓電路。該等降壓電路及升壓電路分別經由電壓供給線連接於被供給電源電壓之電源端子V CC及電源端子V PP、以及被供給接地電壓之接地端子V SS(圖4)。再者，電源端子V CC、電源端子V PP及接地端子V SS分別例如藉由參照圖1、圖2說明之墊電極P實現。
電壓產生電路VG例如按照來自序列器SQC之控制信號，產生要在針對記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)之複數種動作電壓，並同時輸出至複數個電壓供給線。按照來自序列器SQC之控制信號適當調整從電壓供給線輸出之動作電壓。
[序列器SQC之構成] 序列器SQC(圖4)按照指令暫存器CMR中保持之指令資料Cmd，對列解碼器RD0、RD1、感測放大器模組SAM0、SAM1及電壓產生電路VG輸出內部控制號。又，序列器SQC適當對狀態暫存器STR輸出表示記憶體晶粒MD之內部動作之狀態之狀態資料Stt。
又，序列器SQC產生就緒/忙碌信號，並輸出至端子RY//BY。例如，序列器SQC產生真正就緒/真正忙碌信號、讀出就緒/讀出忙碌信號、快取就緒/快取忙碌信號作為就緒/忙碌信號。輸出至端子RY//BY之就緒/忙碌信號可為真正就緒/真正忙碌信號，可為讀出就緒/讀出忙碌信號，亦可為快取就緒/快取忙碌信號。輸出至端子RY//BY之就緒/忙碌信號可利用特徵資料Fd指定。再者，端子RY//BY例如藉由參照圖1、圖2說明之墊電極P實現。
於以下之說明中，有時將從端子RY//BY輸出之就緒/忙碌信號為“H”之狀態與為“L”之狀態分別稱為就緒狀態及忙碌狀態。又，有時將從端子RY//BY輸出之就緒/忙碌信號為“H”之期間與為“L”之期間分別稱為就緒期間及忙碌期間。
真正就緒/真正忙碌信號例如於讀出動作、寫入動作、抹除動作等對記憶胞陣列MCA供給電壓之動作及後述設置特徵等之執行中成為“L”狀態，於除此以外之情形時成為“H”狀態。再者，於執行下文將參照圖10等說明之資料輸出、後述狀態讀出等動作時，真正就緒/真正忙碌信號亦不會成為“L”狀態。於真正就緒/真正忙碌信號為“L”狀態之期間(忙碌期間)內，基本上禁止對記憶體晶粒MD進行存取。又，於真正就緒/真正忙碌信號為“H”狀態之期間(就緒期間)內，允許對記憶體晶粒MD進行存取。
於以下之說明中，有時將真正就緒/真正忙碌信號為“H”之狀態與為“L”之狀態分別稱為真正就緒狀態及真正忙碌狀態。又，有時將真正就緒/真正忙碌信號為“H”之期間與為“L”之期間分別稱為真正就緒期間及真正忙碌期間。
讀出就緒/讀出忙碌信號例如於能夠接受指示讀出動作之指令之情形時成為“H”狀態，於無法接受之情形時成為“L”狀態。
於以下之說明中，有時將讀出就緒/讀出忙碌信號為“H”之狀態與為“L”之狀態分別稱為讀出就緒狀態及讀出忙碌狀態。又，有時將讀出就緒/讀出忙碌信號為“H”之期間與為“L”之期間分別稱為讀出就緒期間及讀出忙碌期間。
快取就緒/快取忙碌信號例如於能夠接受後述指示快取讀出之指令之情形時成為“H”狀態，於無法接受之情形時成為“L”狀態。
於以下之說明中，有時將快取就緒/快取忙碌信號為“H”之狀態與為“L”之狀態分別稱為快取就緒狀態及快取忙碌狀態。又，有時將快取就緒/快取忙碌信號為“H”之期間與為“L”之期間分別稱為快取就緒期間及快取忙碌期間。
又，序列器SQC具備特徵暫存器FR(圖4)。特徵暫存器FR係保持特徵資料Fd之暫存器。特徵資料Fd例如包含記憶體晶粒MD之控制參數等。特徵資料Fd例如能夠藉由執行設置特徵來改寫。
[位址暫存器ADR之構成] 如圖4所示，位址暫存器ADR連接於輸入輸出控制電路I/O，保持從輸入輸出控制電路I/O輸入之位址資料Add。位址暫存器ADR例如具備複數個8位元暫存器列。暫存器列例如於執行讀出動作、寫入動作或抹除動作等之內部動作時，保持包含執行中之動作所對應之位址資料Add、及接下來要執行之動作所對應之位址資料Add在內之複數個位址資料Add。
位址資料Add例如包含行位址CA(圖4)及列位址RA(圖4)。列位址RA例如包含特定記憶體區塊BLK(圖5)之區塊位址、特定串單元SU及字元線WL之頁位址、特定記憶胞陣列MCA(記憶體面)之記憶體面位址、及特定記憶體晶粒MD之晶片位址。
再者，晶片位址例如由晶片位址設定端子CADD(圖1、圖2)規定。以下，有時將此種晶片位址稱為「硬晶片位址」。對應於記憶體封裝體PKG0、PKG1分別包含之8個記憶體晶粒MD，賦予8種硬晶片位址。例如，於圖2之例中，對記憶體晶粒MD0～MD7分別分配“0，0，0”、“0，1，1”、“0，0，1”、“0，1，0”、“1，0，1”、“1，0，0”、“1，1，0”、“1，1，1”作為硬晶片位址。
例如，於使記憶體封裝體PKG0、PKG1所含之16個記憶體晶粒MD逐一進行動作之情形時，對外部控制端子/CE0、/CE1中之一個輸入“L”，對另一個輸入“H”後，指定硬晶片位址。例如，於指定記憶體封裝體PKG0中之記憶體晶粒MD1(圖1)之情形時，對外部控制端子/CE0輸入“L”，並輸入“0，1，1”作為硬晶片位址。
[指令暫存器CMR之構成] 指令暫存器CMR連接於輸入輸出控制電路I/O，保持從輸入輸出控制電路I/O輸入之指令資料Cmd。指令暫存器CMR例如至少具備一組8位元暫存器列。當指令暫存器CMR中保持指令資料Cmd時，對序列器SQC輸入控制信號。
[狀態暫存器STR之構成] 狀態暫存器STR連接於輸入輸出控制電路I/O，保持對輸入輸出控制電路I/O輸出之狀態資料Stt。狀態暫存器STR例如具備複數個8位元暫存器列。
狀態資料Stt包含表示各記憶體晶粒MD之狀態之例如就緒/忙碌之相關資訊及通過/失敗之相關資訊等。就緒/忙碌之相關資訊例如係表示各記憶體晶粒MD中是否正在執行讀出動作、寫入動作或抹除動作等之內部動作的資訊。通過/失敗之相關資訊例如係表示各記憶體晶粒MD中上述內部動作是否已正常完成的資訊。
狀態資料Stt例如包含8位元。各位元例如藉由“1”/“0”分別表示就緒狀態/忙碌狀態、失敗/通過。
構成狀態資料Stt之8位元中之1位元例如表示記憶1位元資料之記憶胞MC所對應之最近之寫入動作或抹除動作中最後執行之驗證動作之結果為通過/失敗中之任一個。8位元中之1位元例如表示記憶1位元資料之記憶胞MC所對應之前一寫入動作或抹除動作中最後執行之驗證動作之結果為通過/失敗中之任一個。8位元中之1位元例如表示記憶多位元資料之記憶胞MC所對應之最近之寫入動作或抹除動作中最後執行之驗證動作之結果為通過/失敗中之任一個。8位元中之1位元例如表示記憶多位元資料之記憶胞MC所對應之前一寫入動作或抹除動作中最後執行之驗證動作之結果為通過/失敗中之任一個。
又，構成狀態資料Stt之8位元中之1位元例如表示為真正就緒狀態/真正忙碌狀態中之哪個狀態。8位元中之1位元例如表示為讀出就緒狀態/讀出忙碌中之哪個狀態。8位元中之1位元例如表示為快取就緒狀態/快取忙碌中之哪個狀態。8位元中之1位元表示寫入保護為有效/無效中之哪一個。再者，針對狀態資料Stt之各位元之此種分配僅為例示，具體分配可適當調整。
[輸入輸出控制電路I/O之構成] 輸入輸出控制電路I/O(圖4)具備資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入輸出端子DQS、/DQS、移位暫存器及緩衝電路。輸入輸出控制電路I/O(圖4)中之各電路分別連接於被供給電源電壓之電源端子V CCQ及接地端子V SS。再者，電源端子V CCQ例如藉由參照圖1、圖2說明之墊電極P實現。
資料信號輸入輸出端子DQ0～DQ7及資料選通信號輸入輸出端子DQS、/DQS分別例如藉由參照圖1、圖2說明之墊電極P實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，從緩衝電路被輸入至快取記憶體CM、位址暫存器ADR、指令暫存器CMR或特徵暫存器FR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，從快取記憶體CM、狀態暫存器STR或特徵暫存器FR被輸入至緩衝電路。資料選通信號輸入輸出端子DQS、/DQS之功能等將於下文敍述。
如圖7所示，輸入輸出控制電路I/O(圖4)例如具備分別連接於資料信號輸入輸出端子DQ0～DQ7及資料選通信號輸入輸出端子DQS、/DQS之輸入電路201及輸出電路202。輸入電路201例如為比較器等接收器。輸出電路202例如為OCD(Off Chip Driver，晶片外驅動器)電路等驅動器。
[邏輯電路CTR之構成] 邏輯電路CTR(圖4及圖7)具備複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP、及連接於該等複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP之邏輯電路。邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP從控制器CD被輸入外部控制信號，並據此對輸入輸出控制電路I/O輸出內部控制信號。
外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP之功能等將於下文敍述。經由外部控制端子/WP輸入之信號(例如寫入保護信號)用於限制從控制器CD對記憶體晶粒MD輸入用戶資料Dat等。
如圖7所示，邏輯電路CTR例如具備分別連接於外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP之輸入電路201。再者，外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP分別例如藉由參照圖1、圖2說明之墊電極P實現。
[動作] 接下來，對記憶體晶粒MD之動作進行說明。
記憶體晶粒MD構成為能夠執行讀出動作。讀出動作係如下動作：藉由感測放大器模組SAM(圖4)從記憶胞陣列MCA讀出用戶資料Dat，將讀出之用戶資料Dat保持至感測放大器模組SAM內之鎖存電路中，並將該用戶資料Dat傳送至鎖存電路XDL(圖4)。於讀出動作中，從記憶胞陣列MCA讀出之用戶資料Dat經由位元線BL、感測放大器模組SAM被傳送至鎖存電路XDL。
又，如參照圖10等所說明，記憶體晶粒MD構成為能夠執行資料輸出。資料輸出係對控制器CD(圖1)輸出鎖存電路XDL(圖4)所含之用戶資料Dat之動作。於資料輸出中，鎖存電路XDL所含之用戶資料Dat經由匯流排配線DB及輸入輸出控制電路I/O被輸出至控制器CD。
又，記憶體晶粒MD構成為能夠執行快取讀出。快取讀出之執行基本上與讀出動作相同。但，快取讀出中，於另有指示前，將從記憶胞陣列MCA讀出之用戶資料Dat保持於感測放大器模組SAM內之鎖存電路中，不傳送至鎖存電路XDL(圖4)。因此，快取讀出亦能夠在執行讀出動作後、執行資料輸出前執行。
又，記憶體晶粒MD構成為能夠執行寫入動作。寫入動作係將從控制器CD輸入之用戶資料Dat保持至感測放大器模組SAM內之鎖存電路，並將該用戶資料Dat寫入記憶胞陣列MCA內之記憶胞MC之動作。寫入動作中，執行一次或複數次在記憶胞MC之電荷儲存膜中儲存電子之編程動作、以及判定記憶胞MC之閾值電壓是否增大至目標值之驗證動作。
寫入動作最後執行之驗證動作中判定記憶胞MC之閾值電壓已增大至目標值時，記錄表示藉由之資訊作為構成狀態資料Stt之1位元。另一方面，寫入動作最後執行之驗證動作中判定記憶胞MC之閾值電壓未增大至目標值時，記錄表示失敗之資訊作為構成狀態資料Stt之1位元。於此種情形時，控制器CD例如將包含已執行寫入動作之記憶胞MC之記憶體區塊BLK判定為不良區塊。不對判定為不良區塊之記憶體區塊BLK執行寫入動作、抹除動作等。
又，記憶體晶粒MD構成為能夠執行抹除動作。抹除動作係將記憶胞陣列MCA內之記憶胞MC中被寫入之資料抹除之動作。抹除動作中，執行一次或複數次從記憶胞MC之電荷儲存膜奪走電子之抹除電壓供給動作、及判定記憶胞MC之閾值電壓是否下降至目標值之驗證動作。
抹除動作最後執行之驗證動作中判定記憶胞MC之閾值電壓已下降至目標值時，記錄表示藉由之資訊作為構成狀態資料Stt之1位元。另一方面，抹除動作最後執行之驗證動作中判定記憶胞MC之閾值電壓未下降至目標值時，記錄表示失敗之資訊作為構成狀態資料Stt之1位元。於此種情形時，控制器CD例如將包含已執行抹除動作之記憶胞MC之記憶體區塊BLK判定為不良區塊。不對判定為不良區塊之記憶體區塊BLK執行寫入動作、抹除動作等。
又，記憶體晶粒MD構成為能夠執行狀態讀出(狀態資訊輸出動作)。狀態讀出係經由輸入輸出控制電路I/O對控制器CD(圖1)輸出狀態暫存器STR(圖4)所含之狀態資料Stt之動作。
又，記憶體晶粒MD構成為能夠執行設置特徵。設置特徵係對特徵暫存器FR(圖4)輸入特徵資料Fd之動作。設置特徵中，經由輸入輸出控制電路I/O或邏輯電路CTR從控制器CD對特徵暫存器FR輸入特徵資料Fd。
[外部控制端子之作用] 圖8係用於對記憶體晶粒MD之外部控制端子之作用進行說明之真值表。再者，於圖8中，“Z”表示可輸入“H”及“L”之任一個之情況。“X”表示輸入之信號固定在“H”或“L”之情況。“輸入”表示進行資料輸入之情況。“輸出”表示進行資料輸出之情況。
於對記憶體晶粒MD進行信號之輸入輸出之情形時，對外部控制端子/CE輸入“L”。
於輸入指令資料Cmd之情形時，控制器CD例如根據8位元指令資料Cmd之各位元將資料信號輸入輸出端子DQ0～DQ7之電壓設定為“H”或“L”，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”，於該狀態下，使外部控制端子/WE之電壓從“L”上升至“H”。
於對外部控制端子CLE、ALE輸入了“H，L”之情形時，將經由資料信號輸入輸出端子DQ0～DQ7輸入之資料作為指令資料Cmd保持於輸入輸出控制電路I/O內之緩衝記憶體中，且傳送至指令暫存器CMR(圖4)。
又，於輸入位址資料Add之情形時，控制器CD例如根據構成位址資料Add之8位元資料之各位元，將資料信號輸入輸出端子DQ0～DQ7之電壓設定為“H”或“L”，對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”，於該狀態下，使外部控制端子/WE之電壓從“L”上升至“H”。
於對外部控制端子CLE、ALE輸入了“L，H”之情形時，將經由資料信號輸入輸出端子DQ0～DQ7輸入之資料作為位址資料Add保持於輸入輸出控制電路I/O內之緩衝記憶體中，且傳送至位址暫存器ADR(圖4)。
又，於輸入用戶資料Dat之資料輸入之情形時，控制器CD例如根據構成用戶資料Dat之8位元資料之各位元，將資料信號輸入輸出端子DQ0～DQ7之電壓設定成“H”或“L”，對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“L”，於該狀態下，切換(toggle)資料選通信號輸入輸出端子DQS、/DQS之輸入信號。
於對外部控制端子CLE、ALE兩者輸入了“L”之情形時，將經由資料信號輸入輸出端子DQ0～DQ7輸入之資料作為用戶資料Dat保持於輸入輸出控制電路I/O內之緩衝記憶體中，且經由匯流排DB傳送至快取記憶體CM(圖4)。
又，於輸出用戶資料Dat之資料輸出之情形時，控制器CD例如切換(toggle)外部控制端子/RE、RE之輸入信號。伴隨於此，於資料信號輸入輸出端子DQ0～DQ7輸出要被輸出之用戶資料Dat中之8位元。又，切換資料選通信號輸入輸出端子DQS、/DQS之輸出信號。
再者，此處所說之資料輸出意為：藉由切換一次外部控制端子/RE、RE之輸入信號而輸出8位元資料。另一方面，上述資料輸出及下文將參照圖10說明之資料輸出意為如下動作：將快取記憶體CM(鎖存電路XDL)中保持之用戶資料Dat傳送至輸入輸出控制電路I/O，進而，藉由複數次切換外部控制端子/RE、RE之輸入信號而輸出至控制器CD。
又，於後述狀態讀出B之情形時，控制器CD例如對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“H”。伴隨於此，資料信號輸入輸出端子DQ0～DQ7輸出構成狀態資料Stt之8位元。又，資料選通信號輸入輸出端子DQS、/DQS之輸出信號切換。再者，於狀態讀出B下輸出狀態資料Stt之8位元時，控制器CD例如可切換(toggle)亦可不切換(toggle)外部控制端子/RE、RE之輸入信號。
又，於將記憶體晶粒MD設為待機狀態之情形時，控制器CD例如對外部控制端子/CE輸入“H”。
又，於將記憶體晶粒MD設為匯流排空閒狀態之情形時，控制器CD例如對外部控制端子/WE輸入“H”。
[讀出動作] 接下來，對執行讀出動作時外部控制端子之作用更具體地進行例示。圖9係對記憶體晶粒MD之讀出動作進行說明之模式性波形圖。
於時點t101～時點t107下，控制器CD經由資料信號輸入輸出端子DQ0～DQ7對記憶體晶粒MD依次輸入指令資料C101、構成位址資料Add(圖4)之資料A101～A105及指令資料C102。指令資料C101係於指示讀出動作之指令集之開頭輸入之指令資料Cmd。指令資料C102係於指示讀出動作之指令集之結尾輸入之指令資料Cmd。再者，於圖9之例中，指示讀出動作之指令集包含構成位址資料Add之8位元×5週期之資料A101～A105，週期數亦可少於或多於5。
於時點t107下，對應於輸入至外部控制端子/WE之信號之上升邊緣，接受指令資料C102。藉此，於時點t108下，開始讀出動作，端子RY//BY之電壓從“H”下降至“L”。
於時點t108～時點t109下，執行讀出動作，將從記憶胞陣列MCA(圖4)讀出之用戶資料Dat傳送至鎖存電路XDL。
於時點t109下，於讀出動作結束之時點，端子RY//BY之電壓從“L”上升至“H”。
[資料輸出] 接下來，對執行資料輸出時外部控制端子之作用更具體地進行例示。圖10係對記憶體晶粒MD之資料輸出進行說明之模式性波形圖。
於時點t141～時點t147下，控制器CD經由資料信號輸入輸出端子DQ0～DQ7對記憶體晶粒MD依次輸入指令資料C103、構成位址資料Add(圖4)之資料A101～A105及指令資料C104。指令資料C103係於指示資料輸出之指令集之開頭輸入之指令資料Cmd。指令資料C104係於指示資料輸出之指令集之結尾輸入之指令資料Cmd。再者，於圖10之例中，指示資料輸出之指令集包含構成位址資料Add之8位元×5週期之資料A101～A105，週期數亦可少於或多於5。
於時點t147下，對應於輸入至外部控制端子/WE之信號之上升邊緣，接受指令資料C104。藉此，於時點t148下，開始資料輸出，端子RY//BY之電壓從“H”下降至“L”。
於時點t148～時點t149下，執行資料輸出，將鎖存電路XDL中保持之用戶資料Dat傳送至輸入輸出電路I/O。
於時點t149下，於鎖存電路XDL中保持之用戶資料Dat被傳送至輸入輸出電路I/O之時點，端子RY//BY之電壓從“L”上升至“H”。
於時點t150(圖10)下，控制器CD切換(toggle)外部控制端子/RE、RE之輸入信號。藉此，從時點t151(圖10)開始資料輸出，經由資料信號輸入輸出端子DQ輸出用戶資料Dat。
[寫入動作] 接下來，對執行寫入動作時外部控制端子之作用更具體地進行例示。圖11係對記憶體晶粒MD之寫入動作進行說明之模式性波形圖。
於時點t201～時點t210下，控制器CD經由資料信號輸入輸出端子DQ0～DQ7對記憶體晶粒MD依次輸入指令資料C201、構成位址資料Add(圖4)之資料A201～A205、構成用戶資料Dat之資料D201～D2XX及指令資料C202。指令資料C201係於指示寫入動作之指令集之開頭輸入之指令資料Cmd。指令資料C202係於指示寫入動作之指令集之結尾輸入之指令資料Cmd。再者，於圖11之例中，指示寫入動作之指令集包含構成位址資料Add之8位元×5週期之資料A201～A205，週期數亦可少於或多於5。
於時點t210下，對應於輸入至外部控制端子/WE之信號之上升邊緣，接受指令資料C202。藉此，於時點t211下，開始寫入動作，端子RY//BY之電壓從“H”下降至“L”。
於時點t211～時點t212下，執行寫入動作，將鎖存電路XDL中保持之用戶資料Dat寫入到記憶胞陣列MCA。
於時點t212下，於寫入動作結束之時點，端子RY//BY之電壓從“L”上升至“H”。
於時點t213下，控制器CD經由資料信號輸入輸出端子DQ0～DQ7對記憶體晶粒MD輸入指令資料C203。指令資料C203係指示狀態讀出之指令集。
於時點t214下，控制器CD切換(toggle)外部控制端子/RE、RE之輸入信號。藉此，經由資料信號輸入輸出端子DQ輸出資料D211。資料D211為狀態資料Stt。
[狀態讀出A] 接下來，對執行狀態讀出時外部控制端子之作用更具體地進行例示。圖12係用於對狀態讀出進行說明之模式性波形圖。
於時點t301(圖12)下，控制器CD對記憶體晶粒MD輸入指令資料C203。
控制器CD在輸入指令資料C203後經過規定待機時間後，從時點t302(圖12)起切換(toggle)外部控制端子/RE、RE之輸入信號。
於時點t303(圖12)下，記憶體晶粒MD使資料信號輸入輸出端子DQ0～DQ7輸出構成狀態資料Stt之8位元。又，資料選通信號輸入輸出端子DQS、/DQS之輸出信號切換。再者，該狀態資料Stt對應於前一指令中指定之晶片位址之記憶體晶粒MD。
圖13係用於對記憶體晶粒MD之動作進行說明之模式性波形圖。
執行寫入動作之過程中，存在反覆執行狀態讀出來監視狀態資料Stt之情況。此處，如圖13所示，指令資料C203係經由資料信號輸入輸出端子DQ0～DQ7輸入，而資料D211係經由資料信號輸入輸出端子DQ0～DQ7輸出，因此如果頻繁執行狀態讀出，那麼有時會導致資料信號輸入輸出端子DQ0～DQ7被佔用。有時，藉由緩解此種資料信號輸入輸出端子DQ0～DQ7之佔用，能夠實現動作之高速化。
於是，第1實施方式之記憶體系統10構成為能夠執行在不輸入指令資料C203之情形時輸出狀態資料Stt之動作。再者，於本說明書中，為了進行區分，有時將參照圖12等說明之狀態讀出稱為「狀態讀出A」。又，有時將在不輸入指令資料C203之情形時輸出狀態資料Stt之動作稱為「狀態讀出B」。
[狀態讀出B] 接下來，對執行狀態讀出B時外部控制端子之作用更具體地進行例示。圖14係用於對狀態讀出B進行說明之模式性波形圖。
於時點t501下，控制器CD對外部控制端子CLE及外部控制端子ALE輸入“H”，於該等外部控制端子CLE及外部控制端子ALE之上升邊緣(輸入信號之切換)之時點，指示狀態讀出B。
當對外部控制端子CLE及外部控制端子ALE輸入“H”時，經由資料信號輸入輸出端子DQ0～DQ7輸出構成狀態資料Stt之8位元。又，資料選通信號輸入輸出端子DQS、/DQS之輸出信號切換。再者，該狀態資料Stt對應於前一指令中指定之晶片位址之記憶體晶粒MD。
圖15係用於對記憶體晶粒MD之動作進行說明之模式性波形圖。
如圖15所示，於狀態讀出B中，無需輸入指令資料C203，藉由對外部控制端子CLE及外部控制端子ALE輸入“H”便能夠輸出狀態資料Stt。因此，即便於頻繁輸出狀態資料Stt之情形時，亦能夠緩和資料信號輸入輸出端子DQ0～DQ7之佔用率，實現動作之高速化。
[第1實施方式之變化例1] 第1實施方式之記憶體系統10(圖1)中，於藉由狀態讀出B輸出狀態資料Stt時，輸出與前一指令中指定之晶片位址之記憶體晶粒MD相關之狀態資料Stt。
然而，此種方法僅為例示，指定作為狀態讀出B對象之記憶體晶粒MD之方法可適當調整。以下，作為第1實施方式之變化例1，對使用晶片位址設定端子CADD來指定作為狀態讀出B對象之記憶體晶粒MD之方法進行說明。
圖16係用於對第1實施方式之變化例1進行說明之模式性框圖。圖17係對本變化例進行說明之模式性立體圖。
本變化例之記憶體系統10b(圖16)之構成基本上與第1實施方式之記憶體系統10(圖1)相同。然而，於記憶體系統10b(圖16)中，設於複數個記憶體晶粒MD0～MD7之複數個墊電極P中，作為晶片位址設定端子CADD發揮功能之墊電極P如下所述連接於接合線B1～B3。
例如，於圖17之例中，第一個接合線B1共同連接於記憶體晶粒MD0～MD7之X方向正側起第一個晶片位址設定端子CADD(墊電極P)。並且，第二個接合線B2共同連接於記憶體晶粒MD0～MD7之X方向正側起第二個晶片位址設定端子CADD(墊電極P)。並且，第三個接合線B3共同連接於記憶體晶粒MD0～MD7之X方向正側起第三個晶片位址設定端子CADD(墊電極P)。
如圖16所示，接合線B1、接合線B2及接合線B3分別連接於電壓供給線V CCa、電壓供給線V CCb及電壓供給線V CCc。電壓供給線V CCa、電壓供給線V CCb及電壓供給線V CCc連接於控制器CD。
對電壓供給線V CCa、電壓供給線V CCb及電壓供給線V CCc供給用於分別指定晶片之電壓V H或電壓V L。例如，於圖17之例中，經由接合線B1～B3對記憶體晶粒MD0～MD7所分別具備之三個晶片位址設定端子CADD分別供給“V L，V L，V L”、“V L，V H，V H”、“V L，V L，V H”、“V L，V H，V L”、“V H，V L，V H”、“V H，V L，V L”、“V H，V H，V L”、“V H，V H，V H”這8種電壓。電壓V H大於電壓V L。又，電壓V L可為接地電壓。藉由上述8種電壓，能夠指定8個記憶體晶粒MD0～MD7中對應之一個記憶體晶粒MD。
圖18係用於對記憶體晶粒MD之動作進行說明之模式性波形圖。再者，以下，於使用圖18進行之說明中，例示以記憶體晶粒MD0為對象之動作，作為對象之複數個記憶體晶粒MD可分別為記憶體晶粒MD0～MD7中之任一個。
於圖18之例中，於執行寫入動作之過程中及執行寫入動作後，控制器CD對晶片位址設定端子CADD供給指定記憶體晶粒MD0之電壓，對外部控制端子CLE及外部控制端子ALE輸入“H”，指示狀態讀出B。伴隨於此，與外部控制端子CLE及外部控制端子ALE之上升邊緣(輸入信號之切換)之時點大致同時地，經由資料信號輸入輸出端子DQ0～DQ7輸出作為狀態資料Stt之資料D211。該狀態資料Stt包含藉由晶片位址設定端子CADD指定之記憶體晶粒MD0之狀態資訊。
於圖18所示之例中，能夠藉由該狀態資料Stt來確認例如記憶體晶粒MD0之寫入動作是否結束、以及寫入動作是否正常結束等。
[第1實施方式之變化例2] 於第1實施方式之變化例2中，對作為狀態讀出B對象之記憶體晶粒MD之另一指定方法進行說明。
於本變化例中，首先，控制器CD於各記憶體晶粒MD之特徵暫存器FR(圖4)中儲存表示各記憶體晶粒MD是否為狀態讀出B之輸出對象之資訊。
於此種狀態下，控制器CD對外部控制端子CLE及外部控制端子ALE輸入“H”，指示狀態讀出B，於該情形時，一個或複數個記憶體晶粒MD之特徵暫存器FR(圖4)內儲存有作為狀態讀出B之輸出對象之資訊，於是能夠從該一個或複數個記憶體晶粒MD輸出狀態資料Stt。
[第2實施方式] 於第1實施方式中，示出了如下示例：藉由使用狀態讀出B，與狀態讀出A相比，緩解了資料信號輸入輸出端子DQ0～DQ7之佔用，從而能夠更高速地輸出狀態資料Stt。
然而，此種方法僅為例示，亦可使用其他方法作為緩解資料信號輸入輸出端子DQ0～DQ7之佔用之方法。例如，為了獲取各記憶體晶粒MD之狀態資訊，亦可不藉由狀態讀出A、B輸出狀態資料Stt，而藉由端子RY//BY輸出就緒/忙碌之相關資訊，藉由複數個外部控制端子中之任一個(例如外部控制端子/WP)來輸出通過/失敗之相關資訊。能夠在不執行狀態讀出之情形時獲得各記憶體晶粒MD之內部動作資訊。
以下，作為第2實施方式，對此種例示進行說明。
圖19係用於對第2實施方式進行說明之模式性框圖。圖20係用於對第2實施方式進行說明之模式性框圖。圖21係用於對第2實施方式進行說明之波形圖。
本實施方式之記憶體晶粒MDb(圖19)之構成基本上與第1實施方式之記憶體晶粒MD(圖4)相同。然而，於記憶體晶粒MDb(圖19)中，能夠從外部控制端子/WP輸出通過/失敗之相關資訊。再者，以下，於外部控制端子/WP能夠輸出通過/失敗之相關資訊之情形時，有時將外部控制端子/WP稱為端子/WP(PF)。
本實施方式之邏輯電路CTRb(圖20)之構成基本上與第1實施方式之邏輯電路CTR(圖7)相同。然而，邏輯電路CTRb(圖20)具備連接於端子/WP(PF)之輸入電路201及輸出電路202。
圖21中表示對本實施方式之記憶體晶粒MDb0進行寫入動作時，從端子RY//BY輸出就緒/忙碌之相關資訊，並從端子/WP(PF)輸出通過/失敗之相關資訊。再者，於以下使用圖21進行之說明中，例示以記憶體晶粒MDb0作為對象之動作，作為對象之記憶體晶粒MDb可為記憶體晶粒MDb0～MDb7中之任一個。
於圖21之例中，於寫入動作結束之時點t212下，從端子/WP(PF)輸出表示針對記憶體晶粒MDb0之寫入動作是否已正常完成之通過/失敗之相關資訊。再者，該通過/失敗之相關資訊係最近之時點t201～時點t210下指示寫入動作之記憶體晶粒MDb0之內部動作之相關資訊。
再者，以此種方式從端子RY//BY輸出就緒/忙碌之相關資訊、以及從端子/WP(PF)輸出通過/失敗之相關資訊期間，亦能夠經由資料信號輸入輸出端子DQ0～DQ7進行指令資料、位址資料、用戶資料等之輸入輸出。
再者，作為從端子/WP(PF)輸出之通過/失敗之相關資訊，例如可於寫入動作正常結束時輸出“H”之電壓，未正常結束時輸出“L”之電壓作為輸出信號，亦可於寫入動作正常結束時輸出“L”之電壓，未正常結束時輸出“H”之電壓作為輸出信號。
又，上文示出了從端子/WP(PF)輸出之資訊為通過/失敗之相關資訊之示例。此處，輸出至端子/WP(PF)之資訊可為記憶1位元資料之記憶胞MC所對應之上述資訊，亦可為記憶多位元資料之記憶胞MC所對應之上述資訊。又，輸出至端子/WP(PF)之資訊可為最近之寫入動作或抹除動作所對應之上述資訊，亦可為前一寫入動作或抹除動作所對應之上述資訊。輸出至端子/WP(PF)之資訊可為能夠由特徵資料Fd指定之資訊。又，從端子/WP(PF)輸出之資訊例如可為構成狀態資料Stt之另一資訊。又，從端子/WP(PF)輸出之資訊可為能夠由特徵資料指定之資訊。
[第2實施方式之變化例1] 於第2實施方式之記憶體晶粒MDb(圖19)中，從端子RY//BY及端子/WP(PF)輸出之資訊(就緒/忙碌及通過/失敗之相關資訊)對應於前一指令集中指定之晶片位址之記憶體晶粒MDb。
然而，此種方法僅為例示，輸出就緒/忙碌及通過/失敗之相關資訊之記憶體晶粒MDb之指定方法可適當調整。以下，作為第2實施方式之變化例1，對使用晶片位址設定端子CADD來指定輸出就緒/忙碌及通過/失敗之相關資訊之記憶體晶粒MDb之方法進行說明。
第2實施方式之變化例1之記憶體系統之構成與第1實施方式之變化例1之記憶體系統10b(圖16及圖17)相同。因此，能夠利用對晶片位址設定端子CADD供給之8種電壓來指定8個記憶體晶粒MDb0～MDb7中之任一個。
圖22係用於對第2實施方式之變化例1進行說明之波形圖。再者，以下，於使用圖22進行之說明中，例示以記憶體晶粒MDb0、MDb1作為對象之動作，作為對象之複數個記憶體晶粒MDb可分別為記憶體晶粒MDb0～MDb7中之任一個。
於圖22之例中，執行寫入動作過程中之時點下，控制器CD將對晶片位址設定端子CADD輸入之信號從指定記憶體晶粒MDb1之信號切換成指定記憶體晶粒MDb0之信號。藉此，從端子RY//BY輸出之資訊便由記憶體晶粒MDb1之就緒/忙碌之相關資訊切換成了記憶體晶粒MDb0之就緒/忙碌之相關資訊。又，從端子/WP(PF)輸出之資訊由記憶體晶粒MDb1之內部動作之相關資訊切換成了記憶體晶粒MDb0之內部動作之相關資訊。
再者，以此種方式從端子RY//BY輸出就緒/忙碌之相關資訊、以及從端子/WP(PF)輸出通過/失敗之相關資訊期間，亦能夠經由資料信號輸入輸出端子DQ0～DQ7進行指令資料、位址資料、用戶資料等之輸入輸出。
[第2實施方式之變化例2] 於第2實施方式之變化例2中，對輸出就緒/忙碌及通過/失敗之相關資訊之記憶體晶粒MD之另一指定方法進行說明。
於本變化例中，首先，控制器CD於各記憶體晶粒MDb之特徵暫存器FR(圖19)中儲存表示各記憶體晶粒MDb是否為就緒/忙碌及通過/失敗之相關資訊之輸出對象之資訊。
於此種狀態下，一個記憶體晶粒MDb之特徵暫存器FR(圖19)內儲存有作為就緒/忙碌及通過/失敗之相關資訊之輸出對象之資訊，於是，從該一個記憶體晶粒MDb經由端子RY//BY及端子/WP(PF)輸出就緒/忙碌及通過/失敗之相關資訊。
[其他實施方式] 以上，對第1實施方式及第2實施方式之半導體記憶裝置進行了說明。然而，以上說明僅為例示，具體構成、動作等可適當調整。
例如，第2實施方式之記憶體晶粒MDb使用端子/WP(PF)(圖19)作為輸出通過/失敗之相關資訊之端子。然而，此種方法僅為例示，具體方法可適當調整。
圖23係用於對第2實施方式之另一例進行說明之模式性框圖。例如，如圖23所示，亦可使用電源端子V PP作為輸出通過/失敗之相關資訊之端子。再者，以下，於電源端子V PP作為輸入輸出端子發揮功能之情形時，有時將電源端子V PP稱為端子V PP(PF)。例如與第1實施方式同樣經由端子V PP(PF)供給電源電壓。另一方面，經由端子V PP(PF)輸出之信號包含例如通過/失敗之相關資訊等，該資訊表示各記憶體晶粒MDb之內部動作是否已正常完成。再者，於此種情形時，邏輯電路CTRb(圖23)具備連接於端子V PP(PF)之輸入電路201及輸出電路202。
又，例如於第1實施方式及第2實施方式中，記憶體系統10(圖1)及記憶體系統10b(圖16)分別具備複數個記憶體封裝體PKG，記憶體封裝體PKG具備複數個記憶體晶粒MD0～MD7。然而，此種構成僅為例示，具體構成可適當調整。例如，記憶體系統10(圖1)及記憶體系統10b(圖16)亦可分別具備一個記憶體封裝體PKG，記憶體封裝體PKG亦可具備一個記憶體晶粒MD。
又，例如於第1實施方式及第2實施方式中，例示了針對外部控制端子CLE、ALE、/CE等之功能分配。然而，此種分配僅為例示，具體分配可適當調整。
[其他] 對本發明之若干實施方式進行了說明，但該等實施方式係作為示例提出者，並非意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種形態實施，並且能夠於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其等之變化包含在發明之範圍及主旨內，並且包含在申請專利範圍所記載之發明及與其均等之範圍內。
[相關申請案] 本申請案享受以日本專利申請2023-037935號(申請日：2023年3月10日)作為基礎申請案之優先權。本申請藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:記憶體系統 11:RAM 12:處理器 13:主機介面電路 14:ECC電路 15:記憶體介面電路 16:內部匯流排 20:主機電腦 101:絕緣層 110:複數個導電層 112:半導體層 120:半導體柱 121:雜質區域 130:閘極絕緣膜 201:輸入電路 202:輸出電路 A101～A105、A201～A205、D201～D2XX:資料 Add:位址資料 ADR:位址暫存器 B:接合線 BL:位元線 BLK:記憶體區塊 C101:指令資料 C102:指令資料 C103:指令資料 C104:指令資料 C201:指令資料 C202:指令資料 C203:指令資料 CA:行位址 CADD:晶片位址設定端子 CC:接點 CD:控制器 /CE、/CE0、/CE1、CLE、ALE、/WE、/RE、RE、/WP:外部控制端子 CM、CM0、CM1:快取記憶體 Cmd:指令資料 CMR:指令暫存器 CTR:邏輯電路 CTRb:邏輯電路 D211:輸出資料 Dat:用戶資料 DB:匯流排配線 DQ0～DQ7、DQx:資料信號輸入輸出端子 DQS、/DQS:資料選通信號輸入輸出端子 Fd:特徵資料 FR:特徵暫存器 I/O:輸入輸出控制電路 MC:記憶胞 MCA、MCA0、MCA1:記憶胞陣列 MD、MD0～MD7:記憶體晶粒 MDb:記憶體晶粒 MDb0～MDb7:記憶體晶粒 MS:記憶體串 MSB:安裝基板 P:墊電極 PC:周邊電路 PKG、PKG0、PKG1:記憶體封裝體 PLN0、PLN1:記憶體面 RA:列位址 RD、RD0、RD1:列解碼器 RY//BY:端子 SA0、SA0、SA1:感測放大器 SAM、SAM0、SAM1:感測放大器模組 SL:源極線 SQC:序列器 ST:區塊間絕緣層 STD:汲極側選擇電晶體 STR:狀態暫存器 STS:源極側選擇電晶體 Stt:狀態資料 SU:串單元 V CC:電源端子 V CCa:電壓供給線 V CCb:電壓供給線 V CCc:電壓供給線 V CCP:電壓供給線 V CCQ:電源端子 VG:電壓產生電路 V PP(PF):端子 V PP:電源端子 V SS:接地端子 XDL、XDL0、XDL1:鎖存電路 /WP(PF):端子
圖1係表示第1實施方式之記憶體系統10之構成的模式性框圖。 圖2係表示第1實施方式之記憶體封裝體PKG之構成例的模式性立體圖。 圖3係表示第1實施方式之控制器CD之構成例的模式性框圖。 圖4係表示第1實施方式之記憶體晶粒MD之構成的模式性框圖。 圖5係表示記憶體晶粒MD之局部構成之模式性電路圖。 圖6係表示記憶體晶粒MD之局部構成之模式性立體圖。 圖7係表示記憶體晶粒MD之局部構成之模式性框圖。 圖8係用於對記憶體晶粒MD之外部控制端子之作用進行說明的真值表。 圖9係用於對記憶體晶粒MD之動作進行說明之模式性波形圖。 圖10係用於對記憶體晶粒MD之動作進行說明之模式性波形圖。 圖11係用於對記憶體晶粒MD之動作進行說明之模式性波形圖。 圖12係用於對狀態讀出A進行說明之模式性波形圖。 圖13係用於對記憶體晶粒MD之動作進行說明之模式性波形圖。 圖14係用於對狀態讀出B進行說明之模式性波形圖。 圖15係用於對記憶體晶粒MD之動作進行說明之模式性波形圖。 圖16係用於對第1實施方式之變化例1進行說明之模式性框圖。 圖17係用於對第1實施方式之變化例1進行說明之模式性立體圖。 圖18係用於對第1實施方式之變化例1進行說明之模式性波形圖。 圖19係用於對第2實施方式進行說明之模式性框圖。 圖20係用於對第2實施方式進行說明之模式性框圖。 圖21係用於對第2實施方式進行說明之模式性波形圖。 圖22係用於對第2實施方式之變化例1進行說明之模式性波形圖。 圖23係用於對第2實施方式之另一例進行說明之模式性框圖。
/CE、CLE、ALE、/WE、/RE:外部控制端子
DQS:資料選通信號輸入輸出端子
DQx:資料信號輸入輸出端子
RY//BY:端子
Stt:狀態資料

Claims (16)

  1. 一種半導體記憶裝置，其具備記憶體晶片， 上述記憶體晶片具備： 第1控制信號墊，其輸入第1控制信號； 第2控制信號墊，其輸入第2控制信號； 資料信號墊，其輸入輸出資料信號；及 記憶胞陣列，其包含複數個記憶胞電晶體； 當將上述第1控制信號設為第1狀態、將上述第2控制信號設為上述第1狀態時，成為能夠以上述資料信號之形式輸入用戶資料之狀態， 當將上述第1控制信號設為第2狀態、將上述第2控制信號設為上述第1狀態時，成為能夠以上述資料信號之形式輸入指令資料之狀態， 當將上述第1控制信號設為上述第1狀態、將上述第2控制信號設為上述第2狀態時，成為能夠以上述資料信號之形式輸入位址資料之狀態， 當將上述第1控制信號設為上述第2狀態、將上述第2控制信號設為上述第2狀態時，執行以上述資料信號之形式輸出狀態資料之狀態輸出動作。
  2. 如請求項1之半導體記憶裝置，其中 上述狀態資料包括： 表示上述記憶體晶片為就緒狀態或忙碌狀態中之任一狀態之資訊；及 表示上述記憶體晶片之內部動作是否已正常完成之資訊。
  3. 如請求項2之半導體記憶裝置，其中 上述內部動作係對上述記憶胞電晶體之寫入動作及抹除動作。
  4. 如請求項1之半導體記憶裝置，其中 上述記憶體晶片能夠於上述狀態輸出動作中從上述資料信號墊輸出上述狀態資料。
  5. 如請求項1之半導體記憶裝置，其具備 複數個上述記憶體晶片， 當將上述第1控制信號設為上述第2狀態、將上述第2控制信號設為上述第2狀態時，由上述複數個記憶體晶片中、於執行上述狀態輸出動作前最後執行內部動作之一個記憶體晶片執行上述狀態輸出動作。
  6. 如請求項5之半導體記憶裝置，其中 上述內部動作係對上述記憶胞電晶體之寫入動作及抹除動作。
  7. 如請求項1之半導體記憶裝置，其具備 複數個上述記憶體晶片， 上述複數個記憶體晶片各自具備輸入晶片選擇信號之一個或複數個晶片選擇信號墊， 上述晶片選擇信號係選擇上述複數個記憶體晶片中之一個之信號， 當將上述第1控制信號設為上述第2狀態、將上述第2控制信號設為上述第2狀態時，由上述複數個記憶體晶片中對應於上述晶片選擇信號之一個記憶體晶片執行上述狀態輸出動作。
  8. 如請求項1之半導體記憶裝置，其具備 複數個上述記憶體晶片， 上述複數個記憶體晶片各自具有能夠保持晶片選擇資料之特徵暫存器， 上述晶片選擇資料係表示上述複數個記憶體晶片各自為選擇狀態或非選擇狀態之資料， 當將上述第1控制信號設為上述第2狀態、將上述第2控制信號設為上述第2狀態時，由上述複數個記憶體晶片中、上述晶片選擇資料為選擇狀態之一個記憶體晶片執行上述狀態輸出動作。
  9. 一種半導體記憶裝置，其具備記憶體晶片， 上述記憶體晶片具備： 資料信號墊，其輸入輸出資料信號；及 第1狀態信號墊，其輸出第1狀態信號； 第2狀態信號墊，其輸出第2狀態信號；及 記憶胞陣列，其包含複數個記憶胞電晶體； 上述第1狀態信號係表示上述記憶體晶片為就緒狀態或忙碌狀態中之任一狀態之信號， 上述第2狀態信號係表示上述記憶體晶片之內部動作是否已正常完成之信號。
  10. 如請求項9之半導體記憶裝置，其中 上述內部動作係對上述記憶胞電晶體之寫入動作及抹除動作。
  11. 如請求項9之半導體記憶裝置，其中 上述記憶體晶片於從上述第1狀態信號墊輸出上述第1狀態信號、且從上述第2狀態信號墊輸出上述第2狀態信號之狀態下，能夠於上述資料信號墊輸入輸出用戶資料。
  12. 如請求項9之半導體記憶裝置，其中 上述記憶體晶片具備： 輸入電路，其連接於上述第1狀態信號墊及上述第2狀態信號墊之一者，且輸入資料；及 輸出電路，其連接於上述第1狀態信號墊及上述第2狀態信號墊之上述一者，且輸出資料。
  13. 如請求項9之半導體記憶裝置，其具備 複數個上述記憶體晶片， 從上述複數個記憶體晶片中最後執行內部動作之一個記憶體晶片，輸出上述第1狀態信號及上述第2狀態信號。
  14. 如請求項13之半導體記憶裝置，其中 上述內部動作係對上述記憶胞電晶體之寫入動作及抹除動作。
  15. 如請求項9之半導體記憶裝置，其具備 複數個上述記憶體晶片， 上述複數個記憶體晶片各自具備輸入晶片選擇信號之一個或複數個晶片選擇信號墊， 上述晶片選擇信號係選擇上述複數個記憶體晶片中之一個之信號， 從上述複數個記憶體晶片中、對應於上述晶片選擇信號之一個記憶體晶片，輸出上述第1狀態信號及上述第2狀態信號。
  16. 如請求項9之半導體記憶裝置，其具備 複數個上述記憶體晶片， 上述複數個記憶體晶片各自具有能夠保持晶片選擇資料之特徵暫存器， 上述晶片選擇資料係表示上述複數個記憶體晶片各自為選擇狀態或非選擇狀態之資料， 從上述複數個記憶體晶片中、上述晶片選擇資料為選擇狀態之一個記憶體晶片，輸出上述第1狀態信號及上述第2狀態信號。
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