JP2008060498A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】多孔質化された層間絶縁膜を用い、機械的強度の低下および上層または下層との密着性の低下が抑制された半導体装置およびその製造方法を提供する。
【解決手段】基板上に設けられ、ポロジェンＡを分解除去してなる多孔質化された第１絶縁膜８と、第１絶縁膜８上に設けられた第２絶縁膜９と、第２絶縁膜９および第１絶縁膜８に下層の配線６に達する状態で設けられた導電層パターン１５’とを有し、第１絶縁膜８は、ポロジェンＡが残存した状態の非多孔質領域８Ａを有することを特徴とする半導体装置およびその製造方法である。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、さらに詳しくは、多孔質化された絶縁膜にダマシン構造の多層配線構造を備えた半導体装置および半導体装置の製造方法に関する。

半導体装置の微細化、高集積化に伴い、配線の時定数に起因する電気信号の遅れが深刻な問題となっている。そこで、多層配線構造で用いられる導電層には、アルミニウム（Ａｌ）系合金の配線に代わり、低電気抵抗の銅（Ｃｕ）配線が導入されるようになっている。Ｃｕは、従来の多層配線構造に使われているＡｌなどの金属材料とは異なって、ドライエッチングによるパターンニングが困難なため、絶縁膜に配線溝を形成し、配線溝にＣｕ膜を埋め込むことにより配線パターンを形成するダマシン法が一般にＣｕ多層配線構造に適用されている。特に、デュアルダマシン法は、接続孔と配線溝とを形成した上で、Ｃｕ埋め込みを接続孔と配線溝とに同時に行う方法であって、工程数の削減に有効であることから注目されている。

また、高集積半導体装置では、配線間容量の増大が半導体装置の動作速度の低下を招くために、低誘電材料を層間絶縁膜に用いて配線間容量の増大を抑制した微細な多層配線が使用されている。低誘電率層間絶縁膜の材料としては、従来から比較的実績のある誘電率３．５程度のフッ素含有酸化シリコン（ＦＳＧ）に加えて、ポリアリールエーテル（ＰＡＥ）に代表される有機系のポリマーや、ハイドロゲンシルセキオサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）に代表される無機系材料などの比誘電率２．７前後の低誘電材料が挙げられる。更に、近年では、それらを多孔質化させて比誘電率を２．３前後とした低誘電率材料の適用も試みられている。

絶縁膜の多孔質化に関しては、マトリックスと呼ばれる骨格形成用材料にポロジェンと呼ばれる空孔形成用材料を混ぜ込む形で成膜を行った後、熱処理のみによりポロジェンを除去する方法（例えば、特許文献１参照）、または電子線照射と熱処理によりポロジェンを除去する方法（例えば、特許文献２参照）が報告されている。

特開２００４−２３５５４８号公報 特開２００２−３３４８７３号公報

しかし、多孔質化された層間絶縁膜を用いた場合には、配線間容量は低減されるものの、機械的強度が著しく低く、また、一般的に下層および上層の膜との密着性も低い、という問題がある。このため、デュアルダマシン法により、Ｃｕの埋め込み配線を形成する際に、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、不要な配線パターンを除去する工程において、多孔質化された層間絶縁膜と上層または下層との界面剥がれや、パッケージングの際のダイシング割れや、ボンディングの際の層間クラック等が生じ易い。

以上のことから、本発明は、多孔質化された層間絶縁膜を用い、機械的強度の低下および上層または下層との密着性の低下が抑制された半導体装置およびその製造方法を提供することを目的としている。

上記目的を達成するために、本発明の半導体装置は、基板上に設けられ、空孔形成材料の分解除去により多孔質化された絶縁膜と、絶縁膜上に設けられた被覆絶縁膜と、被覆絶縁膜および絶縁膜に、基板に達する状態で設けられた導電層パターンとを有し、絶縁膜は、空孔形成材料が残存した状態の非多孔質領域を有することを特徴としている。

このような半導体装置によれば、多孔質化された絶縁膜が非多孔質領域を有することで、全領域が多孔質化された絶縁膜を備えた半導体装置と比較して、非多孔質領域を有する分、絶縁膜の密度が高くなるとともに、上層および下層との接触面積も広くなる。これにより、絶縁膜の機械的強度の低下および上層または下層との密着性の低下が抑制される。

また、本発明の半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、基板上に空孔形成材料を含有する非多孔質性の絶縁膜を形成する工程を行う。次に、絶縁膜の上層側から空孔形成材料が分解除去されるのを防ぐように、絶縁膜上に被覆絶縁膜を形成する工程を行う。次いで、被覆絶縁膜および絶縁膜に、基板に達する溝パターンを形成する工程を行う。続いて、溝パターン側から絶縁膜中の空孔形成材料を分解除去することで、絶縁膜を多孔質化する工程を行う。その後、溝パターンを導電材料で埋め込むことで、導電層パターンを形成する工程を行う。

このような半導体装置の製造方法によれば、絶縁膜の上層側から空孔形成材料が分解除去されるのを防ぐように、被覆絶縁膜を形成した後、溝パターン側から絶縁膜中の空孔形成材料を分解除去することで、絶縁膜を多孔質化するため、溝パターンから離れた絶縁膜の領域は、空孔形成材料が残存し非多孔質の状態で維持される。これにより、上述したような絶縁膜中に非多孔質領域を有する多孔質化された絶縁膜を備えた半導体装置が製造される。

以上、説明したように、本発明の半導体装置およびその製造方法によれば、絶縁膜の機械的強度の低下および上層または下層との密着性の低下が抑制されることから、配線信頼性を向上させることができ、半導体装置の高品質化および高性能化が図れる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

本実施形態例は、本発明にかかる半導体装置の製造方法の実施形態の一例であり、デュアルダマシン構造に係わる。

図１に示すように、素子領域等（図示省略）が形成された半導体基板上に例えば酸化シリコン（ＳｉＯ₂）からなる下地絶縁膜が形成された下地基板１上に、ポリアリールエーテル（ＰＡＥ）膜２と炭素含有酸化シリコン（ＳｉＯＣ）膜３とからなる積層膜が設けられている。この積層膜には、下地基板１に達する状態の配線溝４が設けられており、配線溝４内に例えばタンタル（Ｔａ）からなるバリアメタル５を介して、例えばＣｕからなる埋め込み配線（配線）６が設けられている。

また、配線６上およびＳｉＯＣ膜３上には、炭窒化シリコン（ＳｉＣＮ）層７ａ、炭化シリコン（ＳｉＣ）層７ｂ、ＳｉＣＮ層７ｃを下層から順次積層してなるエッチング阻止膜７が設けられている。エッチング阻止膜７は、エッチング防止機能を有するだけでなく、Ｃｕ配線６の拡散防止膜および酸化防止膜としても機能する。なお、ここでは、エッチング阻止膜７を３層構造で形成する例について説明したが、ＳｉＣＮ層またはＳｉＣ層の単層であってもよい。

上記エッチング阻止膜７上には、多孔質化された絶縁膜からなる第１絶縁膜８と、例えばＰＡＥ等の有機系の絶縁膜からなる第２絶縁膜９と、例えばＳｉＯ₂からなる第１マスク１０’とが順次積層されている。そして、第１マスク１０’、第２絶縁膜９、第１絶縁膜８およびエッチング阻止膜７には、下層の配線６に達する状態で、溝パターン１３が設けられており、溝パターン１３には、バリアメタル膜１４を介して導電層パターン１５’が設けられている。この導電層パターン１５’は、下層配線６に達する状態で、第１絶縁膜８とエッチング阻止膜７に設けられるヴィア１５ａ’と、ヴィア１５ａ’の上部に連通する状態で、第１マスク１０’と第２絶縁膜９に設けられる配線１５ｂ’とで構成される。

また、配線１５ｂ’上および第１マスク１０’上には、ＳｉＣＮ層１６ａ、炭化シリコン（ＳｉＣ）層１６ｂ、ＳｉＣＮ層１６ｃを下層から順次積層してなるエッチング阻止膜１６が設けられている。

ここで、第１絶縁膜８は、空孔形成材料（ポロジェン）Ａを含有する非多孔性の例えばＳｉＯＣ膜を成膜した後、ポロジェンＡの分解除去により多孔質化された膜である。そして、本発明の特徴的な構成としては、第１絶縁膜８にポロジェンＡが残存した状態の非多孔質領域８Ａを備えていることを特徴としている。これにより、第１絶縁膜８の密度が高くなるため、強度が高くなり、また、上層の第２絶縁膜９および下層のエッチング阻止膜７（ＳｉＣＮ層７ｃ）との接触面積が広くなることで、密着性の悪化が抑制される。

ここで、この半導体装置が導電層パターン１５’、特に配線１５ｂ’が密に配置された第１の領域１Ａと、第１の領域１Ａよりも導電層パターン１５’が疎に配置された第２の領域１Ｂとを有する場合、上記非多孔質領域８Ａは、第２の領域１Ｂの導電層パターン１５’間の中央部に配置されることが好ましい。これにより、配線間容量の増大し易い導電層パターン１５’が密な第１の領域１Ａでは、導電層パターン１５’間の第１絶縁膜８が多孔質化されることで、誘電率が低くなるため、配線間容量の増大が防止される。また、導電層パターン１５’が疎に配置された第２の領域１Ｂでは、配線間容量の増大は問題にならないため、配線間容量の増大を防止しつつ、第１絶縁膜８の強度を高くするとともに、密着性の悪化が抑制される。

そして、上記非多孔質領域８Ａと第１絶縁膜８が完全に多孔質化された多孔質領域８Ｂの誘電率の差は２０％以上、密度の差は０．２ｇ／ｃｍ³以上であることが好ましい。このように構成されることで、導電層パターン１５’が密な第１の領域１Ａでは、配線間容量の増大を確実に防止できるとともに、導電層パターン１５’が密な第１の領域１Ｂにおいて、密度を高くすることで、第１絶縁膜８の強度を高くすることが可能となる。

なお、ここでは、第１絶縁膜８を多孔質性のＳｉＯＣ膜で形成することとしたが、多孔質性のＰＡＥで形成してもよい。

また、本実施形態における第２絶縁膜９は、請求項の被覆絶縁膜に相当する。第２絶縁膜９は、後述する製造方法で詳細に説明するように、第１絶縁膜８中のポロジェンＡを分解除去する工程において、第１絶縁膜８の上層側からポロジェンＡが分解除去されるのを防止する。このため、第２絶縁膜９は、非多孔質性の絶縁膜で形成されることが好ましい。

ここでは、第２絶縁膜９を、ＰＡＥで構成することとするが、特に限定されるものではなく、ＳｉＯＣで構成されてもよい。

ここで、上記非多孔質領域８Ａと、ポロジェンＡが分解除去され、完全に多孔質化された多孔質領域８Ｂの誘電率と強度の関係を図２のグラフに示す。このグラフに示すように、誘電率が２．８の非多孔質領域８Ａの強度は、誘電率２．４の多孔質領域８Ｂの強度と比較して６０％程度高くなることが確認された。また、非多孔質領域８Ａの密度は１．３ｇ／ｃｍ³、多孔質領域８Ｂの密度は１．１ｇ/ｃｍ³であった。

上述した半導体装置は、次のような方法により製造される。

まず、図３（ａ）に示すように、素子領域等（図示省略）が形成された半導体基板上に例えばＳｉＯ₂からなる下地絶縁膜が形成された下地基板１上に、ＰＡＥ膜２とＳｉＯＣ膜３とを順次積層する。次いで、この積層膜に設けられた配線溝４に、Ｔａからなるバリアメタル５を介して、Ｃｕからなる導電材料を埋め込むことで、配線６を形成する。続いて、配線６上およびＳｉＯＣ膜３上に、ＳｉＣＮ層７ａ、ＳｉＣ層７ｂ、ＳｉＣＮ層７ｃを下層から順次積層してなるエッチング阻止膜７を形成する。ここまでの構成が請求項の基板に相当する。

次に、図３（ｂ）に示すように、エッチング阻止膜７上に、ポロジェンＡを含有した例えばＳｉＯＣ膜からなる第１絶縁膜８を９０ｎｍの膜厚で成膜する。この際、第１絶縁膜８はポロジェンＡを含有した状態と、ポロジェンＡを分解除去した後の誘電率の差が２０％以上となるように、ポロジェンＡを含有させることが好ましい。

次いで、第１絶縁膜８上に、例えばＰＡＥ等の有機系の低誘電材料からなる第２絶縁膜９を９０ｎｍの膜厚で形成する。

続いて、第２絶縁膜９上に、例えばＳｉＯ₂層からなる第１マスク形成層１０、例えばＳｉＣＮ層からなる第２マスク形成層１１、例えばＳｉＯ₂層からなる第３マスク形成層１２を順次積層形成する。これらの膜厚は、第１マスク形成層１０が１５０ｎｍ、第２マスク形成層１１が５０ｎｍ、第３マスク形成層１２が５０ｎｍでそれぞれ形成されることとする。この３層マスクを用いた接続孔パターンと配線溝パターンの形成方法については、特開２００４−６３８５９号公報および2003 Symposium on VLSI Technology P.107で詳細に説明されている。

ここで、ＳｉＯ₂層からなる第１マスク形成層１０と第３マスク形成層１２とは、例えばシリコン源としてモノシラン（ＳｉＨ₄）を用い、酸化剤として一酸化二窒素（Ｎ₂Ｏ）ガスを用いたプラズマＣＶＤ法により成膜することができる。

次いで、図３（ｃ）に示すように、第３マスク形成層１２上に、配線溝パターンを有するレジストマスクＲ₁を形成する。

次に、図４（ｄ）に示すように、レジストマスクＲ₁（前記図３（ｃ）参照）をマスクとして用いたドライエッチング法により、ＳｉＯ₂層からなる第３マスク形成層１２（前記図３（ｃ）参照）をエッチングして、第３マスク１２’を形成する。ここで、レジストマスクＲ₁を用いて第３マスク形成層１２をエッチングする際には、一般的なマグネトロン方式のエッチング装置を用いることとする。その後、例えば酸素（Ｏ₂）プラズマをベースとしてアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスクＲおよびエッチング処理の際に生じた残留付着物を完全に除去する。

次に、第３マスク１２’上を含む第２マスク形成層２１上に、接続孔パターンを有するレジストマスクＲ₂を形成する。この際、レジストマスクＲ₂に設けられた接続孔パターンの少なくとも一部が、第３マスク１２’の開口部内に重なるように、レジストマスクＲ₂をパターン形成する。

続いて、図４（ｅ）に示すように、接続孔パターンを有するレジストマスクＲ₂（前記図４（ｄ）参照）をマスクとしたドライエッチング法により、第３マスク１２’、第２マスク形成層１１、第１マスク形成層１０をエッチングし、さらに第２絶縁膜９をエッチングする。これにより、第１絶縁膜８の表面を露出させる接続孔１３ａを開口する。

上記エッチングにおいて、第３マスク１２’から第１マスク形成層１０までのエッチングは、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとしてＣＨＦ₃、酸素（Ｏ₂）およびＡｒを用い、ガス流量比（ＣＨＦ₃：Ｏ₂：Ａｒ）を５：１：５０、バイアスパワーを１０００Ｗ、基板温度を４０℃に設定する。

また、第２絶縁膜９のエッチングも、一般的なマグネトロン方式のエッチング装置を用いて行う。なお、レジストマスクＲ₂は第２絶縁膜９をエッチング加工する際に、同時に除去される。そして、このエッチングによって残存する第３マスク１２’は、配線溝パターンのマスクとなる。また、第２マスク形成層１２のエッチングによってパターン形成された第２マスク１１’は、接続孔パターンのマスクとなる。

次に、図４（ｆ）に示すように、配線溝パターンを有する第３マスク１２’をエッチングマスクとしたドライエッチング法により、第２マスク１１’に配線溝パターンを形成する。また、このエッチングにより、接続孔１３ａは第１絶縁膜８の途中まで掘り下げられる。

続いて、図５（ｇ）に示すように、第３マスク１２’（前記図４（ｆ）参照）および第２マスク１１’をエッチングマスクとして用いたドライエッチングにより、第１マスク１０’に配線溝パターンを形成する。

このドライエッチングにおいては、例えば一般的なマグネトロン方式のエッチング装置を使用し、エッチングガスとして、例えばＣ₄Ｆ₈、ＣＯ、窒素（Ｎ₂）、Ａｒを用い、ガス流量比（Ｃ₄Ｆ₈：ＣＯ：Ｎ₂：Ａｒ）を３：１０：２００：５００、バイアスパワーを１０００Ｗ、基板温度を２０℃に設定する。

このようなエッチング条件下では、エッチングの進行にともない、第３マスク１２’は除去される。そして、第３マスク１２’が除去された後には、第２マスク１１’がエッチングマスクとして機能する。また、上記エッチングに並行して、接続孔パターンの設けられた第１マスク１０’をマスクとして、接続孔１３はエッチング阻止膜７まで掘り下げられる。そして、第１マスク１０’に配線溝パターンが設けられた後には、接続孔パターンの設けられた第２絶縁膜９がマスクとして機能する。この場合、エッチング阻止膜７の最上層であるＳｉＣＮ層７ｃは除去され、接続孔１３はエッチング阻止膜７の中間層であるＳｉＣ層７ｂの途中までさらに掘り下げられる。

続いて、図５（ｈ）に示すように、配線溝パターンを有する第２マスク１１’を用い、第１マスク１０’の配線溝パターンの底部に残存する第２絶縁膜９をエッチングする。これにより、第１マスク１０’に形成された配線溝パターンを掘り下げて、第２マスク１１’と第１マスク１０’と第２絶縁膜９とに配線溝１３ｂが形成された状態となる。以上のようにして、接続孔１３ａと配線溝１３ｂとからなる溝パターン１３が形成される。

また、このエッチングにより、接続孔１３の底部に残存したＳｉＣ層７ｂは除去されるため、エッチング阻止膜７の最下層であるＳｉＣＮ層７ａのみが接続孔１３の底部に残存した状態となる。

続いて、図５（ｉ）に示すように、接続孔１３の底部に残存するエッチング阻止膜７の最下層であるＳｉＣＮ層７ａをエッチング除去して、下層のＣｕ配線６の表面を露出する。このドライエッチングにおいては、例えば一般的なマグネトロン方式のエッチング装置にて、例えばエッチングガスとしてＣＨ₂Ｆ₂、Ｏ₂、Ａｒを用い、ガス流量比（ＣＨ₂Ｆ₂：Ｏ₂：Ａｒ）を２：１：５、バイアスパワーを１００Ｗに設定する。

その後、例えばファーネスアニールといった４００℃以下の熱処理を行う。この際、第１絶縁膜８は非多孔質性の第２絶縁膜９で覆われているため、ポロジェンＡは溝パターン１３側から分解除去される。このため、溝パターン１３の近傍にあるポロジェンＡは除去されるが、溝パターン１３から離れた領域のポロジェンＡは、第２絶縁膜９で覆われているため、除去されずに残存する。これにより、溝パターン１３が密に形成された領域では、第１絶縁膜８が確実に多孔質化され、溝パターン１３が疎に形成された領域における、溝パターン１３間の中央部に非多孔質領域８Ａが形成される。ここで、後述するように、溝パターン１３には、導電材料が埋め込まれ、導電層パターンが形成されることから、非多孔質領域８Ａは、導電層パターンが疎に形成された領域の導電層パターン間の中央部に形成される。

以上の後、薬液を用いた後処理およびＲＦスパッタリング処理により、配線溝１４や接続孔１３の側壁に残留するエッチング付着物を除去し、接続孔１３底部に露出したＣｕ配線６のＣｕ変質層を正常なＣｕ層に転化する。

その後、図６（ｊ）に示すように、例えばスパッタリング法により、溝パターン１３の内壁を覆う状態で、第２マスク１１’上に、Ｔａからなるバリアメタル膜１４を成膜する。続いて、上記溝パターン１３を埋め込む状態で、バリアメタル膜１４上にＣｕからなる導電膜１５を電解メッキ法またはスパッタリング法により堆積し、配線溝１３ｂと接続孔１３ａの埋め込みを同時に行う。

次に、図６（ｋ）に示すように、ＣＭＰ法により、配線パターンとして不要な導電膜１５（前記図６（ｊ）参照）、バリアメタル膜１４とともに第２マスク１１’、第１マスク１０’を途中まで除去する。これにより、接続孔１３ａにＣｕからなるヴィア１５ａ’を形成するとともに配線溝１３ｂにＣｕ配線１５ｂ’を形成し、溝パターン１３の内部にヴィア１５ａ’とＣｕ配線１５ｂ’とからなる導電層パターン１５’を形成する。

その後、下層のＣｕ配線６上と同様に、配線１５ｂ’上を含む第１マスク１０’上に、例えばＳｉＣＮ層１６ａ／ＳｉＣ層１６ｂ／ＳｉＣＮ層１６ｃからなるエッチング阻止膜１６を形成する。この後の工程は図３（ｂ）〜図６（ｋ）を用いて説明した工程を繰り返すことで、デュアルダマシン法による多層配線構造を形成することができる。

このような半導体装置およびその製造方法によれば、第１絶縁膜８上に、被覆絶縁膜として、非多孔性の第２絶縁膜９を形成した後、溝パターン１３側から第１絶縁膜８中のポロジェンＡを分解除去し、第１絶縁膜８を多孔質化するため、溝パターン１３から離れた第１絶縁膜８の領域は、非多孔質のまま維持される。これにより、導電層パターン１５’の疎な領域１Ｂにおける導電層パターン１５’間の第１絶縁膜８の中央部に非多孔質領域８Ａを有する半導体装置が製造される。これにより、第１絶縁膜８の強度を高くすることができるとともに、第１絶縁膜８の密着性の低下が抑制される。したがって、配線信頼性を向上させることができ、半導体装置の高品質化および高性能化が図れる。

（変形例１）
なお、上記実施形態においては、第２絶縁膜９が被覆絶縁膜として機能する例について説明したが、図７に示すように、第１絶縁膜８と第２絶縁膜９との間に、被覆絶縁膜２０が設けられていてもよい。ここで、被覆絶縁膜２０としては、非多孔質性の低誘電率材料膜であることが好ましく、５ｎｍから１５ｎｍの膜厚で設けられることとでする。ここでは、例えばＳｉＯＣからなる被覆絶縁膜２０が１５ｎｍの膜厚で設けられることとする。このように、被覆絶縁膜２０を介在させた場合には、被覆絶縁膜２０が第１絶縁膜８の上層側からのポロジェンＡの分解除去を防止するため、第２絶縁膜９を例えばＳｉＯＣ或いは、ＰＡＥ等の多孔質性の絶縁膜で形成することが好ましい。

この場合には、被覆絶縁膜２０、第１絶縁膜８およびエッチング阻止膜７にヴィア１５ａ’が設けられた状態となり、実施形態と同様の方法で形成される。

このような半導体装置およびその製造方法であっても、第１絶縁膜８上に被覆絶縁膜２０を形成することで、実施形態と同様の効果を奏する。また、本変形例１の半導体装置によれば、第２絶縁膜９に多孔質性の絶縁膜を用いることで、配線間容量をさらに低減することができる。

なお、上述した実施形態および変形例１では、デュアルダマシン構造の例を用いて説明したが、本発明はこれに限定されず、シングルダマシンにも適用可能である。

本発明の半導体装置の製造方法に係る実施形態を説明するための断面図である。 絶縁膜中の非多孔質領域の多孔質領域の誘電率と強度の関係を示すグラフである。 本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その１）である。 本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その２）である。 本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その３）である。 本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その４）である。 本発明の半導体装置に係る実施形態の変形例１を説明するための断面図である。

符号の説明

１…下地基板、８…第１絶縁膜、８Ａ…非多孔質領域、９…第２絶縁膜、Ａ…空孔形成材料、１３…溝パターン、１３ａ…接続孔、１３ｂ…配線溝、１５’…導電層パターン、１５ａ’…ヴィア、１５ｂ’…配線

Claims (6)

1. 基板上に設けられ、空孔形成材料の分解除去により多孔質化された絶縁膜と、
   前記絶縁膜上に設けられた被覆絶縁膜と、
   前記被覆絶縁膜および前記絶縁膜に、前記基板に達する状態で設けられた導電層パターンとを有し、
   前記絶縁膜は、前記空孔形成材料が残存した状態の非多孔質領域を有する
   ことを特徴とする半導体装置。
2. 前記被覆絶縁膜が非多孔質性の絶縁膜で形成されている
   ことを特徴とする請求項１記載の半導体装置
3. 前記被覆絶縁膜および前記絶縁膜は、前記導電層パターンが密に配置された第１の領域と、当該第１の領域よりも前記導電層パターンが疎に配置された第２の領域を有しており、
   前記非多孔質領域は、前記第２の領域における前記導電層パターン間の中央部に設けられている
   ことを特徴とする請求項１記載の半導体装置。
4. 前記導電層パターンは、前記基板に達する状態で、前記絶縁膜に設けられたヴィアと、当該ヴィアの上部に連通する状態で、前記被覆絶縁膜に設けられた配線とで構成されている
   ことを特徴とする請求項１記載の半導体装置。
5. 前記絶縁膜における前記非多孔質領域は、当該絶縁膜の多孔質化された領域と比較して２０％以上高い誘電率を有する
   ことを特徴とする請求項１記載の半導体装置。
6. 基板上に、空孔形成材料を含有する非多孔質性の絶縁膜を形成する工程と、
   前記絶縁膜の上層側から前記空孔形成材料が分解除去されるのを防ぐように、前記絶縁膜上に被覆絶縁膜を形成する工程と、
   前記被覆絶縁膜および前記絶縁膜に、前記基板に達する溝パターンを形成する工程と、
   前記溝パターン側から、前記絶縁膜中の前記空孔形成材料を分解除去することで、前記絶縁膜を多孔質化する工程と、
   前記溝パターンに導電材料を埋め込むことで、導電層パターンを形成する工程とを有する
   ことを特徴とする半導体装置の製造方法。
   

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