JP2008048015A - 伝送装置 - Google Patents

Abstract

【課題】中央演算処理装置のバスを利用してユニット間のタイミング信号の同期を取り、配線規模の増大を抑制する。
【解決手段】基準信号生成手段１は、基準信号を生成する。基準信号受信手段２ａ，３ａは、現用系または予備系に設定されるユニット２，３に搭載され、基準信号を受信する。タイミング信号生成手段２ｂ，３ｂは、受信された基準信号を分周カウンタによって分周し、タイミング信号を生成する。カウント値保持手段２ｃ，３ｃは、分周カウンタのカウント値を保持する。バス４は、ユニット２，３と中央演算処理装置５とを接続する。カウント値受信手段２ｄ，３ｄは、現用系のユニット２，３のカウント値保持手段２ｃ，３ｃから、バス４を介してカウント値を受信する。カウント値更新手段２ｅ，３ｅは、分周カウンタのカウント値を、カウント値受信手段２ｄ，３ｄによって受信されたカウント値に更新する。
【選択図】図１

Description

本発明は伝送装置に関し、特に同期信号網に設置され、信号を伝送する伝送装置に関する。

近年、伝送情報の増大に伴い、伝送信号の高速化、大容量化が進んでいる。特に加入者側インタフェースにおいては、従来のＤＳ１／ＤＳ３などに加え、イーサネット（登録商標）方式を用いたものも発展してきており、基幹網であるＳＯＮＥＴ（Synchronous Optical Network）／ＳＤＨ（Synchronous Digital Hierarchy）網に取り込むサービスも多様なものとなってきている。

ＭＳＰＰ（Multi Service Provisioning Platform）は、これらの多種多様なサービスを一つのプラットホームで収容することを目的に考えられたものであり、各サービスを効率的に収容することを目的に、各個別カード（Unit）にそれぞれ必要なＳＯＮＥＴ／ＳＤＨ ＳＴＳ／ＡＵ ＰＯＨ（Path Overhead byte）の終端・生成機能（ＰＴＥ（Path Termination Equipment）機能）を持たせる構成を取っている。

一方で、半導体の微細化技術の進歩も伴い、一枚のユニットで処理される信号容量も増大してきた。そのため、保守・メンテナンス時に行う予備系へのユニット切替え時に発生する回線エラーによる影響範囲も自ずと大きなものとなっている。

これを回避するために無瞬断切り替えの要求が高まっており、その機能を持つシステムを実現することが求められている。
図１７は、従来の伝送装置のフレームタイミング信号およびマルチフレーム信号が伝達する配線を示した図である。図には外部インタフェースＰＩＵ（Plug In Unit）１０１〜１０４、ＳＴＳクロスコネクトＰＩＵ１０５，１０６、ＶＴクロスコネクトＰＩＵ１０７，１０８、バス１０９、およびＣＰＵ１１０を示している。図の配線Ｗ１０１〜Ｗ１０４は、８ｋＨｚのフレームタイミング信号が伝達する配線を示し、点線で示した配線Ｗ１０５〜Ｗ１０７は、２ｋＨｚのマルチフレーム信号が伝達する配線を示している。配線Ｗ１０８は、ＳＴＳクロスコネクトＰＩＵ１０５，１０６が８ｋＨｚのフレームタイミング信号の同期を取るための配線を示している。

図中の（Ｗ）はワークを示し、（Ｐ）はプロテクトを示している。図の伝送装置は、ＳＯＮＥＴの場合の例を示しており、ＳＤＨの伝送装置の場合、ＳＴＳクロスコネクトＰＩＵはＡＵクロスコネクトＰＩＵ、ＶＴクロスコネクトＰＩＵはＴＵクロスコネクトＰＩＵとなる。以下の説明においては、ＳＯＮＥＴを前提に説明するが、ＳＤＨにおいても同様に適用可能である。

外部インタフェースＰＩＵ１０１〜１０４は、外部の装置と信号をやり取りするインタフェースである。ＳＴＳクロスコネクトＰＩＵ１０５，１０６は、ＳＴＳレベルのクロスコネクト機能を持つＰＩＵである。ＶＴクロスコネクトＰＩＵ１０７，１０８は、ＶＴポインタ処理およびＶＴクロスコネクト機能を持つＰＩＵである。

外部インタフェースＰＩＵ１０１〜１０４、ＳＴＳクロスコネクトＰＩＵ１０５，１０６、およびＶＴクロスコネクトＰＩＵ１０７，１０８は、冗長構成を取っており、現用（ＡＣＴ）系であるか予備（ＳＴＢＹ）系であるか設定される。現用系と予備系のＰＩＵで同等の信号処理を行い、次段のＰＩＵの入口で現用側の信号を選択する。

例えば、ＳＴＳクロスコネクトＰＩＵ１０５とＶＴクロスコネクトＰＩＵ１０７を現用系、ＳＴＳクロスコネクトＰＩＵ１０６とＶＴクロスコネクトＰＩＵ１０８を予備系と設定したとする。この場合、ＶＴクロスコネクトＰＩＵ１０７，１０８はＳＴＳクロスコネクトＰＩＵ１０５からの信号を選択し、ＳＴＳクロスコネクトＰＩＵ１０５，１０６はＶＴクロスコネクトＰＩＵ１０７からの信号を選択する。そして、外部インタフェースＰＩＵ１０１〜１０４はＳＴＳクロスコネクトＰＩＵ１０５からの信号を選択する。

伝送装置では、８ｋＨｚのフレームタイミング信号を生成して、装置内のフレーム同期を取っており、装置内に冗長配置されるＰＩＵの冗長切替え時の無瞬断切替えを実現している。

図の伝送装置の場合、ＳＴＳクロスコネクトＰＩＵ１０５，１０６が８ｋＨｚのフレームタイミング信号を生成する回路を備えており、配線Ｗ１０１〜１０４を介して、各ＰＩＵに８ｋＨｚのフレームタイミング信号を供給している。また、ＳＴＳクロスコネクトＰＩＵ１０５，１０６は、配線Ｗ１０８によって、８ｋＨｚのフレームタイミング信号の同期を取っている。

これにより、例えば、予備系のＳＴＳクロスコネクトＰＩＵ１０６が、現用系に切替わった場合でも、配線Ｗ１０８によってフレーム同期が取れているため、無瞬断で冗長切替えを行うことができる。また、ＶＴクロスコネクトＰＩＵ１０７，１０８も、配線Ｗ１０３または配線Ｗ１０４によって、同じ８ｋＨｚのフレームタイミング信号が供給されるため、フレーム同期が取れており、無瞬断で冗長切替えを行うことができる。

しかし、ＶＴクロスコネクトＰＩＵ１０７，１０８は、ＶＴポインタ処理に２ｋＨｚのマルチフレーム信号を使用している。このため、ＶＴクロスコネクトＰＩＵ１０７，１０８のそれぞれは、８ｋＨｚのフレームタイミング信号を分周し、独自に２ｋＨｚのマルチフレーム信号を生成している。従って、それぞれのＶＴクロスコネクトＰＩＵ１０７，１０８のマルチフレーム信号は、３／４の確率で非同期となり、この状態で冗長切替えを実行すると、主信号にエラーが発生する。

そこで、ＶＴクロスコネクトＰＩＵ１０７，１０８のマルチフレーム信号の同期を取るために、ＳＴＳクロスコネクトＰＩＵ１０５，１０６において、８ｋＨｚのフレームタイミング信号を分周し、２ｋＨｚのマルチフレーム信号をＶＴクロスコネクトＰＩＵ１０７，１０８に分配する。例えば、図の配線Ｗ１０５または配線Ｗ１０６を介して、２ｋＨｚのマルチフレーム信号をＶＴクロスコネクトＰＩＵ１０７，１０８に分配する。

または、ＶＴクロスコネクトＰＩＵ１０７，１０８間で、それぞれが生成したマルチフレーム信号タイミングの受け渡しを行い、同期を取る。例えば、図の配線Ｗ１０７を介して、マルチフレーム信号タイミングの受け渡しを行い、同期を取る。

このようにして、ＶＴクロスコネクトＰＩＵ１０７，１０８間のマルチフレーム信号の同期を取り、冗長切替え時の不適切なエラー発生を防止する。
なお、ＳＴＳクロスコネクトＰＩＵ１０５，１０６およびＶＴクロスコネクトＰＩＵ１０７，１０８を含む伝送装置内の全てのＰＩＵは、ファームウェアからの諸設定やその他の制御のため、バス１０９を介してＣＰＵ（Central Processing Unit）と接続されている。図では、外部インタフェースＰＩＵ１０１〜１０４およびＳＴＳクロスコネクトＰＩＵ１０５，１０６と、バス１０９との接続の図示を省略している。

なお、従来、主系制御部の異常発生時に起動される従系制御部に、従系カウンタのカウンタ値に基づいて主系制御部の制御モードを引き継がせ、制御対象の制御を実行させるフォールトトレラント制御装置が提供されている（例えば、特許文献１参照）。
特開平１１−１３４２０９号公報

しかし、従来の伝送装置では、基準信号（フレームタイミング信号）を分周したタイミング信号（マルチフレーム信号）の同期を取るために専用の配線（図１７の配線Ｗ１０５〜Ｗ１０７）を設けるため、その分、配線が複雑になり規模が大きくなるという問題点があった。

本発明はこのような点に鑑みてなされたものであり、中央演算処理装置のバスを利用してユニット間のタイミング信号の同期を取り、配線規模の増大を抑制する伝送装置を提供することを目的とする。

本発明の一実施態様では上記問題を解決するために、図１に示すような同期通信網に設置され、信号を伝送する伝送装置において、基準信号を生成する基準信号生成手段１と、現用系または予備系に設定されるユニット２，３に搭載され、基準信号を受信する基準信号受信手段２ａ，３ａと、ユニット２，３に搭載され、受信された基準信号を分周カウンタによって分周し、タイミング信号を生成するタイミング信号生成手段２ｂ，３ｂと、ユニット２，３に搭載され、分周カウンタのカウント値を保持するカウント値保持手段２ｃ，３ｃと、ユニット２，３と中央演算処理装置５とを接続するバス４と、ユニット２，３に搭載され、現用系のユニット２，３のカウント値保持手段２ｃ，３ｃから、バス４を介してカウント値を受信するカウント値受信手段２ｄ，３ｄと、ユニット２，３に搭載され、分周カウンタのカウント値を、カウント値受信手段２ｄ，３ｄによって受信されたカウント値に更新するカウント値更新手段２ｅ，３ｅと、を有することを特徴とする伝送装置が提供される。

このような伝送装置によれば、予備系のユニット２，３は、中央演算処理装置５と接続されたバス４を介して、現用系のユニット２，３の、分周カウンタのカウント値を受信する。そして、予備系のユニット２，３は、分周カウンタのカウント値を受信したカウント値に更新し、タイミング信号の同期を取る。

本発明の伝送装置では、予備系のユニットは、中央演算処理装置と接続されたバスを介して、現用系のユニットの、分周カウンタのカウント値を受信する。そして、予備系のユニットは、分周カウンタのカウント値を受信したカウント値に更新し、同期を取るようにした。これによって、タイミング信号の同期を取るための専用の配線が不要となり、配線規模の増大を抑制することができる。

以下、本発明の原理を図面を参照して詳細に説明する。
図１は、伝送装置の概要を示した図である。図に示すように伝送装置は、基準信号生成手段１、ユニット２，３、バス４、および中央演算処理装置５を有している。ユニット２は、基準信号受信手段２ａ、タイミング信号生成手段２ｂ、カウント値保持手段２ｃ、カウント値受信手段２ｄ、およびカウント値更新手段２ｅを有している。また、ユニット３は、ユニット２と同じ手段を有しており、基準信号受信手段３ａ、タイミング信号生成手段３ｂ、カウント値保持手段３ｃ、カウント値受信手段３ｄ、およびカウント値更新手段３ｅを有している。

基準信号生成手段１は、伝送装置内のフレーム同期を取るための基準信号を生成する。基準信号は、ユニット２，３に供給され、図示しない伝送装置内のユニットにも供給される。

基準信号受信手段２ａ，３ａは、基準信号生成手段１からの基準信号を受信する。
タイミング信号生成手段２ｂ，３ｂは、分周カウンタを備え、受信された基準信号を分周し、タイミング信号を生成する。

例えば、分周カウンタは、基準信号のパルスが受信されるたびに、０，１，２，３，０，１，２，…と繰り返しカウントを行う。タイミング信号生成手段２ｂは、例えば、分周カウンタの３のタイミングでパルス信号を出力すれば、基準信号を４分周したタイミング信号を生成できる。

ユニット２，３は、現用系または予備系の設定がされる。ユニット２，３は、基準信号生成手段１から共通の基準信号が供給されるので、互いにフレーム同期を取ることができる。これにより、無瞬断の冗長切替えが可能となる。また、ユニット２，３は、基準信号を分周したタイミング信号によって、例えば、信号のポインタ処理を行う。ユニット２，３は、バス４を介してタイミング信号の同期を取り、現用系から予備系への冗長切替えを無瞬断で実現するようにする。

例えば、ＶＴクロスコネクト機能を有する現用系と予備系のユニットの場合、それぞれには、共通の８ｋＨｚのフレームタイミング信号（基準信号）が供給されることになる。また、ＶＴポインタの処理のため、８ｋＨｚのフレームタイミング信号を４分周して、２ｋＨｚのマルチフレーム信号（タイミング信号）を独立に生成する。ＶＴクロスコネクト機能を有する現用系と予備系のユニットは、バス４を介して、独立に生成するタイミング信号の同期を取ることによって、現用系から予備系への冗長切替えを無瞬断で実現するようにする。

カウント値保持手段２ｃ，３ｃは、タイミング信号生成手段２ｂ，３ｂの分周カウンタのカウント値を保持（表示）する。例えば、上記例の場合、カウント値保持手段２ｃ，３ｃは、分周カウンタのカウント値を、０，１，２，３，０，１，…と繰り返し保持することになる。

ユニット２，３は、中央演算処理装置５からの制御のため、バス４と接続されている。予備系のユニット２，３のカウント値受信手段２ｄ，３ｄは、現用系のユニット２，３のカウント値保持手段２ｃ，３ｃから、バス４を介して、分周カウンタのカウント値を周期的に受信する。例えば、ユニット２を現用系、ユニット３を予備系と設定した場合、カウント値受信手段３ｄは、現用系のカウント値保持手段２ｃから、バス４を介して、タイミング信号生成手段２ｂの分周カウンタのカウント値を周期的に受信する。

カウント値更新手段２ｅ，３ｅは、タイミング信号生成手段２ｂ、３ｂの備える分周カウンタのカウント値を、カウント値受信手段２ｄ，３ｄで受信されたカウント値に更新する。例えば、上記例の場合、予備系のユニット３のカウント値受信手段３ｄは、現用系のユニット２のカウント値保持手段２ｃからカウント値を受信し、カウント値更新手段３ｅは、カウント値が受信されると、タイミング信号生成手段３ｂが備える分周カウンタのカウント値を、受信したカウント値に更新する。

なお、ユニット２，３は、ともに同じ手段を有しているが、現用系に設定された場合、基準信号受信手段２ａ、タイミング信号生成手段２ｂ、およびカウント値保持手段２ｃが活性化される。予備系に設定された場合、基準信号受信手段２ａ、タイミング信号生成手段２ｂ、カウント値受信手段３ｄ、カウント値更新手段３ｅが活性化される。

以下、図１の動作について説明する。なお、以下では、ユニット２を現用系、ユニット３を予備系に設定したとする。従って、ユニット２のカウント値受信手段２ｄおよびカウント値更新手段２ｅは非活性化状態となる（図中点線枠）。ユニット３のカウント値保持手段３ｃは、非活性化状態となる（図中点線枠）。

基準信号受信手段２ａ，３ａは、基準信号生成手段１から基準信号を受信する。タイミング信号生成手段２ｂ，３ｂは、受信された基準信号を分周カウンタによって分周し、タイミング信号を生成する。

現用系側のカウント値保持手段２ｃは、タイミング信号生成手段２ｂの分周カウンタのカウント値を保持する。
予備系側のカウント値受信手段３ｄは、バス４を介して、現用系側のカウント値保持手段２ｃに保持されているカウント値を周期的に受信する。カウント値更新手段３ｅは、タイミング信号生成手段３ｂの分周カウンタのカウント値を、カウント値受信手段３ｄで受信されたカウント値に更新する。これにより、現用系側の、タイミング信号生成手段２ｂの分周カウンタのカウント値と、予備系側の、タイミング信号生成手段３ｂの分周カウンタのカウント値とが一致し、タイミング信号の同期が取られる。

このように、予備系側のカウント値受信手段３ｄは、現用系側の分周カウンタのカウント値を、中央演算処理装置５と接続されたバス４を介して受信するようにした。これにより、タイミング信号の同期を取るための専用の配線を設ける必要がなく、配線規模の増大を抑制することができる。

次に、本発明の第１の実施の形態を、図面を参照して詳細に説明する。
図２は、第１の実施の形態に係る伝送装置のブロック構成図である。図に示すように伝送装置は、外部インタフェースＰＩＵ１０ａａ〜１０ａｄ、ＳＴＳクロスコネクトＰＩＵ１０ｂａ，１０ｂｂ、ＶＴクロスコネクトＰＩＵ１０ｃａ，１０ｃｂ、ＣＰＵ１０ｄ、およびバス１０ｅを有している。図中の（Ｗ）はワークを示し、（Ｐ）はプロテクトを示している。なお、図の伝送装置は、ＳＯＮＥＴの場合の例を示しており、ＳＤＨの伝送装置の場合、ＳＴＳクロスコネクトＰＩＵはＡＵクロスコネクトＰＩＵ、ＶＴクロスコネクトＰＩＵはＴＵクロスコネクトＰＩＵとなる。

外部インタフェースＰＩＵ１０ａａ〜１０ａｄは、外部と信号のやり取りを行うインタフェースである。外部の信号は、例えば、ＯＣ４８などの光信号、ＤＳ１／ＤＳ３、イーサネットの信号などである。

ＳＴＳクロスコネクトＰＩＵ１０ｂａ，１０ｂｂは、ＳＴＳレベルのクロスコネクト機能を持つＰＩＵである。ＶＴクロスコネクトＰＩＵ１０ｃａ，１０ｃｂは、ＶＴポインタ処理およびＶＴクロスコネクト機能を持つＰＩＵである。

外部インタフェースＰＩＵ１０ａａ〜１０ａｄ、ＳＴＳクロスコネクトＰＩＵ１０ｂａ，１０ｂｂ、およびＶＴクロスコネクトＰＩＵ１０ｃａ，１０ｃｂは、冗長構成を取っており、現用系であるか予備系であるか設定される。そして、現用系と設定された方の信号を次段のＰＩＵで選択する。

例えば、ＳＴＳクロスコネクトＰＩＵ１０ｂａとＶＴクロスコネクトＰＩＵ１０ｃａを現用系、ＳＴＳクロスコネクトＰＩＵ１０ｂｂとＶＴクロスコネクトＰＩＵ１０ｃｂを予備系と設定したとする。この場合、ＳＴＳクロスコネクトＰＩＵ１０ｂａ，１０ｂｂはともに、外部インタフェースＰＩＵ１０ａａ，１０ａｂから出力される信号を処理して、ＶＴクロスコネクトＰＩＵ１０ｃａ，１０ｃｂに出力する。ＶＴクロスコネクトＰＩＵ１０ｃａ，１０ｃｂはともに、ＳＴＳクロスコネクトＰＩＵ１０ｂａから出力される信号を選択し処理して、ＳＴＳクロスコネクトＰＩＵ１０ｂａ，１０ｂｂに出力する。そして、ＳＴＳクロスコネクトＰＩＵ１０ｂａ，１０ｂｂは、ＶＴクロスコネクトＰＩＵ１０ｃａから出力される信号を選択し処理して、外部インタフェースＰＩＵ１０ａｃ，１０ａｄに出力する。外部インタフェースＰＩＵ１０ａｃ，１０ａｄは、ＳＴＳクロスコネクトＰＩＵ１０ｂａから出力される信号を選択する。

なお、図に示すＳＥＬは、セレクタを示し、入力する信号を選択する。例えば、ＳＴＳクロスコネクトＰＩＵ１０ｂａの右側に示すＳＥＬは、ＶＴクロスコネクトＰＩＵ１０ｃａが現用系に設定された場合、ＶＴクロスコネクトＰＩＵ１０ｃａの信号を選択する。

外部インタフェースＰＩＵ１０ａａ，１０ａｂは、現用系側のＳＴＳクロスコネクトＰＩＵ（１０ｂａまたは１０ｂｂ）からの８ｋＨｚのフレームタイミング信号に合わせて信号のフレームを再構築する。ＳＴＳＰＴＲはその再構築したフレームにあわせてＳＴＳポインタを付け替える。これにより、８ｋＨｚのフレームタイミング信号に対して、ＳＴＳレベルのチャンネル位相が揃う。
ＳＴＳクロスコネクトＰＩＵ１０ｂａ，１０ｂｂは、現用側の外部インタフェースＰＩＵ１０ａａ，１０ａｂからの信号をＳＴＳレベルでクロスコネクトし、ＶＴレベルのクロスコネクトが必要な信号をＶＴクロスコネクトＰＩＵ１０ｃａ，１０ｃｂに出力する。

ＶＴクロスコネクトＰＩＵ１０ｃａ，１０ｃｂのＰＯＨ終端は、ＳＴＳレベルのＰＯＨの終端を行う。また、ＳＴＳレベルのアラームの検出、エラーのカウントを行う。またここでＳＴＳポインタを固定値（たとえば５２２）に付け替える。

ＶＴＰＴＲは、ＶＴポインタを、ＳＴＳポインタの付け替えに合わせた値に付け替える。これにより、８ｋＨｚのフレームタイミング信号に対して、各ＳＴＳ内のＶＴレベルのチャンネル位相が揃う。

ＶＴＸＣは、ＶＴレベルでのクロスコネクトを行う。ＳＴＳを跨るクロスコネクトも可能である。
ＰＯＨ生成は、出力信号にＳＴＳレベルのＰＯＨを挿入する。また、ＳＴＳポインタ（固定値、上記例の場合５２２）を挿入する。

外部インタフェースＰＩＵ１０ａｃ，１０ａｄは、現用側のＳＴＳクロスコネクトＰＩＵ（１０ｂａまたは１０ｂｂ）からの信号を受け、自走の８ｋＨｚタイミングでフレームを再構築し外部へ出力する。ＳＴＳＰＴＲはその再構築したフレームにあわせてＳＴＳポインタを付け替える。

ＣＰＵ１０ｄは、各ＰＩＵとバス１０ｅによって接続されている。ＣＰＵ１０ｄは、各ＰＩＵを制御するとともに、各ＰＩＵの現用系および予備系の設定、ＳＥＬの制御を行う。これにより、後段のＰＩＵが、前段の現用系のＰＩＵの出力信号を選択するようにすることができる。

次に、伝送装置のフレームタイミング信号およびマルチフレーム信号が伝達する配線について説明する。
図３は、伝送装置のフレームタイミング信号およびマルチフレーム信号が伝達する配線を示した図である。図には外部インタフェースＰＩＵ１１〜１４、ＳＴＳクロスコネクトＰＩＵ１５，１６、ＶＴクロスコネクトＰＩＵ１７，１８、バス１９、およびＣＰＵ２０が示してある。図の外部インタフェースＰＩＵ１１〜１４は、図２で示した外部インタフェースＰＩＵ１０ａａ〜１０ａｄに対応し、ＳＴＳクロスコネクトＰＩＵ１５，１６は、ＳＴＳクロスコネクトＰＩＵ１０ｂａ，１０ｂｂに対応する。また、ＶＴクロスコネクトＰＩＵ１７，１８は、ＶＴクロスコネクトＰＩＵ１０ｃａ，１０ｃｂに対応し、バス１９は、バス１０ｅに対応する。また、ＣＰＵ２０は、ＣＰＵ１０ｄに対応する。

図の配線Ｗ１〜Ｗ４は、８ｋＨｚのフレームタイミング信号が伝達する配線を示している。配線Ｗ５は、ＳＴＳクロスコネクトＰＩＵ１５，１６が８ｋＨｚのフレームタイミング信号の同期を取るための配線を示している。

伝送装置では、８ｋＨｚのフレームタイミング信号を生成して、装置内のフレーム同期を取っており、装置内に冗長配置されるＳＴＳレベルのクロスコネクト機能を持つＰＩＵの冗長切替え時の無瞬断切替えを実現している。

図の伝送装置の場合、ＳＴＳクロスコネクトＰＩＵ１５，１６が８ｋＨｚのフレームタイミング信号を生成する回路を備えており、配線Ｗ１〜Ｗ４によって、各ＰＩＵに８ｋＨｚのフレームタイミング信号を供給している。また、ＳＴＳクロスコネクトＰＩＵ１５，１６は、配線Ｗ５によって、８ｋＨｚのフレームタイミング信号の同期を取っている。

ＣＰＵ２０は、バス１９を介して伝送装置内の全てのＰＩＵと接続されている。図では、外部インタフェースＰＩＵ１１〜１４およびＳＴＳクロスコネクトＰＩＵ１５，１６と、バス１９との接続の図示を省略している。

ＶＴクロスコネクトＰＩＵ１７，１８は、ＶＴポインタ処理に２ｋＨｚのマルチフレーム信号を使用している。このため、ＶＴクロスコネクトＰＩＵ１７，１８のそれぞれは、供給される８ｋＨｚのフレームタイミング信号を分周し、それぞれにおいて２ｋＨｚのマルチフレーム信号を生成している。

ＶＴクロスコネクトＰＩＵ１７，１８は、バス１９を介して、マルチフレーム信号の同期を取っている。これにより、保守時などにおいて冗長切替えを行っても、マルチフレーム信号の同期タイミングのずれによるエラーが発生せず、無瞬断切替えを行うことが可能となる。

このように、ＶＴクロスコネクトＰＩＵ１７，１８は、各ＰＩＵに接続されているバス１９を利用してマルチフレーム信号の同期を取る。これにより、マルチフレーム信号の同期を取るための配線を設ける必要がなく、配線規模の増大を抑制することができる。

次に、図３のＶＴクロスコネクトＰＩＵ１７，１８について詳細に説明する。
図４は、ＶＴクロスコネクトＰＩＵの詳細を示したブロック図である。図には、ＶＴクロスコネクトＰＩＵ１７の他に、図３で示したバス１９およびＣＰＵ２０も示してある。

ＶＴクロスコネクトＰＩＵ１７は、８ｋＨｚタイミング受信部２１、２ｋＨｚタイミング生成部２２、ファームウェアインタフェース部２３、書き込み検出回路２４、およびカウンタ値更新回路２５を有している。なお、図３で示したＶＴクロスコネクトＰＩＵ１８も図４と同様の機能ブロックを有し、その説明を省略する。

８ｋＨｚタイミング受信部２１は、現用系に設定されたＳＴＳクロスコネクトＰＩＵ１５，１６から、８ｋＨｚのフレームタイミング信号を受信する。８ｋＨｚタイミング受信部２１は、フレームタイミング信号を必要とする内部回路へ、受信したフレームタイミング信号を供給する。

２ｋＨｚタイミング生成部２２は、８ｋＨｚタイミング受信部２１によって受信されたフレームタイミング信号を４分周し、２ｋＨｚのマルチフレーム信号を生成する。２ｋＨｚタイミング生成部２２は、例えば、４分周カウンタを備え、フレームタイミング信号のパルスに基づいて、４分周カウンタのカウント値をカウントアップする。従って、４分周カウンタが８ｋＨｚのフレームタイミング信号を受信するたびに、０，１，２，３，０，１，…と繰り返しカウントするとすれば、例えば、カウント３のタイミングで、２ｋＨｚのマルチフレーム信号を得ることができる。２ｋＨｚタイミング生成部２２は、マルチフレーム信号を必要とする内部回路へ、生成したマルチフレーム信号を供給する。

ファームウェアインタフェース部２３は、カウンタ値保持用レジスタ２３ａ、カウンタ値受信用レジスタ２３ｂ、およびＡＣＴ／ＳＴＢＹ設定レジスタ２３ｃを有している。ファームウェアインタフェース部２３は、バス１９を介して、ＣＰＵ２０とデータの送受信を行う。

カウンタ値保持用レジスタ２３ａは、２ｋＨｚタイミング生成部２２が備える４分周カウンタのカウント値を保持するレジスタである。上記４分周カウンタの例の場合では、カウンタ値保持用レジスタ２３ａは、０，１，２，３，０，１，…と繰り返し、４分周カウンタのカウント値を保持することになる。

カウンタ値受信用レジスタ２３ｂは、バス１９を介して、現用系となっている他のＶＴクロスコネクトＰＩＵの有するカウンタ値保持用レジスタの値を受信する。すなわち、カウンタ値受信用レジスタ２３ｂは、ＶＴクロスコネクトＰＩＵ１７が予備系となっている場合に機能する。

例えば、ＶＴクロスコネクトＰＩＵ１８を現用系、ＶＴクロスコネクトＰＩＵ１７を予備系とする。この場合、ＶＴクロスコネクトＰＩＵ１７のカウンタ値受信用レジスタ２３ｂは、バス１９を介して、ＶＴクロスコネクトＰＩＵ１８のカウンタ値保持用レジスタの値を受信することになる。また、ＶＴクロスコネクトＰＩＵ１７を現用系、ＶＴクロスコネクトＰＩＵ１８を予備系とすると、ＶＴクロスコネクトＰＩＵ１８のカウンタ値受信用レジスタは、バス１９を介して、ＶＴクロスコネクトＰＩＵ１７のカウンタ値保持用レジスタ２３ａの値を受信することになる。

ＡＣＴ／ＳＴＢＹ設定レジスタ２３ｃは、ＣＰＵ２０によって、現用系および予備系の設定がされ、各部の機能を活性化および非活性化させる。例えば、ＡＣＴ／ＳＴＢＹ設定レジスタ２３ｃに現用系が設定された場合、ＡＣＴ／ＳＴＢＹ設定レジスタ２３ｃは、８ｋＨｚタイミング受信部２１、２ｋＨｚタイミング生成部２２、およびカウンタ値保持用レジスタ２３ａを活性化させる。ＡＣＴ／ＳＴＢＹ設定レジスタ２３ｃに予備系が設定された場合、ＡＣＴ／ＳＴＢＹ設定レジスタ２３ｃは、８ｋＨｚタイミング受信部２１、２ｋＨｚタイミング生成部２２、カウンタ値受信用レジスタ２３ｂ、書き込み検出回路２４、およびカウンタ値更新回路２５を活性化させる。このように、活性化および非活性化させることにより、消費電力を低減することができる。

書き込み検出回路２４は、カウンタ値受信用レジスタ２３ｂのカウント値の受信を検出し、その旨をカウンタ値更新回路２５に通知する。すなわち、書き込み検出回路２４は、カウンタ値受信用レジスタ２３ｂが現用系のＶＴクロスコネクトＰＩＵから４分周カウンタのカウント値を受信すると、その旨をカウンタ値更新回路２５に通知する。

カウンタ値更新回路２５は、書き込み検出回路２４によって、カウント値の受信が検出されると、２ｋＨｚタイミング生成部２２の４分周カウンタのカウント値を、カウンタ値受信用レジスタ２３ｂで受信されたカウント値に書き換える。これにより、ＶＴクロスコネクトＰＩＵ１７が予備系である場合、２ｋＨｚタイミング生成部２２の４分周カウンタのカウント値を、現用系のＶＴクロスコネクトＰＩＵ１８のカウント値に一致させることができ、マルチフレーム信号の同期を取ることができる。

ＣＰＵ２０は、ＶＴクロスコネクトＰＩＵ１７を現用系に設定した場合、バス１９を介して、周期的にカウンタ値保持用レジスタ２３ａのカウント値を取得する。そして、予備系に設定したＶＴクロスコネクトＰＩＵ１８のカウンタ値受信用レジスタに、取得したカウントを書き込む。ＣＰＵ２０は、例えば、メモリに記憶されているファームウェアに基づいて、これらの処理を実行する。

以下、図３のＶＴクロスコネクトＰＩＵ１７を現用系、ＶＴクロスコネクトＰＩＵ１８を予備系とした場合の動作について説明する。
図５は、ＶＴクロスコネクトＰＩＵの動作を説明するブロック図である。図には、ＳＴＳクロスコネクトＰＩＵ１５、ＶＴクロスコネクトＰＩＵ１７，１８、バス１９、およびＣＰＵ２０が示してある。

ＶＴクロスコネクトＰＩＵ１７は、ＡＣＴ状態に設定されるので、ＡＣＴ／ＳＴＢＹ設定レジスタ２３ｃによって（図示を省略）、８ｋＨｚタイミング受信部２１、２ｋＨｚタイミング生成部２２、およびカウンタ値保持用レジスタ２３ａが活性化される。ＶＴクロスコネクトＰＩＵ１７は、本来図４で示したように各部の機能を全て有しているが、図５では、活性化される８ｋＨｚタイミング受信部２１、２ｋＨｚタイミング生成部２２、およびカウンタ値保持用レジスタ２３ａのみを示し、その他の機能は図示を省略している。

ＶＴクロスコネクトＰＩＵ１８は、ＳＴＢＹ状態に設定されるので、ＡＣＴ／ＳＴＢＹ設定レジスタによって、８ｋＨｚタイミング受信部３１、２ｋＨｚタイミング生成部３２、カウンタ値受信用レジスタ３３ａ、書き込み検出回路３４、およびカウンタ値更新回路３５が活性化される。ＶＴクロスコネクトＰＩＵ１８は、本来図４で示したように各部の機能を全て有しているが、図５では、活性化される８ｋＨｚタイミング受信部３１、２ｋＨｚタイミング生成部３２、カウンタ値受信用レジスタ３３ａ、書き込み検出回路３４、およびカウンタ値更新回路３５のみを示し、その他の機能は図示を省略している。

ＡＣＴ側のＶＴクロスコネクトＰＩＵ１７の８ｋＨｚタイミング受信部２１は、ＳＴＳクロスコネクトＰＩＵ１５から８ｋＨｚのフレームタイミング信号を受信する。
２ｋＨｚタイミング生成部２２は、８ｋＨｚタイミング受信部２１によって受信されたフレームタイミング信号を４分周し、２ｋＨｚのマルチフレーム信号を生成する。

一方、ＳＴＢＹ側のＶＴクロスコネクトＰＩＵ１８においても、冗長切替え時に無瞬断で切替えが行われるよう、８ｋＨｚタイミング受信部３１は、８ｋＨｚのフレームタイミング信号を受信している。そして、２ｋＨｚタイミング生成部３２は、フレームタイミング信号を４分周して、２ｋＨｚのマルチフレーム信号を生成している。

ＶＴクロスコネクトＰＩＵ１７のカウンタ値保持用レジスタ２３ａは、２ｋＨｚタイミング生成部２２が備えている４分周カウンタのカウント値を保持する。これにより、カウンタ値保持用レジスタ２３ａの値は、例えば、０，１，２，３，０，１，…と、８ｋＨｚのタイミングで繰り返しカウントアップする。

ＣＰＵ２０は、バス１９を介して、周期的にカウンタ値保持用レジスタ２３ａのカウント値を取得する。そして、バス１９を介して、取得したカウント値をＳＴＢＹ側のＶＴクロスコネクトＰＩＵ１８のカウンタ値受信用レジスタ３３ａに書き込む。

書き込み検出回路３４は、カウンタ値受信用レジスタ３３ａへのカウント値の書き込みを検出すると、その旨をカウンタ値更新回路３５に通知する。
カウンタ値更新回路３５は、書き込み検出回路３４からの通知を受けると、２ｋＨｚタイミング生成部３２の４分周カウンタのカウント値を、カウンタ値受信用レジスタ３３ａで受信されたカウント値に更新する。これにより、ＡＣＴ側の２ｋＨｚタイミング生成部２２の４分周カウンタのカウント値と、ＳＴＢＹ側の２ｋＨｚタイミング生成部３２の４分周カウンタのカウント値とが一致する。

４分周カウンタのカウント値の同期について説明する。
図６は、４分周カウンタのカウント値を示した図である。図には、８ｋＨｚのフレームタイミング信号と、ＡＣＴ側の２ｋＨｚタイミング生成部２２の４分周カウンタのカウント値と、ＳＴＢＹ側の２ｋＨｚタイミング生成部３２の４分周カウンタのカウント値とが示してある。

図に示すように、ＡＣＴ側の４分周カウンタとＳＴＢＹ側の４分周カウンタは、８ｋＨｚのフレームタイミング信号に同期して、０，１，２，３，０，１，…と繰り替えしカウント値をカウントアップしていく。ただし、図の矢印Ａ１において、ＡＣＴ側の４分周カウンタとＳＴＢＹ側の４分周カウンタのカウント値は、同期していないとする。

ＣＰＵ２０は、周期的にＡＣＴ側の４分周カウンタのカウント値をＳＴＢＹ側に送信する。ＳＴＢＹ側の４分周カウンタは、ＡＣＴ側のカウント値をコピーすることにより、カウント値がＡＣＴ側の４分周カウンタのカウント値と同期する。

例えば、図の矢印Ａ２のタイミングで、ＡＣＴ側のカウント値がＳＴＢＹ側のカウント値にコピーされたとする。すると、矢印Ａ３に示すように、コピー以降、ＡＣＴ側の４分周カウンタのカウント値と、ＳＴＢＹ側の４分周カウンタのカウント値とが同期する。

このように、ＶＴクロスコネクトＰＩＵ１７，１８は、各ＰＩＵに接続されているバス１９を利用してマルチフレーム信号の同期を取る。これにより、マルチフレーム信号の同期を取るための配線を設ける必要がなく、配線規模の増大を抑制することができる。

また、ＳＴＳクロスコネクトＰＩＵ１５，１６とＶＴクロスコネクトＰＩＵ１７，１８を別々のＰＩＵとして説明したが、ＳＴＳクロスコネクトＰＩＵ１５，１６がＶＴクロスコネクト機能およびＶＴポインタ処理の機能を有している場合でも、同様に適用することができる。すなわち、上記で説明したＶＴクロスコネクトＰＩＵ１７，１８の機能を、ＳＴＳクロスコネクトＰＩＵ１５，１６が有していてもよい。

次に、本発明の第２の実施の形態を、図面を参照して詳細に説明する。第１の実施の形態では、４分周カウンタのカウント値のコピータイミングによっては、ＡＣＴ側とＳＴＢＹ側の４分周カウンタのカウント値が同期しない場合がある。そこで、第２の実施の形態では、カウント値のコピーのタイミングによらず、ＡＣＴ側とＳＴＢＹ側の４分周カウンタのカウント値を同期できるようにする。

図７は、カウント値の同期がずれる例を説明する図である。図には、ＡＣＴ側における２ｋＨｚタイミング生成部の４分周カウンタのカウント値と、ＳＴＢＹ側における２ｋＨｚタイミング生成部の４分周カウンタのカウント値とが示してある。

図の矢印Ａ１１のタイミングで、ＡＣＴ側のカウンタ値がＳＴＢＹ側のカウンタ値にコピーされるとする。この場合、ＡＣＴ側のカウンタ値とＳＴＢＹ側のカウンタ値との同期が外れる。すなわち、カウント値のコピーには所定の時間がかかるため、カウント値のコピーが、カウントアップのタイミングに跨ると、ＡＣＴ側のカウンタ値とＳＴＢＹ側のカウンタ値との同期が外れる。

そこで、第２の実施の形態では、カウント値のコピータイミングが、カウントアップのタイミングに跨る場合、ＡＣＴ側のカウンタ値をＳＴＢＹ側のカウンタ値にコピーしないようにする。

図８は、第２の実施の形態に係る伝送装置のＶＴクロスコネクトＰＩＵの詳細を示したブロック図である。図８において、図５と同じものには同じ符号を付し、その詳細な説明を省略する。

図に示すようにＶＴクロスコネクトＰＩＵ１７は、図５に対し、Ｉｎｖａｌｉｄ領域検出回路４１を有している。ＶＴクロスコネクトＰＩＵ１７のファームウェアインタフェース部２３は、Ｉｎｖａｌｉｄレジスタ４２を有している。ＶＴクロスコネクトＰＩＵ１８のファームウェアインタフェース部３３は、Ｉｎｖａｌｉｄ受信用レジスタ４３を有している。ＶＴクロスコネクトＰＩＵ１８は、有効カウンタ値書き込み検出回路４４を有している。

Ｉｎｖａｌｉｄ領域検出回路４１は、４分周カウンタのカウント値のコピー動作が、４分周カウンタのカウント値のカウントアップを跨る恐れのある領域を示すＩｎｖａｌｉｄ領域を検出する。

例えば、カウント値のコピー動作に、２５μＳかかるとする。８ｋＨｚのフレームタイミング信号の周期は１２５μＳであり、この１２５μＳ周期の残り２５μＳ内にコピー動作が開始されると、カウント値のコピー動作が、４分周カウンタのカウント値のカウントアップに跨ってしまう。つまり、この例の場合、１２５μＳ周期の最後の２５μＳがＩｎｖａｌｉｄ領域となり、Ｉｎｖａｌｉｄ領域検出回路４１は、１２５μＳ周期の最後の２５μＳをＩｎｖａｌｉｄ領域として検出することになる。

図９は、Ｉｎｖａｌｉｄ領域を説明する図である。図には、２ｋＨｚタイミング生成部２２の４分周カウンタのカウント値が示してある。図に示す１２５μＳ周期（周波数８ｋＨｚ）の最後の２５μＳがＩｎｖａｒｉｄ領域となる（図中Ｉｎｖａｌｉｄ）。

このＩｎｖａｌｉｄ領域で、矢印Ａ１２に示すようにコピー動作が開始されたとすると、コピー動作は、４分周カウンタのカウント値を跨る。図の例の場合、コピー動作は、カウント値０と１を跨いでいる。

図８の説明に戻る。Ｉｎｖａｌｉｄ領域検出回路４１は、Ｉｎｖａｌｉｄ領域を検出すると、Ｉｎｖａｌｉｄレジスタ４２にＩｎｖａｌｉｄ領域に入っていることを示す情報を書き込む。例えば、Ｉｎｖａｌｉｄ領域に入った場合、Ｉｎｖａｌｉｄレジスタ４２に１を書き込み、Ｉｎｖａｌｉｄ領域に入っていない場合、Ｉｎｖａｌｉｄレジスタ４２に０を書き込む。図９の例の場合では、図のＩｎｖａｌｉｄの区間のみ、Ｉｎｖａｌｉｄレジスタ４２は、１が書き込まれ、その他の区間では、０が書き込まれることになる。

ＣＰＵ２０は、バス１９を介して、周期的にカウンタ値保持用レジスタ２３ａとＩｎｖａｌｉｄレジスタ４２の内容を取得する。そして、バス１９を介して、ファームウェアインタフェース部３３のカウンタ値受信用レジスタ３３ａとＩｎｖａｌｉｄ受信用レジスタ４３のそれぞれに、取得したカウンタ値保持用レジスタ２３ａとＩｎｖａｌｉｄレジスタ４２の内容を書き込む。

これにより、ＳＴＢＹ側のＶＴクロスコネクトＰＩＵ１８は、Ｉｎｖａｌｉｄ受信用レジスタ４３を参照することにより、ＡＣＴ側のＶＴクロスコネクトＰＩＵ１７がＩｎｖａｌｉｄ領域に入っているか否か認識することができる。

有効カウンタ値書き込み検出回路４４は、カウンタ値受信用レジスタ３３ａがＡＣＴ側の４分周カウンタのカウント値を受信したか否か検出する。また、有効カウンタ値書き込み検出回路４４は、Ｉｎｖａｌｉｄ受信用レジスタ４３を参照し、ＡＣＴ側のＶＴクロスコネクトＰＩＵがＩｎｖａｌｉｄ領域に入っているか否か判断する。

有効カウンタ値書き込み検出回路４４は、カウンタ値受信用レジスタ３３ａがＡＣＴ側のカウント値を受信し、かつ、Ｉｎｖａｌｉｄ受信用レジスタ４３を参照して、ＡＣＴ側のＶＴクロスコネクトＰＩＵ１７がＩｎｖａｌｉｄ領域に入っていなければ、カウンタ更新のカウント値が有効である旨をカウンタ値更新回路３５に通知する。

従って、有効カウンタ値書き込み検出回路４４は、カウンタ値受信用レジスタ３３ａがＡＣＴ側のカウント値を受信しても、ＡＣＴ側のＶＴクロスコネクトＰＩＵ１７がＩｎｖａｌｉｄ領域に入っていれば、カウント値が有効である旨をカウンタ値更新回路３５に通知しない。これにより、４分周カウンタのカウンタ値が跨るときのカウント値のコピー動作が防止され、ＡＣＴ側とＳＴＢＹ側の４分周カウンタの同期外れを防止する。

カウンタ値更新回路３５は、有効カウンタ値書き込み検出回路４４から、ＡＣＴ側から受信したカウント値が有効である旨の通知を受けると、２ｋＨｚタイミング生成部３２の４分周カウンタのカウント値を、カウンタ値受信用レジスタ３３ａで受信されたＡＣＴ側のカウント値に書き換える。これにより、ＡＣＴ側とＳＴＢＹ側のマルチフレームは、同期することができる。

なお、カウンタ値保持用レジスタ２３ａとＩｎｖａｌｉｄレジスタ４２を同じアドレスに割り当てるように設計する。これにより、ＣＰＵ２０は、１回の読み出し動作で、カウンタ値保持用レジスタ２３ａとＩｎｖａｌｉｄレジスタ４２の内容を読み出すことができる。また、カウンタ値受信用レジスタ３３ａとＩｎｖａｌｉｄ受信用レジスタ４３を同じアドレスに割り当てるように設計する。これにより、ＣＰＵ２０は、１回の書き込み動作で、カウンタ値受信用レジスタ３３ａとＩｎｖａｌｉｄ受信用レジスタ４３に、ＡＣＴ側の情報を書き込むことができる。

４分周カウンタのカウント値の同期について説明する。
図１０は、４分周カウンタのカウント値を示した図である。図には、８ｋＨｚのフレームタイミング信号と、ＡＣＴ側の２ｋＨｚタイミング生成部２２の４分周カウンタのカウント値と、ＣＰＵ２０がカウンタ値保持用レジスタ２３ａとＩｎｖａｌｉｄレジスタ４２とにアクセスしたときのデータ（図中レジスタアクセスデータ）と、ＳＴＢＹ側の２ｋＨｚタイミング生成部３２の４分周カウンタのカウント値とが示してある。４分周カウンタのカウント値およびレジスタの値は、バイナリで示してある。

なお、ＣＰＵ２０のカウント値のコピー動作にかかる時間を２０μＳとする。Ｉｎｖａｌｉｄ領域の時間は、ＶＴクロスコネクトＰＩＵ１７，１８のフレームタイミング信号のスキューを最大２μＳとし、これにマージンとして３μＳを加えた２５μＳとする。Ｉｎｖａｌｉｄ領域検出回路４１は、例えば、８ｋＨｚのフレームタイミング信号の立ち上がりを基点にしてカウンタを回し、（８ｋＨｚのフレームタイミング信号（１２５μＳ））−（Ｉｎｖａｌｉｄ領域の長さ（２５μＳ））＝１００μＳの時間を越えたか否か判断する。Ｉｎｖａｌｉｄ領域検出回路４１は、フレームタイミング信号の立ち上がりから１００μＳの時間を越えると、Ｉｎｖａｌｉｄ領域と認識する。

図に示すようにＡＣＴ側の４分周カウンタのカウント値は、８ｋＨｚのフレームタイミング信号に同期して、００，０１，１０，１１，００，０１，…と繰り返しカウントアップする。同様に、ＳＴＢＹ側の４分周カウンタのカウント値も００，０１，１０，１１，００，０１，…と繰り返しカウントアップする。

図に示す３ビットのレジスタアクセスデータは、右側から１，２ビット目は、カウンタ値保持用レジスタ２３ａのレジスタ値を示している。３ビット目は、Ｉｎｖａｌｉｄレジスタ４２のレジスタ値を示している。

従って、ＡＣＴ側の４分周カウンタのカウント値と、レジスタアクセスデータの１，２ビット目は、矢印Ａ１３〜Ａ１６に示すように一致している。また、Ｉｎｖａｌｉｄ領域外では、矢印Ａ１３〜Ａ１６に示すようにレジスタアクセスデータの３ビット目は、０となっている。Ｉｎｖａｒｉｄ領域では、図の矢印Ａ１７〜Ａ１９に示すように、３ビット目は１となっている。

図の矢印Ａ２０に示すように、ＡＣＴ側がＩｎｖａｌｉｄ領域にあるときに、ＣＰＵ２０によってカウント値のコピーが行われたとする。この場合、矢印Ａ１７に示すように、レジスタアクセスデータの３ビット目は、１なので、カウント値のコピーは行われない。従って、矢印Ａ２０に示すように、ＳＴＢＹ側の４分周カウンタのカウンタ値は更新されない。

このように、４分周カウンタのカウンタ値が跨るときのカウント値のコピー動作を防止することにより、ＡＣＴ側とＳＴＢＹ側の４分周カウンタの同期外れを防止することができる。

次に、本発明の第３の実施の形態を、図面を参照して詳細に説明する。ＰＩＵの立ち上がり時や、フレームタイミング信号などの装置クロックを生成するＰＩＵが未実装の場合、ＡＣＴ側とＳＴＢＹ側のＶＴクロスコネクトＰＩＵ同士で、８ｋＨｚのフレームタイミング信号が同期していない場合がある。この場合、ＣＰＵがＡＣＴ側のカウンタ値をＳＴＢＹ側にコピーするたびに、ＳＴＢＹ側のカウンタ値が変更され、２ｋＨｚのマルチフレーム信号がコピーのたびに変化するような状態になってしまう。マルチフレーム信号が変化すると、ＰＩＵの内部回路は、フレーム同期の再同期が必要になるため、無用なマルチフレーム信号の変化は避けるのが望ましい。そこで、第３の実施の形態では、８ｋＨｚのフレームタイミング信号が同期したことを検出して、ＳＴＢＹ側のカウンタ値の更新を行うようにする。

図１１は、第３の実施の形態に係る伝送装置のＶＴクロスコネクトＰＩＵの詳細を示したブロック図である。図１１において、図８と同じものには同じ符号を付し、その詳細な説明を省略する。

図に示すようにＶＴクロスコネクトＰＩＵ１７は、図８に対し、差分検出回路５１と連続監視回路５２を有している。
差分検出回路５１は、カウンタ値受信用レジスタ３３ａがカウント値を受信したことを検出し、カウンタ値受信用レジスタ３３ａで受信されたＡＣＴ側のカウント値と、２ｋＨｚタイミング生成部３２の４分周カウンタのカウント値との差分を算出する。ただし、Ｉｎｖａｌｉｄ受信用レジスタ４３の値が、Ｉｎｖａｌｉｄを示していないことを要する。すなわち、ＡＣＴ側のＶＴクロスコネクトＰＩＵ１７がＩｎｖａｌｉｄ領域にあるときは、差分検出回路５１は、カウント値の差分を算出しない。

なお、差分検出において、カウンタ値を単純に引き算すると、有効なカウント値の差にならない場合がある。例えば、引き算の結果が負になることもある。この場合は、差分結果に４を加算するなどして、有効なカウント値を算出するようにする。

連続監視回路５２は、差分検出回路５１の差分値が、例えば、３回連続して同値であったならば、カウンタ値更新回路３５に、カウント値の更新要求を出力する。ただし、Ｉｎｖａｌｉｄ受信用レジスタ４３の値が、Ｉｎｖａｌｉｄを示していないことを要する。すなわち、ＡＣＴ側のＶＴクロスコネクトＰＩＵ１７がＩｎｖａｌｉｄ領域にあるときは、連続監視回路５２は、カウント値の更新要求を、カウンタ値更新回路３５に出力しない。

ＡＣＴ側およびＳＴＢＹ側の４分周カウンタは、８ｋＨｚで０，１，２，３，０，１，…と繰り返しカウント値をカウントしている。従って、ＡＣＴ側の４分周カウンタのカウント値と、ＳＴＢＹ側の４分周カウンタのカウント値との差が、所定回数一定となると、８ｋＨｚのフレームタイミング信号は、同期が取れたと判断することができる。

カウンタ値更新回路３５は、連続監視回路５２からカウント値の更新要求が出力されると、２ｋＨｚタイミング生成部３２のカウント値を、カウンタ値受信用レジスタ３３ａに受信されたカウント値に更新する。

これにより、８ｋＨｚのフレームタイミング信号の同期が確保された後に、２ｋＨｚのマルチフレーム信号の同期が取られる。
次に、各部の値を示して、図１１の動作を説明する。

図１２は、図１１の各部の値を示した図である。図に示すコピー周期は、ＣＰＵ２０がＡＣＴ側のカウント値とＩｎｖａｌｉｄ情報とをＳＴＢＹ側にコピーするコピー周期を示している。コピー周期は、例えば、図に示すように１Ｓとする。

ＡＣＴ側カウント値は、１Ｓ（コピー周期）ごとにおける、ＡＣＴ側のカウンタ値保持用レジスタ２３ａのレジスタ値を示している。すなわち、１Ｓごとにおける、２ｋＨｚタイミング生成部２２の４分周カウンタのカウント値を示している。

ＡＣＴ側Ｉｎｖａｌｉｄ情報は、１Ｓごとにおける、Ｉｎｖａｌｉｄレジスタ４２のレジスタ値を示している。なお、図の‘１’は、ＶＴクロスコネクトＰＩＵ１７がＩｎｖａｌｉｄ領域にあることを示している。

ＡＣＴ側からのコピー値は、１Ｓごとにおける、ＳＴＢＹ側のカウンタ値受信用レジスタ３３ａとＩｎｖａｌｉｄ受信用レジスタ４３のレジスタ値とを示している。図のレジスタ値は、バイナリで示しており、右から１，２ビット目は、カウンタ値受信用レジスタ３３ａのレジスタ値を示している。３ビット目は、Ｉｎｖａｌｉｄ受信用レジスタ４３の値を示している。従って、ＡＣＴ側Ｉｎｖａｌｉｄ情報が１の場合、ＡＣＴ側からのコピー値の３ビット目は、１となっている。

ＳＹＢＹ側カウント値は、１Ｓごとにおける、ＳＴＢＹ側の２ｋＨｚタイミング生成部３２の４分周カウンタのカウント値を示している。
差分値は、１Ｓごとにおける、差分検出回路５１の差分結果を示している。

連続回数は、同じ差分値が何回連続で続いたかを示している。
図の矢印Ａ３１に示すコピー周期のとき、ＡＣＴ側のカウント値は０である。また、ＡＣＴ側からのコピー値は０００である。ＳＴＢＹ側のカウント値は２である。従って、差分値は２である。なお、差分値２は、このとき初めて出現したものとする。従って、連続回数は１である。

次のコピー周期では、ＡＣＴ側のカウント値は２である。ＡＣＴ側からのコピー値は０１０である。ＳＴＢＹ側のカウント値は２である。従って、差分値は２である。差分値２が２回続けて出現したので、連続回数は２となる。

次のコピー周期では、ＡＣＴ側のカウント値は０である。ＡＣＴ側からのコピー値は１００である。ＳＴＢＹ側のカウント値は３である。従って、差分値は１である。しかし、Ｉｎｖａｌｉｄが１を示しているので、差分値１は無効とする。従って、連続回数は２のままである。

次のコピー周期では、ＡＣＴ側のカウント値は１である。ＡＣＴ側からのコピー値は００１である。ＳＴＢＹ側のカウント値は３である。従って、差分値は２である。差分値２が３回続けて出現したので、連続回数は３となる。

ところで、図１１で説明したように、連続監視回路５２は、差分検出回路５１の差分値が所定回数同値であったならば、カウンタ値更新回路３５に、カウント値の更新要求を出力する。例えば、同値の差分値が３回連続した場合に、カウント値の更新要求を出す。

従って、図１２の例では、差分値２が３回連続して出現したので、連続監視回路５２は、カウンタ値更新回路３５に、カウント値の更新要求を出力する。これにより、２ｋＨｚタイミング生成部３２の４分周カウンタは、２ｋＨｚタイミング生成部２２の４分周カウンタのカウント値と一致する。

次のコピー周期では、２ｋＨｚタイミング生成部３２の４分周カウンタと、２ｋＨｚタイミング生成部２２の４分周カウンタとのカウント値が一致するので、差分値は０となる。

以下同様の処理を繰り返し、差分値が異なった場合には、さらに３回差分値が一致するまでは、カウント値の更新は行わない。
このように、ＡＣＴ側とＳＴＢＹ側のカウント値の差分値が所定回数連続した場合に、ＳＴＢＹ側の４分周カウンタのカウント値を、ＡＣＴ側の４分周カウンタのカウント値に書き換える。これにより、８ｋＨｚのフレームタイミング信号の非同期による、無用なマルチフレーム信号の更新を防止することができる。

次に、差分値の連続回数を３回とした場合の同期する確率について説明する。
図１３は、差分値の連続回数を３回とした場合の同期する確率を示した図である。図に示すＮは、コピー回数を示す。確率は、ＡＣＴ側とＳＴＢＹ側のフレームタイミング信号の同期が取れている状態で、Ｎ回のコピーが行われたとき、Ｉｎｖａｌｉｄ表示されていない有効な同値の差分値を、３回以上算出する確率を示している。コピー周期は１Ｓとする。

これによると、例えば、コピー回数が１０（Ｎ＝１０）回のとき、同値の差分値を３回以上算出する確率は、９９．９９％となる。つまり、１０秒で、９９．９９％の確率でＡＣＴ側とＳＴＢＹ側の４分周カウンタは同期する。

なお、計算方法は、Ｎ回中にＩｎｖａｌｉｄを０回〜（Ｎ−３）回受信する確率を求めればよい。例えば、（Ｎ回中Ｉｎｖａｌｉｄが０回の確率）＋（Ｎ回中Ｉｎｖａｌｉｄが１回の確率）＋…＋（Ｎ回中Ｉｎｖａｌｉｄが（Ｎ−３）回の確率）として求まる。

次に、連続回数がＭ回のとき、フレームタイミング信号が非同期でＳＴＢＹ側がカウント値を更新する確率について説明する。
図１４は、連続回数がＭ回のとき、フレームタイミング信号が非同期でＳＴＢＹ側がカウント値を更新する確率を示した図である。図に示すＭは、差分値が一致する連続回数を示す。確率は、ＡＣＴ側とＳＴＢＹ側の８ｋＨｚのフレームタイミング信号が同期していない状態で、ＳＴＢＹ側の４分周カウンタがカウント値を更新してしまう確率を示している。

これによると、例えば、連続回数を３（Ｍ＝３）回と設定した場合には、約０．６％の確率で、ＳＴＢＹ側のカウンタ値の更新が行われてしまう。ＡＣＴ側とＳＴＢＹ側の８ｋＨｚのフレームタイミング信号が同期していない状態でのカウント値の更新は望ましくないが、更新される確率は約０．９％であって十分に低く、無用な更新を防止するには十分である。

なお、計算方法は、非同期時にコピーされた値が不一致で、かつ、差分がＭ回連続で同じになる確率を求めればよい。例えば、（コピー１回目：不一致の確率＝３／５）×（コピー２回目：（不一致の確率＝３／５）×（差分が１回目と同じ確率＝１／４））×…×（コピーＭ回目：（不一致の確率＝３／５）×（差分が１回目と同じ確率＝１／４））として求まる。

このように、８ｋＨｚのフレームタイミング信号の同期が確保された後に、２ｋＨｚのマルチフレーム信号の同期が取られる。従って、フレームタイミング信号の同期が取れていないときに生じる、無用なマルチフレーム信号の更新を防止することができる。

なお、カウント値の差分値の連続回数によって、ＳＴＢＹ側のカウント値を更新する第３の実施の形態は、第１の実施の形態にも適用することができる。すなわち、Ｉｎｖａｌｉｄ領域を検出しない第１の実施の形態においても、ＡＣＴ側とＳＴＢＹ側のカウント値の差分値を取り、同値の差分値が所定回数続いた場合に、ＳＴＢＹ側のカウント値を更新するようにしてもよい。

次に、本発明の第４の実施の形態を、図面を参照して詳細に説明する。第３の実施の形態では、差分回路および連続監視回路をＰＩＵ側が備えているが、ＣＰＵがこれらの機能を有していてもよい。第４の実施の形態では、ＣＰＵが差分回路および連続監視回路の機能を有している場合について説明する。

図１５は、第４の実施の形態に係る伝送装置のＶＴクロスコネクトＰＩＵの詳細を示したブロック図である。図１５において、図１１と同じものには同じ符号を付し、その詳細な説明を省略する。

図に示すようにＶＴクロスコネクトＰＩＵ１８は、図１１に対し、Ｉｎｖａｌｉｄ領域検出回路６１および書き込み検出回路６２を有している。また、ファームウェアインタフェース部３３は、カウンタ値保持用レジスタおよびＩｎｖａｌｉｄレジスタ６４を有している。

Ｉｎｖａｌｉｄ領域検出回路６１は、ＡＣＴ側のＶＴクロスコネクトＰＩＵ１７のＩｎｖａｌｉｄ領域検出回路４１と同様の機能を有している。すなわち、Ｉｎｖａｌｉｄ領域検出回路６１は、Ｉｎｖａｌｉｄ領域を検出し、その旨（例えば、１）をＩｎｖａｌｉｄレジスタ６４に書き込む。

書き込み検出回路６２は、カウンタ値受信用レジスタ３３ａのカウント値の受信を検出し、その旨をカウンタ値更新回路３５に通知する。
カウンタ値保持用レジスタ６３は、ＡＣＴ側のカウンタ値保持用レジスタ２３ａと同様の機能を有している。すなわち、カウンタ値保持用レジスタ６３は、２ｋＨｚタイミング生成部３２が備える４分周カウンタのカウント値を保持する。

Ｉｎｖａｌｉｄレジスタ６４は、ＡＣＴ側のＩｎｖａｌｉｄレジスタ４２と同様の機能を有している。すなわち、Ｉｎｖａｌｉｄレジスタ６４は、ＶＴクロスコネクトＰＩＵ１８がＩｎｖａｌｉｄ領域にある場合、その旨を示す情報がＩｎｖａｌｉｄ領域検出回路６１によって書き込まれる。

ＶＴクロスコネクトＰＩＵ１８は、図１１に対し、差分検出回路５１および連続監視回路５２が省略されている。この差分検出回路５１および連続監視回路５２の機能は、ＣＰＵ７０が有している。

ＣＰＵ７０は、ＡＣＴ側のＶＴクロスコネクトＰＩＵ１７から、４分周カウンタのカウント値とＩｎｖａｌｉｄの情報とを周期的に受信する。また、ＳＴＢＹ側のＶＴクロスコネクトＰＩＵ１８から、４分周カウンタのカウント値とＩｎｖａｌｉｄの情報とを周期的に受信する。ＣＰＵ７０は、ＡＣＴ側のカウント値とＳＴＢＹ側のカウント値の差分値を算出し、同値の差分値が所定回数連続して出現した場合、ＡＣＴ側から取得したカウント値を、ＳＴＢＹ側のカウンタ値受信用レジスタ３３ａに書き込む。

図１６は、ＣＰＵの機能ブロック図である。図に示すようにＣＰＵ７０は、レジスタ７１、差分検出部７２、連続監視部７３、ＡＣＴ側カウント値書き込み部７４を有している。ＣＰＵ７０は、ファームウェアの実行によって、図のような機能を有する。

レジスタ７１は、ＡＣＴ側の４分周カウンタのカウント値と、ＡＣＴ側のＩｎｖａｌｉｄと、ＳＴＢＹ側の４分周カウンタのカウント値と、ＳＴＢＹ側のＩｎｖａｌｉｄとを保持するレジスタ７１ａを有している。ＣＰＵ７０は、周期的にＡＣＴ側のＶＴクロスコネクトＰＩＵ１７と、ＳＴＢＹ側のＶＴクロスコネクトＰＩＵ１８とにアクセスして、これらの情報を取得し、レジスタ７１ａに格納する。

また、レジスタ７１は、ＳＴＢＹ側のカウンタ値受信用レジスタ３３ａに書き込む、ＡＣＴ側のカウント値を保持するレジスタ７１ｂを有している。
差分検出部７２は、レジスタ７１ａに保持されたＡＣＴ側のカウント値と、ＳＴＢＹ側のカウント値との差分を算出する。ただし、ＡＣＴ側のＩｎｖａｌｉｄの情報またはＳＴＢＹ側のＩｎｖａｌｉｄの情報が、Ｉｎｖａｌｉｄ領域に入っていないことを示していることを要する。すなわち、差分検出部７２は、ＶＴクロスコネクトＰＩＵ１７，１８がＩｎｖａｌｉｄ領域にあるときは、差分値を算出しない。

連続監視部７３は、差分検出部７２の差分値が、例えば、３回連続して同値であったならば、その旨をＡＣＴ側カウント値書き込み部７４に通知する。
ＡＣＴ側カウント値書き込み部７４は、連続監視部７３からの通知を受けて、レジスタ７１ａに保持されているＡＣＴ側のカウント値を、レジスタ７１ｂに格納する。そして、レジスタ７１ｂに格納されたＡＣＴ側のカウント値は、バス１９を介して、ＳＴＢＹ側のカウンタ値受信用レジスタ３３ａに格納される。

カウンタ値更新回路３５は、２ｋＨｚタイミング生成部３２の４分周カウンタのカウント値を、カウンタ値受信用レジスタ３３ａが受信したＡＣＴ側のカウント値に更新する。これにより、ＡＣＴ側のＶＴクロスコネクトＰＩＵ１７と、ＳＴＢＹ側のＶＴクロスコネクトＰＩＵ１８との２ｋＨｚのマルチフレーム信号は同期する。

このように、ＣＰＵ７０がＡＣＴ側とＳＴＢＹ側のカウント値を受信し、その差分値を算出するようにしても、ＡＣＴ側とＳＴＢＹ側のマルチフレーム信号を同期させることができる。

また、ＣＰＵ７０によって、差分機能および連続回数監視機能を実現するので、そのためのハードウェアが不要となり、コスト低減を図ることができる。
なお、上記の第１〜第４の実施の形態では、２ｋＨｚのマルチフレームの同期を取る方法について説明したが、Ｊ１ Ｂｙｔｅを用いたパス・トレースデータの１６マルチフレームもしくは６４マルチフレームといった、８ｋＨｚフレームを基準にマルチフレームを構成する機能についても、上記と同様の構成を用いることで同期を取ることが可能となる。

（付記１） 同期通信網に設置され、信号を伝送する伝送装置において、
基準信号を生成する基準信号生成手段と、
現用系または予備系に設定されるユニットに搭載され、前記基準信号を受信する基準信号受信手段と、
前記ユニットに搭載され、受信された前記基準信号を分周カウンタによって分周し、タイミング信号を生成するタイミング信号生成手段と、
前記ユニットに搭載され、前記分周カウンタのカウント値を保持するカウント値保持手段と、
前記ユニットと中央演算処理装置とを接続するバスと、
前記ユニットに搭載され、前記現用系の前記ユニットの前記カウント値保持手段から、前記バスを介して前記カウント値を受信するカウント値受信手段と、
前記ユニットに搭載され、前記分周カウンタの前記カウント値を、前記カウント値受信手段によって受信された前記カウント値に更新するカウント値更新手段と、
を有することを特徴とする伝送装置。

（付記２） 前記中央演算処理装置が前記現用系の前記ユニットの前記カウント値保持手段から、前記バスを介して前記カウント値を取得し、前記予備系の前記ユニットの前記カウント値受信手段に書き込むことを特徴とする付記１記載の伝送装置。

（付記３） 前記ユニットに搭載され、前記分周カウンタの前記カウント値が跨るタイミングを検出するタイミング検出手段と、
前記現用系の前記ユニットから前記カウント値が跨るタイミングにある旨を受信するタイミング受信手段と、
をさらに有し、
前記カウント値更新手段は、前記カウント値が跨るタイミングにある場合、前記分周カウンタの前記カウント値を更新しないことを特徴とする付記１記載の伝送装置。

（付記４） 前記ユニットに搭載され、前記カウント値受信手段によって受信された前記現用系の前記ユニットの前記カウント値と、前記分周カウンタの前記カウント値との差分値を算出する差分算出手段と、
前記ユニットに搭載され、前記差分値が連続して同値となる回数をカウントする差分値カウント手段と、
をさらに有し、
前記カウント値更新手段は、前記回数に基づいて、前記分周カウンタの前記カウント値を更新することを特徴とする付記１記載の伝送装置。

（付記５） 前記中央演算処理装置は、プログラムの実行によって、
前記現用系および前記予備系の前記ユニットの前記カウント値保持手段から、前記カウント値を受信するユニットカウント値受信手段と、
前記ユニットカウント値受信手段から受信した前記現用系の前記カウント値と、前記予備系の前記カウント値との差分値を算出する差分算出手段と、
同値の前記差分値が出現する回数をカウントする差分値カウント手段と、
前記回数に基づいて、前記現用系の前記カウント値を前記予備系の前記ユニットに送信するカウント値送信手段と、
を有することを特徴とする付記１記載の伝送装置。

（付記６） 前記基準信号受信手段、前記タイミング信号生成手段、および前記カウント値保持手段は、前記ユニットが前記現用系に設定された場合活性化され、
前記基準信号受信手段、前記タイミング信号生成手段、前記カウント値受信手段、および前記カウント値更新手段は、前記ユニットが前記予備系に設定された場合活性化される、
ことを特徴とする付記１記載の伝送装置。

（付記７） 前記基準信号は、８ｋＨｚのフレームタイミング信号であり、前記タイミング信号は、２ｋＨｚのマルチフレーム信号であることを特徴とする付記１記載の伝送装置。

（付記８） 前記ユニットは、ＶＴクロスコネクト機能を有することを特徴とする付記１記載の伝送装置。

伝送装置の概要を示した図である。 第１の実施の形態に係る伝送装置のブロック構成図である。 伝送装置のフレームタイミング信号およびマルチフレーム信号が伝達する配線を示した図である。 ＶＴクロスコネクトＰＩＵの詳細を示したブロック図である。 ＶＴクロスコネクトＰＩＵの動作を説明するブロック図である。 ４分周カウンタのカウント値を示した図である。 カウント値の同期がずれる例を説明する図である。 第２の実施の形態に係る伝送装置のＶＴクロスコネクトＰＩＵの詳細を示したブロック図である。 Ｉｎｖａｌｉｄ領域を説明する図である。 ４分周カウンタのカウント値を示した図である。 第３の実施の形態に係る伝送装置のＶＴクロスコネクトＰＩＵの詳細を示したブロック図である。 図１１の各部の値を示した図である。 差分値の連続回数を３回とした場合の同期する確率を示した図である。 連続回数がＭ回のとき、フレームタイミング信号が非同期でＳＴＢＹ側がカウント値を更新する確率を示した図である。 第４の実施の形態に係る伝送装置のＶＴクロスコネクトＰＩＵの詳細を示したブロック図である。 ＣＰＵの機能ブロック図である。 従来の伝送装置のフレームタイミング信号およびマルチフレーム信号が伝達する配線を示した図である。

符号の説明

１ 基準信号生成手段
２，３ ユニット
２ａ，３ａ 基準信号受信手段
２ｂ，３ｂ タイミング信号生成手段
２ｃ，３ｃ カウント値保持手段
２ｄ，３ｄ カウント値受信手段
２ｅ，３ｅ カウント値更新手段
４ バス
５ 中央演算処理装置

Claims (5)

1. 同期通信網に設置され、信号を伝送する伝送装置において、
   基準信号を生成する基準信号生成手段と、
   現用系または予備系に設定されるユニットに搭載され、前記基準信号を受信する基準信号受信手段と、
   前記ユニットに搭載され、受信された前記基準信号を分周カウンタによって分周し、タイミング信号を生成するタイミング信号生成手段と、
   前記ユニットに搭載され、前記分周カウンタのカウント値を保持するカウント値保持手段と、
   前記ユニットと中央演算処理装置とを接続するバスと、
   前記ユニットに搭載され、前記現用系の前記ユニットの前記カウント値保持手段から、前記バスを介して前記カウント値を受信するカウント値受信手段と、
   前記ユニットに搭載され、前記分周カウンタの前記カウント値を、前記カウント値受信手段によって受信された前記カウント値に更新するカウント値更新手段と、
   を有することを特徴とする伝送装置。
2. 前記中央演算処理装置が前記現用系の前記ユニットの前記カウント値保持手段から、前記バスを介して前記カウント値を取得し、前記予備系の前記ユニットの前記カウント値受信手段に書き込むことを特徴とする請求項１記載の伝送装置。
3. 前記ユニットに搭載され、前記分周カウンタの前記カウント値が跨るタイミングを検出するタイミング検出手段と、
   前記現用系の前記ユニットから前記カウント値が跨るタイミングにある旨を受信するタイミング受信手段と、
   をさらに有し、
   前記カウント値更新手段は、前記カウント値が跨るタイミングにある場合、前記分周カウンタの前記カウント値を更新しないことを特徴とする請求項１記載の伝送装置。
4. 前記ユニットに搭載され、前記カウント値受信手段によって受信された前記現用系の前記ユニットの前記カウント値と、前記分周カウンタの前記カウント値との差分値を算出する差分算出手段と、
   前記ユニットに搭載され、前記差分値が連続して同値となる回数をカウントする差分値カウント手段と、
   をさらに有し、
   前記カウント値更新手段は、前記回数に基づいて、前記分周カウンタの前記カウント値を更新することを特徴とする請求項１記載の伝送装置。
5. 前記中央演算処理装置は、プログラムの実行によって、
   前記現用系および前記予備系の前記ユニットの前記カウント値保持手段から、前記カウント値を受信するユニットカウント値受信手段と、
   前記ユニットカウント値受信手段から受信した前記現用系の前記カウント値と、前記予備系の前記カウント値との差分値を算出する差分算出手段と、
   同値の前記差分値が出現する回数をカウントする差分値カウント手段と、
   前記回数に基づいて、前記現用系の前記カウント値を前記予備系の前記ユニットに送信するカウント値送信手段と、
   を有することを特徴とする請求項１記載の伝送装置。

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