JP2001268037A - 伝送装置及びｓｄｈ装置及びそのタイミング発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 伝送装置及びＳＤＨ伝送システムのＳＤＨ装
置及びそのタイミング発生装置に関し、無瞬断切替え、
フォーマット変換及びタイミング同期化を図る。 【解決手段】 ＳＤＨ装置の無瞬断切替手段と、交換処
理の為のフォーマット変換手段と、複数チップを搭載し
て構成したときタイミング同期化手段とを含み、無瞬断
切替手段は、０系と１系との伝送路を介してそれぞれ受
信したデータを入力するフレーム位相制御部１，２と、
基準フレームパルスに対してワンダー範囲の２倍に相当
する前のタイミングを判定タイミングとして、０系，１
系の受信データのフレーム位相を判定して、フレーム位
相制御部１，２を構成するバッファメモリの読出アドレ
ス制御により、フレーム位相を一致させる位相判定部３
と、フレーム位相制御部１，２によりフレーム位相を一
致させたデータを切替えるセレクタ４とを備え、ワンダ
ー処理とフレーム位相調整とを同時に実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速多重化伝送を
行うＳＤＨ（Ｓynchonous Ｄigital Ｈierachy）伝送
システム等に適用する伝送装置及び交換処理に必要なフ
ォーマット変換手段を含むＳＤＨ装置及び装置内のタイ
ミング同期化手段を含むタイミング発生装置に関する。

【０００２】

【従来の技術】図１５はＳＤＨ装置の説明図であり、無
瞬断切替部１０１と交換処理部１０２と送出切替部１０
３とを含む構成を有し、同一経路又は異なる経路の０系
と１系との伝送路の正常な側を無瞬断切替部１０１によ
り切替えて交換処理部１０２に入力する。この交換処理
部１０２は、０系と１系との二重化構成とした場合を示
し、それぞれ交換処理して送出切替部１０３に入力し、
０系と１系との正常な側のデータを選択して、同一のデ
ータを０系と１系との伝送路に送出する。又交換処理部
１０２は、インサート・ドロップ機能を含むクロスコネ
クト構成とすることもできる。このように、伝送路の二
重化と、交換処理部１０２等の二重化とにより、ネット
ワークの信頼性を向上することができる。

【０００３】ＳＤＨのフレーム構成は、ＳＴＭ（Ｓynch
ronous Ｔransfer Ｍodule ）−０（５０Ｍｂｐｓ）、
又はＳＴＭ−１（１５０Ｍｂｐｓ）を基本フレームとし
て多重化するもので、ＳＴＭ−ｎ（１５０×ｎＭｂｐ
ｓ）フレームとすることができる。又ＳＴＭ−ｎ（ｎ＝
０，１，２，３，・・・）フレームは、セクションオー
バーヘッドＳＯＨとペイロードとを含み、このセクショ
ンオーバーヘッドＳＯＨには、フレーム同期バイトＡ
１，Ａ２を含むものである。又ペイロードに挿入する高
次バーチャルコンテナ対応にパスオーバーヘッドＰＯＨ
が付加され、高次バーチャルコンテナの先頭位置にＪ１
バイトが含まれている。

【０００４】無瞬断切替部１０１は、０系と１系とのそ
れぞれのフレーム位相同期をとり、フレーム位相を一致
させて切替えることにより、データの欠落が生じないよ
うに０系と１系との切替えを可能とする機能を備えてい
る。又長距離の伝送路や多数のノードを介して伝送され
た場合、伝送揺らぎ（ワンダー）が発生し、０系と１系
との位相がずれるので、それぞれの異なるワンダーを吸
収する必要があり、このようなワンダー処理する手段を
備えることもある。又交換処理部１０２は、伝送路側フ
レームフォーマットと異なるフォーマットで交換処理
し、再び、伝送路側フレームフォーマットに変換して送
出切替部１０３を介して０系，１系の伝送路に同一デー
タを送出する構成を有する場合が一般的であり、従っ
て、交換処理部１０２の入出力側或いは無瞬断切替部１
０１側と送出切替部１０３側とに、図示を省略したフォ
ーマット変換部を備えている。

【０００５】図１６は従来例の無瞬断切替部の説明図で
あり、１１０，１１１はワンダー処理部、１１２，１１
３はフレーム位相制御部、１１４は位相判定部、１１５
はセレクタを示す。ワンダー処理部１１０，１１１によ
りワンダーを吸収し、フレーム位相判定部１１４により
フレーム位相を一致させるようにフレーム位相制御部１
１２，１１３を制御し、セレクタ１１５に入力される０
系と１系とのフレーム位相を一致させて、一方から他方
に切替えた時のデータの欠落が生じないように、即ち、
無瞬断で切替えを行うものである。

【０００６】図１７はワンダー処理の説明図であり、
（ａ）は基準フレームパルスを示し、（Ａ），（Ｂ），
（Ｃ）はワンダーの異なる状態を示し、それぞれ（ｂ）
は受信フレームパルス、（ｃ）はウインドウ、（ｄ）は
書込フレームアドレス、（ｅ）は読出フレームアドレス
を示す。又ｍはワンダー範囲を示し、伝送路の長さや温
度変化等を考量して、許容できるワンダー範囲ｍを設定
する。

【０００７】ワンダー処理部１１０，１１１（図１６参
照）をメモリにより構成した場合、図１７の（ｄ）の書
込フレームアドレスに、（ｂ）の受信フレームパルスの
タイミングで受信データを書込み、（ｅ）の読出フレー
ムアドレスから、（ａ）の基準フレームパルスのタイミ
ングで読出すものであり、この基準フレームパルスによ
る読出タイミングと、受信フレームパルスによる書込タ
イミングとをワンダー発生によってもデータの欠落がな
いように、アドレスを制御するものである。

【０００８】即ち、受信フレームパルスを中心として進
みと遅れとのそれぞれのワンダー範囲をｍとすると、
（ｃ）のウインドウの幅はｍ×２とする。このウインド
ウと基準フレームパルスとが重なるか否かを判定する。
例えば、（Ａ）は、基準フレームパルスが（ｃ）のウイ
ンドウ外に存在する場合で、ウインドウ範囲内の受信位
相の揺らぎを吸収して、基準フレームパルスの位相に合
わせることができる。

【０００９】又（Ｂ）は、ウインドウと基準フレームパ
ルスとが重なる場合を示すもので、（ｂ）に示すよう
に、受信フレームパルスが点線位置から実線位置に矢印
方向に変化して、（ｃ）のウインドウと（ａ）の基準フ
レームパルスとが重なった時、（ｅ）の読出フレームア
ドレスを強制的に「０」から前の受信データを読出せる
ように「１」に変更する。それにより、書込フレームア
ドレスに対して読出フレームアドレスが追い越すことが
なくなり、揺らぎが大きくなった場合のワンダー処理に
於けるデータ欠落を回避することができる。

【００１０】又（Ｃ）は、受信フレームパルスの揺らぎ
がワンダー範囲ｍの場合について示すもので、（ｄ）の
書込フレームアドレスを、（ｅ）の読出フレームアドレ
スが追い越さない状態が継続すれば、読出フレームアド
レスは順次更新され、基準フレームパルスのタイミング
に位相を一致させることができる。

【００１１】図１８はワンダー処理の説明図であり、読
出フレームパルスの位相をシフト可能とした場合を示
し、（Ａ），（Ｂ），（Ｃ）はワンダーの異なる状態の
場合を示し、（ａ）は受信フレームパルス、（ｂ）はウ
インドウ、（ｃ）は書込フレームアドレス、（ｄ）は読
出フレームパルス、（ｅ）は読出アドレスを示す。又ウ
インドウは、前述の場合と同様に、ワンダー範囲をｍと
して、受信フレームパルスを中心にｍ×２の範囲を有す
るものである。

【００１２】図１８の（Ａ）は、（ｄ）の読出フレーム
パルスが、（ｂ）のウインドウ外に位置する場合を示
し、受信フレームパルスのタイミングで書込フレームア
ドレスに受信データを書込み、読出フレームパルスのタ
イミングで読出フレームアドレスから読出すことによ
り、読出フレームパルスの位相に位置させたデータを出
力することができる。

【００１３】又（Ｂ）は、（ａ）の受信フレームパルス
が点線位置から実線位置に変化し、これに対応したウイ
ンドウは（ｂ）に示すように点線位置から実線位置に移
動する。それにより、読出フレームパルスがウインドウ
内に入るから、（ｄ）に示すように、点線位置から実線
位置へ矢印方向へ移動させ、（ａ）の受信フレームパル
スに対して、（ｄ）の読出フレームパルスがウインドウ
内に入らないように、点線位置から実線位置へ矢印方向
に移動させる。それにより、同一アドレスに対する書込
タイミングと読出タイミングとの差を所定値以上とし
て、ワンダー処理を行うことができる。

【００１４】又（Ｃ）は、（Ｂ）に於ける読出フレーム
パルスを移動した後の状態を示し、（ａ）の受信フレー
ムパルスがワンダー範囲ｍの移動の場合でも、（ｄ）の
読出フレームパルスが、（ｂ）のウインドウの外に位置
するから、安定にワンダー処理が可能となる。

【００１５】図１９はフレーム位相の説明図であり、
（ａ）は基準マルチフレームパルス、（ｂ）は０系受信
フレーム、（ｂ）は１系受信フレーム、（ｃ）は位相制
御後の０系フレーム、（ｄ）は位相制御後の１系フレー
ムを示し、ｎ＝（マルチフレーム数）−１に相当し、図
１６のフレーム位相制御部１１２，１１３の動作を示す
ものである。

【００１６】マルチフレーム同期による（ａ）の基準マ
ルチフレームパルスを判定タイミングとする。そして、
この判定タイミングに於ける０系，１系の受信フレーム
を判定する。この場合、マルチフレーム番号は、０系は
「２」、１系は「０」であり、０系のフレーム位相が進
んでいるから、位相判定部１１４はフレーム位相制御部
１１２のフレーム位相を遅らせて、１系のフレーム位相
に合わせる。それにより、（ｄ），（ｅ）に示すよう
に、０系，１系のフレーム位相が位置することになり、
セレクタ１１５により０系，１系の何れか一方から他方
に切替えても、データの欠落は生じないことになり、無
瞬断切替えを行うことができる。

【００１７】図２０はフレーム位相判定の説明図であ
り、（ａ）は図１９の（ａ）に相当する基準マルチフレ
ームパルス、（ｂ）は基準マルチフレーム番号（０〜
ｎ、但し、ｎ＝（マルチフレーム数）−１）、（ｃ），
（ｆ），（ｉ）は受信フレームパルス、（ｄ），
（ｇ），（ｊ）は受信マルチフレーム番号、（ｅ），
（ｈ），（ｋ）は調整後のマルチフレーム番号を示す。

【００１８】図２０の（ａ）の基準マルチフレームパル
スを判定タイミングとし、（ｄ）の受信マルチフレーム
番号は「０」、（ｇ）の受信マルチフレーム番号は
「４」、（ｊ）の受信マルチフレーム番号は「３」の場
合をそれぞれ示し、基準マルチフレームパルスのタイミ
ングにそれぞれ位相を合わせて、（ｅ），（ｈ），
（ｋ）に示す位相として出力する。

【００１９】図２１は従来例のフォーマット変換部の説
明図であり、１２１〜１２４はセレクタ、１２５，１２
６はバッファ、１２７は書込アドレス制御部、 １２８
は読出アドレス制御部、１２９はフレーム切替制御部を
示す。伝送路を介して受信したデータは、ＳＤＨフォー
マットに従った直列データであるが、図１５の交換処理
部１０２に於いては、５並列データとして処理すること
になり、従って、交換処理部１０２の前段に於いてフォ
ーマット変換が必要となる。

【００２０】そこで、フレーム切替制御部１２９によ
り、セレクタ１２１〜１２４を制御して、例えば、伝送
路を介して受信したＳＤＨフォーマットの直列データ
を、図示を省略した前段の直列並列変換器により、８ビ
ット並列のデータに変換して、奇数フレームをバッファ
１２５に書込み、又偶数フレームをバッファ１２６に書
込み、このバッファ１２６に書込中は、バッファ１２５
からフォーマット変換した５ビット並列のデータを読出
して、セレクタ１２４を介して出力し、又バッファ１２
５に書込中は、バッファ１２６からフォーマット変換し
た５ビット並列のデータを読出して、セレクタ１２４を
介して出力して、フォーマット変換したデータを交換処
理部側へ送出する。

【００２１】図２２はタイミング同期化構成の説明図で
あり、ＳＤＨ装置を構成する複数のユニット，パッケー
ジ，集積回路チップ１３１，１３２による構成に於い
て、基準クロック発生部１３０からの基準クロックを各
チップ１３１，１３２に供給し、チップ１３１をマスタ
とし、他のチップ１３２をスレーブとして、マスタのチ
ップ１３１から基準タイミング信号をスレーブのチップ
１３２に供給し、各チップ１３１，１３２から基準タイ
ミング信号に同期した同一タイミングでデータを出力す
る構成が知られている。

【００２２】又最初からマスタを設定することなく、任
意に選択する構成として、例えば、図２３に示すよう
に、基準クロック発生部１４０から各チップ１４１に基
準クロックを供給し、マスタ／スレーブ選択制御部１４
２から、一つのチップを選択してマスタとし、他のチッ
プをスレーブとし、マスタとなったチップから他のチッ
プに基準タイミング信号を供給し、この基準タイミング
信号に同期した同一のタイミングでデータを出力する構
成が知られている。

【００２３】

【発明が解決しようとする課題】従来例の無瞬断切替部
は、例えば、図１６に示すように、０系と１系とに対し
て、それぞれメモリで構成したワンダー処理部１１０，
１１１とフレーム位相制御部１１２，１１３とを含み、
比較的大容量のメモリを必要とし、且つメモリ数も多い
ので、小型且つ廉価な構成とすることが困難であった。
又無瞬断機能を二重化して、更に、ネットワークの信頼
性を向上する場合、例えば、図２４に示す構成が考えら
れる。同図に於いて、１５１，１５２は位相調整部、１
５３，１５４は系切替部、１５５，１５６はフレーム位
相制御部、１５７，１５８は位相判定部を示す。

【００２４】従って、０系のデータに異常があれば、１
系のデータを系切替部１５３，１５４を介して０系と１
系とに送出し、反対に１系のデータに異常があれば、０
系のデータを系切替部１５３，１５４を介して０系と１
系とに送出することができる。又系切替部１５３，１５
４の一方に障害が発生しても、他方の系に対してデータ
を送出することができる。

【００２５】しかし、無瞬断切替えを実現する為には、
系切替部１５３，１５４の入力端に於ける０系と１系と
の位相を一致させる必要があり、図１６に示すような無
瞬断切替部を完全に二重化することも可能であるが、ス
ペースとコストとの問題が生じる。

【００２６】又図２１に示す従来例のフォーマット変換
部は、２面バッファ構成とし、一方のバッファに１フレ
ーム分書込み、その間に他方のバッファからフォーマッ
ト変換したデータを読出すものであるから、少なくとも
１フレーム（１２５μｓ）の遅延が生じる問題がある。

【００２７】又複数ユニット構成，複数パッケージ構
成，複数チップ構成等に於けるタイミング同期化は、例
えば、図２２又は図２３に示すように、予めマスタを設
定するか、又は専用の制御部からマスタを選択設定する
か等の構成であり、図２２の構成の場合は、マスタ構成
を別個に製作する必要があり、又図２３の構成の場合
は、総て同一構成とすることができるが、マスタ／スレ
ーブ選択制御部１４２等を必要とする問題がある。

【００２８】本発明は、ＳＤＨ装置に於ける無瞬断切替
構成の小型化と経済化とを図り、又フォーマット変換の
高速化を図り、又経済的な構成によりタイミング同期化
を容易とすることを目的とする。

【００２９】

【課題を解決するための手段】本発明の伝送装置は、
（１）０系と１系との二重化された伝送路を介してそれ
ぞれ受信したデータを切替える無瞬断切替部を有し、こ
の無瞬断切替部は、０系と１系とに対応したフレーム位
相制御部１，２と、基準フレームパルスに対してワンダ
ー範囲の２倍に相当する前のタイミングを判定タイミン
グとして、０系と１系との受信データのフレーム位相を
判定して、フレーム位相を一致させるようにフレーム位
相制御部１，２を制御する位相判定部３と、０系と１系
とに対応したフレーム位相制御部１，２からのデータを
選択して出力するセレクタ４とを備えている。

【００３０】又（２）０系と１系との二重化された伝送
路を介してそれぞれ受信したデータ入力する第１，第２
の位相調整部と、この第１，第２の位相調整部の出力デ
ータをそれぞれ入力して切替えて、同一のデータを０系
と１系との伝送路に送出するセレクタを有する第１，第
２の系切替部とを備え、前記第１，第２の位相調整部
は、この第１，第２の位相調整部間で位相情報等を相互
に転送する系間通信部と、位相を制御するフレーム位相
制御部と、基準フレームパルスに対してワンダー範囲の
２倍に相当する前のタイミングを判定タイミングとし、
判定フレーム位相を系間通信部を介して相互に通知し、
自系の判定位相と他系の判定位相とを基にフレーム位相
を一致させるように、フレーム位相制御部を制御する位
相判定部とを備えている。

【００３１】又本発明のＳＤＨ装置は、（３）伝送路側
フレームフォーマットを交換処理側フレームフォーマッ
トに変換するフォーマット変換部を備え、このフォーマ
ット変換部は、バッファ部と、このバッファ部に対する
データの書込みを制御する書込制御部と、バッファ部か
らデータの読出しを制御する読出制御部とを含み、バッ
ファ部は、伝送路側フレームデータを直列並列変換して
伝送路側フレームパルスに同期して書込む第１のバッフ
ァと、この第１のバッファからのデータを交換処理側フ
レームパルスに同期して書込み、且つ読出したデータを
並列直列変換して交換処理側フレームデータとする第２
のバッファとを備えている。

【００３２】又（４）ＳＤＨ装置に於ける前記書込制御
部は、伝送路側フレームデータのフレーム先頭を示すフ
レームパルスを遅延させたタイミングで、伝送路側フレ
ームデータを第１のバッファに書込む構成を備えること
ができる。

【００３３】又本発明のタイミング発生装置は、（５）
装置内のタイミング信号を発生するタイミング発生装置
であって、装置基準フレームパルスを受信する受信ブロ
ックと、パッケージ内基準フレームパルスを生成するパ
ルス生成ブロックと、受信ブロックとパルス生成ブロッ
クとに接続されたインタフェース・ブロックと、各部に
タイミング信号を供給するタイミング発生部と、装置基
準フレームパルスを前記受信ブロックに入力する第１の
端子と、基準クロック発生部からの基準クロック信号を
入力する第２の端子と、前記受信ブロックから前記イン
タフェース・ブロックを介して前記装置基準フレームパ
ルスを前記基準クロック発生部に出力する端子と基準ク
ロック発生部からの基準タイミング信号を受信する端子
とからなる第３の端子と、前記パルス生成ブロックから
のパッケージ内基準フレームパルスを出力する第４の端
子と、前記タイミング発生部に前記パッケージ内基準フ
レームパルスを入力する第５の端子とをそれぞれ備えた
複数のチップを含み、前記第２の端子を基準クロック発
生部に接続し、前記第５の端子を相互に接続し、マスタ
とするチップの前記第１の端子に装置基準フレームパル
スを入力し、且つ第３の端子と前記基準クロック発生部
と接続し、前記第４の端子と前記第５の端子とを接続し
た構成を有するものである。

【００３４】

【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、１，２はフレーム位相制御部、３は位
相判定部、４はセレクタを示す。フレーム位相制御部
１，２は、バッファメモリと書込制御部と読出制御部と
を含み、位相判定部３は、装置内の基準フレームパルス
又は基準マルチフレームパルスＭＰ（又は交換処理側フ
レームパルス）を基に、０系，１系の受信フレーム位相
又は受信マルチフレーム位相を判定し、ワンダーによる
位相ずれを含めて、フレーム位相制御部１，２に於いて
受信フレーム位相又は受信マルチフレーム位相を一致さ
せ、同一位相のデータをセレクタ４に入力する。

【００３５】図２はフレーム位相判定処理の説明図であ
り、（ａ）は基準マルチフレームパルス、（ｂ）は基準
マルチフレーム番号、（ｃ），（ｆ），（ｉ）は受信フ
レームパルス、（ｄ），（ｇ），（ｊ）は受信マルチフ
レーム番号、（ｅ），（ｈ），（ｋ）は位相調整後のマ
ルチフレーム番号を示す。本発明に於いては、ワンダー
範囲をｍとすると、例えば、（ａ）の基準マルチフレー
ムパルスよりｍ×２（保護すべきフレームの前後方向の
揺らぐ幅）だけ前のタイミングを判定タイミングとし
て、受信マルチフレームの位相を判定する。

【００３６】例えば、判定タイミングに於ける（ｄ）の
受信マルチフレーム番号は「０」となる。なお、ｎ＝
（マルチフレーム数）−１を示す。又（ｇ）の受信マル
チフレーム番号は「４」、（ｊ）の受信マルチフレーム
番号は「３」と判定し、それぞれ、フレーム制御部１，
２に於いて、（ａ）の基準マルチフレームパルスの位相
に一致させる。

【００３７】図３はワンダー発生時のフレーム判定処理
の説明図であり、（ａ）は基準マルチフレームパルス、
（ｂ）は基準マルチフレーム番号、（Ａ），（Ｂ），
（Ｃ）はワンダー発生前とワンダー発生時とワンダー発
生後とを示し、それぞれ（ｃ）は０系受信フレームパル
ス、（ｄ）は０系受信マルチフレーム番号、（ｅ）は０
系位相調整後のマルチフレーム番号、（ｆ）は１系位相
調整後のマルチフレーム番号を示す。

【００３８】位相判定部３（図１参照）に於ける位相の
判定タイミングは、図２又は図３の（ａ）の基準マルチ
フレームパルスよりｍ×２だけ前のタイミングとして、
基準マルチフレームパルスを受信フレームパルスが追い
越さないように設定する。この判定タイミングに於い
て、例えば、（Ａ）の（ｄ）の０系の受信マルチフレー
ム番号は「０」であり、フレーム位相制御部１，２（図
１参照）に於いて、基準マルチフレームパルスを読出基
準タイミング信号として、０系と１系との受信マルチフ
レーム番号「０」の読出しを行うことにより、（Ａ）の
（ｅ），（ｆ）に示すように、０系と１系とのマルチフ
レーム番号を等しくすることができる。

【００３９】又（Ｂ）の（ｃ）の０系受信フレームパル
スがワンダーにより、点線位置から実線位置へ矢印で示
すように判定タイミングを超えてずれた時に、受信マル
チフレーム番号は「ｎ」と判定され、基準マルチフレー
ムパルスを基に位相調整した（ｅ）に示す０系のマルチ
フレーム番号は「ｎ」となる。これに対して、判定タイ
ミングに於ける１系のマルチフレーム番号が「０」であ
ると、位相調整後の１系のマルチフレーム番号は、
（Ｂ）の（ｆ）に示すように「０」となる。

【００４０】位相判定部３（図１参照）は、０系と１系
とのマルチフレーム番号が「ｎ」と「０」との相違があ
るから、１系の位相制御部２を構成するメモリの読出ア
ドレスを切替える。即ち、マルチフレーム番号「０」の
受信マルチフレームを書込んだ先頭アドレスから、マル
チフレーム番号「ｎ」の受信マルチフレームを書込んだ
先頭アドレスに切替える。それよって、（Ｃ）の
（ｅ），（ｆ）に示すように、０系と１系との位相調整
後のマルチフレーム番号を同一として、セレクタ４によ
る０系と１系との無瞬断切替えを可能とする。

【００４１】従って、図３の（ａ），（ｂ）と同様の図
４の（ａ），（ｂ）について、判定タイミングに於ける
（ｃ）の０系受信フレームパルスが点線のように揺らぎ
が発生し、（ｄ）の０系受信マルチフレーム番号の判定
が「ｎ」であれば、基準マルチフレームパルスのタイミ
ングから０系受信マルチフレーム番号「ｎ」の受信フレ
ームの読出しを開始して、０系では（ｅ）に示す位相調
整後のマルチフレーム番号となり、１系では（ｆ）に示
す位相調整後のマルチフレーム番号となる。

【００４２】又判定タイミングに於ける０系受信マルチ
フレーム番号が「０１」であると、既に書込フレームと
読出フレームとがワンダー処理上安全領域にある為、０
系，１系の読出開始位置は変化しない。従って、ワンダ
ー処理と無瞬断切替えの為のフレーム位相制御とを単一
のバッファメモリを用いて実行することができるから、
従来例に於けるワンダー処理部１１０，１１１（図１６
参照）を省略して、小型化並びに経済化を図ることがで
きる。又位相判定部３は、前述の処理を行う為のハード
ウェア構成又はソフトウェア構成で容易に実現すること
ができる。

【００４３】図５は本発明の第２の実施の形態の説明図
であり、１１，１２は第１，第２の位相調整部、１３，
１４は第１，第２の系切替部、１５，１６はフレーム位
相制御部、１７，１８は位相判定部、１９，２０は系間
通信部、２１，２２はセレクタを示し、図２４に示す二
重化無瞬断切替部の問題点を解決したものである。又位
相調整部１１，１２と系切替部１３，１４とをそれぞれ
パッケージにより構成し、パッケージ相互間をケーブル
或いはバックパネル等の配線により接続する。なお、セ
レクタ２１，２２を制御する経路は図示を省略してい
る。

【００４４】又系間通信部１９，２０は、ＳＤＨフォー
マットに於けるパスオーバーヘッドＰＯＨのＪ１バイト
を検出することによる入力Ｊ１バイト（高次バーチャル
コンテナの先頭位置）監視結果情報と、入力位相情報
と、入力位相変化表示情報と、出力位相情報と、出力位
相変化表示情報と、パリティとを含むフォーマットによ
り相互に通信を行うものであり、パッケージの実装／未
実装情報やアクト／スタンバイ情報等も相互に転送する
ことができる。又複数のパッケージ構成を用いた場合
も、それぞれパッケージ間で信号線の交差接続を行って
相互の位相情報等の動作状態情報を通知することができ
る。

【００４５】又フレーム位相制御部１５，１６は、図示
を省略したバッファメモリと書込制御部と読出制御部と
を含むと共に、位相判定部１７，１８を含むものであ
り、位相判定部１７，１８は、０系，１系の伝送路側フ
レームデータのフレーム位相を判定し、且つ系間通信部
１９，２０を介して受信した他系のフレーム位相と比較
し、０系と１系とのフレーム位相が同一となるように、
バッファメモリからの読出制御を行うものである。又図
１について説明したワンダー処理機能を含ませることが
できる。

【００４６】例えば、位相判定部１７，１８に於いて、
それぞれ装置内基準マルチフレームパルスを基に、０系
と１系との受信マルチフレーム位相を判定し、フレーム
番号が同一であれば、装置内の基準マルチフレームパル
スのタイミングで、フレーム位相制御部１５，１６を構
成するメモリから、同一のフレーム番号の読出しを行う
ことにより、第１，第２の系切替部１３，１４に、０系
と１系とのデータを同一位相で入力することができる。
このような読出アドレス制御は、メモリのアドレス制御
手段に対応して容易に実現することができる。

【００４７】又位相判定部１７，１８に於ける位相判定
のフレーム番号が異なる場合、例えば、０系の伝送路側
マルチフレーム番号が「２」、１系の伝送路側マルチフ
レーム番号が「０」であるとすると、１系の伝送路側マ
ルチフレーム番号「０」のフレーム読出しを開始すると
共に、０系の伝送路側マルチフレーム番号「０」のフレ
ーム読出しを開始することにより、系切替部１３，１４
に同一位相の０系，１系のフレームデータの入力が可能
となる。なお、前述の実施の形態は、マルチフレームで
位相制御を行う場合を示すが、フレーム単位で位相制御
を行うことも可能である。

【００４８】図６は位相調整部の説明図であり、３１は
メモリ、３２はメモリ制御部、３３はフォーマット変換
部を示し、受信フレームパルスを基にメモリ制御部３２
は、メモリ３１の書込アドレスＷＡを生成し、受信デー
タをメモリ３１に書込み、基準フレームパルスを基にメ
モリ３１の読出アドレスＲＡを生成し、基準フレームパ
ルスの位相同期化する。又メモリ３１の読出制御によっ
て、前述の位相調整と共にワンダー処理も行うものであ
る。なお、図示を省略した他系からの位相情報を基に、
読出アドレスＲＡを制御する。又フォーマット変換部３
３は、受信したＳＤＨのフォーマットを、交換処理部に
於けるフォーマットに変換する為のものである。

【００４９】図７はメモリ制御部の説明図であり、３５
はシフトレジスタ、３６は書込アドレス生成部、３７は
読出アドレス生成部を示す。受信フレームパルスをシフ
トレジスタ３５に入力し、受信フレームパルスより遅れ
たタイミングで書込アドレス生成部３６にタイミング信
号を入力し、書込アドレス生成部３６は、このタイミン
グ信号に従ってメモリ３１（図６参照）の先頭アドレス
からの書込アドレスＷＡを生成する。又装置内又はフォ
ーマット変換部３３（図６参照）からの基準フレームパ
ルスを基に読出アドレス生成部３７から読出アドレスＲ
Ａを生成する。又他系位相情報等を他系の位相に合わせ
る為に読出アドレスＲＡを切替えることができる。

【００５０】図８はフォーマット変換部の説明図であ
り、４１はバッファ部、４２は書込制御部、４３は読出
制御部、４４，４５は第１，第２のバッファ（ＢＦＡ，
ＢＦＢ）を示す。バッファ部４１は、第１，第２のバッ
ファ４４，４５を有するものであるが、従来例の２面構
成バッファとは相違し、２段構成としたものである。又
書込制御部４２は、前述のメモリ制御部３２（図６参
照）からの伝送路側フレームパルスに相当する基準フレ
ームパルス及び読出制御部４３からのタイミング信号を
基に、書込制御信号ＷＣをバッファ部４１に入力し、又
交換処理側フレームパルスを基に、読出制御信号ＲＣと
バッファ選択信号ＢＳと並列直列変換制御信号ＰＳＣと
をバッファ部４１に入力する。

【００５１】図９はフォーマット変換の説明図であり、
（Ａ）は伝送路側ハイウェイデータ（受信フレームデー
タ又は伝送路側フレームデータ）と伝送路側クロック信
号とを示し、（Ｂ）は交換処理側ハイウェイデータ（交
換処理側フレームデータ）と交換処理側クロック信号と
を示す。又ＳＯＨ：９ＴＳはセクションオーバーヘッド
が９タイムスロットであることを示し、又ＰＯＨ：３Ｔ
Ｓはパスオーバーヘッドが３タイムスロットであること
を示す。又ペイロードは８４タイムスロット（８４Ｔ
Ｓ）、固定スタッフは３タイムスロット（３ＴＳ）であ
ることを示す。なお、各タイムスロットのＡ，Ｂ，Ｃ，
・・・は、タイムスロット順序を示すもので、例えば、
ＳＴＭ−１の場合、タイムスロットＡ，Ｂ，Ｃは、それ
ぞれＡ１バイト、タイムスロットＤ，Ｅ，Ｆは、それぞ
れＡ２バイトの同期バイトに相当する。

【００５２】又（Ａ）に示す伝送路側ハイウェイデータ
は、伝送路側クロック信号対応に１タイムスロットのデ
ータを８ビット並列に変換して前述のバッファ部４１
（図８参照）に入力し、バッファ部４１のバッファ４
４，４５を書込制御部４２と読出制御部４３とにより制
御して、（Ｂ）に示す交換処理側ハイウェイデータに変
換する。この交換処理側ハイウェイデータの１タイムス
ロットは、交換処理側クロック信号に同期した８クロッ
ク分の直列８ビットを示す。又斜線を施したタイムスロ
ットはフォーマット変換時の変換用スタッフを示す。

【００５３】図１０はバッファ部の説明図であり、図８
のバッファ部４１の一例の構成を示し、５１は直列並列
変換器、５２，５３は図８の第１，第２のバッファ（Ｂ
ＦＡ，ＢＦＢ）４４，４５に対応するバッファ、５４は
セレクタ、５５は並列直列変換器を示す。直列並列変換
器５１は、例えば、８×５ビット構成のシフトレジスタ
により構成し、並列データとしてバッファ５２に入力す
る。

【００５４】このバッファ５２及び次段のバッファ５３
はそれぞれＡ＃０〜Ａ＃３，Ｂ＃０〜Ｂ＃３の４面構成
で、５×８ビットの構成を有し、バッファ５２は書込制
御信号ＷＣにより選択され、並列変換された伝送路側ハ
イウェイデータＨＷＤをラッチする。即ち、書込制御部
４２（図８参照）は、基準フレームパルスを基にバッフ
ァＡ＃０〜Ａ＃３を順次選択する書込制御信号ＷＣを出
力する４段のカウンタ等を含む構成とし、且つ選択され
たバッファに対する図示を省略したラッチ信号を出力す
る構成として、直列並列変換器５１により変換された並
列８ビットの５バイト分のデータを、バッファＡ＃０〜
Ａ＃３に順次ラッチする。

【００５５】又バッファＢ＃０〜Ｂ＃３は読出制御信号
ＲＣにより順次選択されて、バッファＡ＃０〜Ａ＃３の
ラッチ出力データをラッチし、そのラッチ出力データを
セレクタ５４に入力する。セレクタ５４は、バッファ選
択信号ＢＳにより制御されて、４面構成のバッファ５４
の何れか１面を順次選択して、並列直列変換器５５に入
力する。直列並列変換器５５は、セレクタ５４からの８
ビットの並列データを直列データに変換し、５面構成の
並列直列変換器５５からの合計５ビットの並列データを
交換処理側ハイウェイデータＸＨＷＤとして出力する。
なお、読出制御部４３（図８参照）は、バッファＢ＃０
〜Ｂ＃３を順次選択する読出制御信号ＲＣを出力するカ
ウンタ等の構成と、選択されたバッファに対する図示を
省略したラッチ信号を出力する構成と、セレクタ５４を
制御するバッファ選択信号ＢＳを出力するカウンタ等の
構成と、並列直列変換器５５を制御する並列直列変換制
御信号ＰＳＣを出力するカウンタ等の構成とを備えるこ
とができる。

【００５６】図１１はバッファ部書込動作説明図であ
り、ＣＬＫは伝送路側クロック信号、ＦＰは受信フレー
ムパルス、ＨＷＤは伝送路側ハイウェイデータ、ＳＲは
直列並列変換器５１を構成する８×５構成のシフトレジ
スタ、ＷＣは書込制御部４２（図８参照）からフレーム
パルスに同期し、バッファ対応に出力される書込制御信
号（ラッチ信号）、Ａ＃０〜Ａ＃３はバッファ５２の動
作を示し、伝送路側ハイウェイデータＨＷＤは、セクシ
ョンオーバーヘッドＳＯＨとパスオーバーヘッドＰＯＨ
とペイロードとを含み、フレームの先頭から１，２，
３，・・・のタイムスロット番号を付けて示し、又×印
はリザーブバイトを示す。又タイムスロット番号１〜６
は図９のタイムスロットＡ〜Ｆに対応し、これらはセク
ションオーバーヘッドＳＯＨのＡ１バイトとＡ２バイト
とからなる同期バイトに相当する。

【００５７】伝送路側ハイウェイデータＨＷＤが直列並
列変換器５１に入力され、シフトレジスタＳＲにより順
次シフトされる。このシフトレジスタＳＲは、５バイト
分のシフト段数を有し、タイムスロット番号１，２，
３，・・・のデータが順次シフトされ、５バイト分並列
に出力することができる。そして、フレームパルスＦＰ
に同期して発生される書込制御信号ＷＣがバッファＡ＃
０に加えられることにより、タイムスロット番号１〜５
に対応するシフトレジスタＳＲの並列出力データ１〜５
がラッチされる。即ち、８×５ビットがラッチされる。
次にバッファＡ＃１に書込制御信号ＷＣが加えられるこ
とにより、バッファＡ＃１には６，７，×，×，８の並
列出力データがラッチされる。

【００５８】次にバッファＡ＃２に書込制御信号ＷＣが
加えられて、８，９，１０，１１，１２の並列出力デー
タがラッチされる。次にバッファＡ＃３に書込制御信号
ＷＣが加えられて、１１，１２，１３，１４，１５の並
列出力データがラッチされる。次にバッファＡ＃０に書
込制御信号ＷＣが加えられて、１６，１７，１８，１
９，２０の並列出力データがラッチされる。次にバッフ
ァＡ＃１に書込制御信号が加えられて、２１，２２，２
３，２４，２５の並列データがラッチされる。

【００５９】以下等時間間隔の書込制御信号ＷＣが順次
バッファＡ＃２，Ａ＃３，Ａ＃０，Ａ＃１，・・・に加
えられ、並列出力データがそれぞれのバッファにラッチ
される。即ち、セクションオーバーヘッドＳＯＨとパス
オーバーヘッドＰＯＨの部分については、同一のタイム
スロット番号のデータが異なるバッファにラッチされ、
ペイロードのタイムスロット番号のデータは、重複する
ことなく、それぞれのバッファにラッチされる。書込制
御部４２（図８参照）は、このような書込制御信号ＷＣ
をフレームパルスを基に形成する構成を有するものであ
る。

【００６０】図１２はバッファ部読出動作説明図であ
り、ＸＣＬＫは交換処理側クロック信号、ＲＣは交換処
理側フレームパルスに同期して形成される読出制御信号
（ラッチ信号）、Ｂ＃０〜Ｂ＃３はバッファ５３の動作
を示し、ＢＳはセレクタ５４に加えるバッファ選択信
号、ＳＨＷＤは選択ハイウェイデータ、ＰＳＣは並列直
列制御信号、ＳＲは並列直列変換器５５を構成するシフ
トレジスタ、ＸＨＷＤは交換処理側ハイウェイデータを
示す。

【００６１】バッファＢ＃０に読出制御信号ＲＣが入力
されると、バッファＡ＃０にラッチされていた並列出力
データ１〜５がラッチされる。即ち、読出制御信号ＲＣ
が順次バッファＢ＃０〜Ｂ＃３に入力されることによ
り、バッファＡ＃０〜Ａ＃３にラッチされていた並列出
力データが図示のようにラッチされる。従って、２段構
成のバッファを用いて、伝送路側のフレームパルスに従
って第１のバッファＡ＃０〜Ａ＃３にラッチされた並列
出力データは、１フレーム分のデータの受信待ちを行う
ことなく、第２のバッファＢ＃０〜Ｂ＃３に書込むもの
である。

【００６２】そして、セレクタ５４は、バッファ選択信
号ＢＳの０〜３に従ってバッファＢ＃０〜Ｂ＃３を選択
する。それにより、選択ハイウェイデータＳＨＷＤは、
５面構成の並列直列変換器５５に入力され、並列直列制
御信号ＰＳＣにより直列データとして順次出力される。
この場合の並列直列制御信号ＰＳＣは、交換処理に必要
としないオーバーヘッドのバイト部分を並列直列変換器
５５を構成するシフトレジスタＳＲにセットしないよう
に読出制御部４３（図８参照）から出力され、その代わ
りに固定パターンのデータがセットされる。

【００６３】例えば、バッファ選択信号ＢＳの１によ
り、バッファＢ＃１の並列出力データ６，７，×，×，
８が選択された時に、並列直列制御信号ＰＳＣにより、
並列出力データ８についての並列直列変換を行わず、そ
の代わりに固定パターンデータを出力するように制御す
る。又バッファ選択信号ＢＳの２により、バッファＢ＃
２の並列出力データ８，９，１０，１１，１２が選択さ
れた時に、並列直列制御信号ＰＳＣにより、並列出力デ
ータ１１，１２についての並列直列変換を行わず、その
代わりに固定パターンデータを出力するように制御す
る。

【００６４】即ち、読出制御部４３（図８参照）は、交
換処理側フレームパルスに同期し、セクションオーバー
ヘッドＳＯＨとパスオーバーヘッドＰＯＨの部分につい
て、バッファＢ＃０〜Ｂ＃３に重複してラッチされてい
るデータを選択しないように並列直列制御信号ＰＳＣを
出力する構成とする。又並列直列制御信号ＰＳＣにより
選択しなかったデータの代わりに固定パターンデータを
選択する構成は、第１のバッファＡ＃０〜Ａ＃３から第
２のバッファＢ＃０〜Ｂ＃３に並列出力データをラッチ
する時に、固定パターンデータをラッチする構成とする
ことも可能であり、その場合は、並列直列制御信号ＰＳ
Ｃは、図１２に示すような歯抜けのパターンではない構
成となる。

【００６５】従って、並列直列変換器５５を構成するシ
フトレジスタＳＲは、５面構成のそれぞれから１タイム
スロット分の８ビットを直列に出力することにより、交
換処理側ハイウェイデータＸＨＷＤは、５タイムスロッ
ト対応に直列データに変換されたものとなり、交換処理
側ハイウェイデータＸＨＷＤは、並列出力データ１〜５
と、６，７，×，×，固定パターンデータと、８，９，
１０，固定パターンデータ，固定パターンデータと、１
１，１２，１３，１４，１５と、以下同様の構成として
５並列のフォーマットに変換される。なお、斜線を施し
た部分は前述の固定パターンデータを挿入した位置を示
す。

【００６６】前述のように、バッファ部４１は、１段目
のバッファ４４と２段目のバッファ４５とを用いること
により、直列データとして入力された伝送路側ハイウェ
イデータＨＷＤを、５並列の交換処理側ハイウェイデー
タＸＨＷＤとして順次フォーマット変換することができ
る。

【００６７】図１３はメモリ制御部の動作説明図であ
り、（ａ），（ｆ）は伝送路側クロック信号、（ｂ）は
伝送路側ハイウェイデータのフレームパルス、（ｃ）は
伝送路側ハイウェイデータ、（ｄ）はフレームパルスを
シフトレジスタ３５（図７参照）により遅延させたフレ
ームパルス、（ｅ）は書込アドレス、（ｇ）はフォーマ
ット変換部３３（図６参照）からの基準フレームパル
ス、（ｈ）は読出アドレス、（ｉ）はフォーマット変換
部３３への入力データ、（ｊ）はフォーマット変換部３
３への基準フレームパルスを示す。

【００６８】伝送路側ハイウェイデータを書込む場合、
従来は、（ｂ）のフレームパルスのタイミングで、フレ
ーム先頭から書込むものであるが、本発明に於いては、
シフトレジスタ３５（図７参照）により例えば５バイト
分遅延させた（ｄ）のフレームパルスのタイミングから
（ｅ）の書込アドレスを生成して、バッファ部４１（図
８参照）のバッファ４４に書込む。そして、（ｇ）のフ
ォーマット変換部からの基準フレームパルスのタイミン
グで、（ｈ）の読出アドレスを生成して、読出すもの
で、その場合、セクションオーバーヘッドＳＯＨの途中
から読出しを開始することになる。従って、（ｇ）の基
準フレームパルスより前のセクションオーバーヘッド
は、フレームの最後に読出されることになる。

【００６９】交換処理部に於いては、セクションオーバ
ーヘッドＳＯＨを必要としないものであり、従って、同
期処理の為のスタッフィングによるフレーム長が変化し
た場合でも、パスオーバーヘッドＰＯＨ及びペイロード
は欠落することなく、フォーマット変換及び交換処理が
可能となる。

【００７０】図１４は本発明の実施の形態のタイミング
同期化構成の説明図であり、６０は装置基準タイミング
供給部、６１は伝送路終端パッケージ、６２は基準クロ
ック発生部、６３−０〜６３−３は集積回路化したチッ
プ、６４−０〜６４−３はタイミング・インタフェース
部、６５−０〜６５−３はタイミング発生部（ＴＰ
Ｇ）、６６は受信ブロック、６７はパッケージ内基準フ
レームパルスを生成するパルス生成ブロック、６８はイ
ンタフェース・ブロック、６９は基準フレームパルスを
供給する信号線、７０は基準クロック信号を供給する信
号線、ｕ１〜ｕ５は第１〜第５の端子を示し、チップ６
３−０をマスタとしたタイミング発生装置の要部を示
す。

【００７１】タイミング・インタフェース部６４−０〜
６４−３の受信ブロック６６は、装置基準タイミング供
給部６０からの装置基準フレームパルスを受信してイン
タフェース・ブロック６８にこの装置基準フレームパル
スを転送するものであり、この装置基準フレームパルス
を０系と１系との二重化構成とした場合、障害検出機能
とセレクタ機能とを設けて、健全な装置基準フレームパ
ルスを選択して、インタフェース・ブロック６８に転送
する構成とすることができる。又インタフェース・ブロ
ック６８は、受信ブロック６６とパルス生成ブロック６
７と接続され、基準クロック発生部６２に前述の装置基
準フレームパルスを入力し、且つ基準クロック発生部６
２からの基準クロック信号をパルス生成ブロック６７に
転送する機能を備えている。従って、第３の端子ｕ３
は、単一の端子として図示しているが、装置基準フレー
ムパルスを基準クロック発生部６２に加える為の端子
と、基準クロック発生部６２からの基準タイミング信号
を入力する端子とから構成されている。

【００７２】又伝送路終端パッケージ６１に搭載した複
数のチップ６３−０〜６３−３は、それぞれ同一構成の
タイミング・インタフェース部６４−０〜６４−３とタ
イミング発生部６５−０〜６５−３と第１〜第５の端子
ｕ１〜ｕ５とを備えているもので、第１の端子ｕ１はタ
イミング・インタフェース部６４−０〜６４−３の受信
ブロック６６と接続した端子であり、又第２の端子ｕは
基準クロック信号を入力する端子であり、又第３の端子
ｕ３は前述のように基準クロック発生部６２とタイミン
グ・インタフェース部６４−０〜６４−３のインタフェ
ース・ブロック６８との間を接続する為の端子である。
又第４の端子ｕ４は、タイミング・インタフェース部６
４−０〜６４−３のパルス生成部６７と接続した端子、
第５の端子ｕ５はタイミング発生部６５−０〜６５−３
と信号線６９とを接続する端子を示す。

【００７３】第１〜第５の端子ｕ１〜ｕ５はチップ６３
−０〜６３−３内では接続していない構成とする。又図
示を省略しているが、前述の無瞬断切替えやフォーマッ
ト変換等の機能を実現する構成をチップ内に形成或いは
他のチップとして構成し、伝送路終端パッケージ６１を
構成することができ、タイミング発生部６５−０〜６５
−３からのタイミング信号を供給する。又タイミング発
生装置に於けるマスタとするチップは、第１の端子ｕ１
と装置基準タイミング供給部６０とを接続し、第３の端
子ｕ３と基準クロック発生部６２とを接続し、第４，第
５の端子ｕ４，ｕ５間を接続する。図示の状態は、チッ
プ６３−０をマスタとした場合に相当する。

【００７４】即ち、チップ６３−０の第１の端子ｕ１に
装置基準タイミング供給部６０を接続し、第２の端子ｕ
２に信号線７０を接続し、第３の端子ｕ３に基準クロッ
ク発生部６２を接続し、第４の端子ｕ４と第５の端子ｕ
５とを信号線６９に接続する。他のチップ６３−１〜６
３−３は、第２の端子ｕ２を信号線７０に接続し、第５
の端子を信号線６９に接続する。従って、マスタのチッ
プ６３−０は、装置基準タイミング供給部６０からの装
置基準フレームパルスを基準クロック発生部６２に供給
し、この基準クロック発生部６２からの基準タイミング
信号に同期したパッケージ内基準フレームパルスをパル
ス生成ブロック６７から、各チップ６３−０〜６３−３
に供給し、このパッケージ内基準フレームパルスに同期
した各種のタイミング信号Ｔ＃０〜Ｔ＃３をそれぞれの
タイミング発生部６５−０〜６５−３から各部に供給す
ることができる。

【００７５】なお、信号線６９，７０は、伝送路終端パ
ッケージ６１をプリント基板により構成した場合のプリ
ント配線とし、チップを搭載することにより、チップの
端子と半田づけにより接続する構成とすることができ
る。その場合、各チップは、第２の端子ｕ２を信号線７
０に、第５の端子ｕ５を信号線６９にそれぞれ接続する
配線パターンとし、マスタとしてないチップは、第１，
第３，第４の端子ｕ１，ｕ３，ｕ４を遊び端子とし、マ
スタとするチップは、第１の端子ｕ１を装置基準タイミ
ング供給部６０との間を接続し、第３の端子ｕ３を基準
クロック発生部６２に接続し、第４の端子ｕ４を信号線
６９、即ち、第５の端子ｕ５に接続する配線パターンと
することになる。

【００７６】前述のタイミング・インタフェース部６４
−０〜６４−３の回路構成は小規模で済むから、パッケ
ージ６１に搭載する総てのチップ６３−０〜６３−３に
組み込んでも、チップの回路規模全体に及ぼす影響は少
なく、且つコストアップとなることはなく、大量生産に
よりコストダウンを図ることも可能となる。又パッケー
ジ６１上の任意のチップをマスタとし、他のチップをス
レーブとして、装置基準フレームパルスに位相同期化し
た各種のタイミング信号を発生することができる。

【００７７】前述の実施の形態は、複数チップのタイミ
ング同期化を図る場合を示すが、同様に、複数パッケー
ジや複数の装置等のタイミング同期化を図る構成に於い
ても適用可能である。又本発明は前述の各実施の形態の
みに限定されるものではなく、種々組合せることも可能
であり、又無瞬断切替えは、ＳＤＨ装置のみでなく、他
の伝送装置にも適用可能である。又各種のタイミング信
号を発生するタイミング発生装置も、各種の伝送装置，
ＳＤＨ装置に適用可能である。

【００７８】

【発明の効果】以上説明したように、本発明は、０系と
１系とに対応したフレーム位相制御部１，２と、基準フ
レームパルスに対してワンダー範囲ｍの２倍に相当する
前のタイミングを判定タイミングとして、受信データの
フレーム位相を判定して、フレーム位相を一致させる制
御を行う位相判定部３と、セレクタ４とを含む構成の無
瞬断切替部を有し、０系，１系のフレーム位相を一致さ
せると共に、ワンダー処理も同時に行うことが可能とな
り、回路規模の縮小が可能となり、コストダウンを図る
ことができる。

【００７９】又０系，１系の伝送路を介した受信データ
を切替えて、０系と１系との伝送路に送出する構成に於
いて、０系，１系対応の第１，第２の位相調整部と、第
１，第２の系切替部とを備えて、系間通信部により位相
情報を相互に通知して、自系フレーム位相と他系フレー
ム位相とが同一となるように位相制御を行うことによ
り、第１，第２の系切替部に於ける無瞬断切替えを可能
とし、二重化による信頼性の向上を比較的簡単な構成で
実現することができる。

【００８０】又伝送路側フレームフォーマットを交換処
理側フレームフォーマットに変換するフォーマット変換
部を備え、伝送路側フレームパルスに同期してデータを
書込む第１のバッファと、交換処理側フレームパルスに
同期して、第１のバッファのデータを書込む第２のバッ
ファとの２段構成とすることにより、処理遅延を著しく
短縮して、フォーマット変換を行うことができる。又そ
の場合の第１のバッファへの書込タイミングを、伝送路
側フレームパルスのタイミングより遅らせることによ
り、フレーム長の変化やワンダー発生に対して、ペイロ
ードのデータを欠落させることなく、フォーマット変換
が可能となる。

【００８１】又複数チップ構成とした場合のタイミング
発生装置として、装置基準フレームパルスに同期した各
種タイミング信号をそれぞれ発生させる場合のマスタと
なるチップとスレーブとなるチップとを、タイミング・
インタフェース部を接続するかしないかを、第１，第
３，第４の端子ｕ１，ｕ３，ｕ４の接続の有無により簡
単に設定可能となり、同一構成のチップを用いることが
できるから、大量生産によりコストダウンを図り、且つ
従来例のような、マスタ／スレーブの設定制御手段を省
略できる利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の説明図である。

【図２】フレーム位相判定処理の説明図である。

【図３】ワンダー発生時のフレーム判定処理の説明図で
ある。

【図４】ワンダー発生時のフレーム判定処理の説明図で
ある。

【図５】本発明の第２の実施の形態の説明図である。

【図６】位相調整部の説明図である。

【図７】メモリ制御部の説明図である。

【図８】フォーマット変換部の説明図である。

【図９】フォーマット変換の説明図である。

【図１０】バッファ部の説明図である。

【図１１】バッファ部書込動作説明図である。

【図１２】バッファ部読出動作説明図である。

【図１３】メモリ制御部の動作説明図である。

【図１４】本発明の実施の形態のタイミング同期化構成
の説明図である。

【図１５】ＳＤＨ装置の説明図である。

【図１６】従来例の無瞬断切替部の説明図である。

【図１７】ワンダー処理の説明図である。

【図１８】ワンダー処理の説明図である。

【図１９】フレーム位相の説明図である。

【図２０】フレーム位相判定の説明図である。

【図２１】従来例のフォーマット変換部の説明図であ
る。

【図２２】タイミング同期化構成の説明図である。

【図２３】タイミング同期化の説明図である。

【図２４】無瞬断切替部の二重化構成の説明図である。

【符号の説明】

１，２ 第１，第２のフレーム位相制御部 ３ 位相判定部 ４ セレクタ ＭＰ マルチフレームパルス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 佳次 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 興野 貴愛 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 下川 清裕 福岡県福岡市相良区百道浜２丁目２番１号 富士通九州通信システム株式会社内 (72)発明者 浅田 裕 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5K014 AA03 CA02 FA01 5K028 AA07 KK01 KK12 MM07 MM12 MM18 NN02 NN22 NN32 RR01 SS14 SS24 SS28 TT01 5K047 AA16 CC02 GG11 GG44 HH02 HH12 LL06 LL10 MM12 MM24 MM27

Claims (5)

【特許請求の範囲】
1. 【請求項１】 伝送装置に於いて、 ０系と１系との二重化された伝送路を介してそれぞれ受
   信したデータを切替える無瞬断切替部を有し、 該無瞬断切替部は、前記０系と１系とに対応したフレー
   ム位相制御部と、基準フレームパルスに対してワンダー
   範囲の２倍に相当する前のタイミングを判定タイミング
   として、前記０系と１系との受信データのフレーム位相
   を判定して、フレーム位相を一致させるように前記フレ
   ーム位相制御部を制御する位相判定部と、前記０系と１
   系とに対応したフレーム位相制御部からのデータを選択
   して出力するセレクタとを備えたことを特徴とする伝送
   装置。
2. 【請求項２】 伝送装置に於いて、 ０系と１系との二重化された伝送路を介してそれぞれ受
   信したデータ入力する第１，第２の位相調整部と、 該第１，第２の位相調整部の出力データをそれぞれ入力
   して切替えて、同一のデータを０系と１系との伝送路に
   送出するセレクタを有する第１，第２の系切替部とを備
   え、 前記第１，第２の位相調整部は、該第１，第２の位相調
   整部間で位相情報等を相互に転送する系間通信部と、位
   相を制御するフレーム位相制御部と、基準フレームパル
   スに対してワンダー範囲の２倍に相当する前のタイミン
   グを判定タイミングとし、判定フレーム位相を前記系間
   通信部を介して相互に通知し、自系の判定位相と他系の
   判定位相とを基にフレーム位相を一致させるように前記
   フレーム位相制御部を制御する位相判定部とを備えたこ
   とを特徴とする伝送装置。
3. 【請求項３】 ＳＤＨ伝送システムに於けるＳＤＨ装置
   に於いて、 伝送路側フレームフォーマットを交換処理側フレームフ
   ォーマットに変換するフォーマット変換部を備え、 該フォーマット変換部は、バッファ部と、該バッファ部
   に対するデータの書込みを制御する書込制御部と、前記
   バッファ部からデータの読出しを制御する読出制御部と
   を含み、 前記バッファ部は、伝送路側フレームデータを直列並列
   変換して伝送路側フレームパルスに同期して書込む第１
   のバッファと、該第１のバッファからのデータを交換処
   理側フレームパルスに同期して書込み、且つ読出したデ
   ータを並列直列変換して交換処理側フレームデータとす
   る第２のバッファとを備えたことを特徴とするＳＤＨ装
   置。
4. 【請求項４】 前記書込制御部は、前記伝送路側フレー
   ムデータのフレーム先頭を示すフレームパルスを遅延さ
   せたタイミングで、前記伝送路側フレームデータを前記
   第１のバッファに書込む構成を備えたことを特徴とする
   請求項３記載のＳＤＨ装置。
5. 【請求項５】 装置内のタイミング信号を発生するタイ
   ミング発生装置に於いて、 装置基準フレームパルスを受信する受信ブロックと、 パッケージ内基準フレームパルスを生成するパルス生成
   ブロックと、 前記受信ブロックと前記パルス生成ブロックとに接続さ
   れたインタフェース・ブロックと、 各部にタイミング信号を供給するタイミング発生部と、 前記装置基準フレームパルスを前記受信ブロックに入力
   する第１の端子と、 基準クロック発生部からの基準クロック信号を入力する
   第２の端子と、 前記受信ブロックから前記インタフェース・ブロックを
   介して前記装置基準フレームパルスを前記基準クロック
   発生部に出力する端子と該基準クロック発生部からの基
   準タイミング信号を受信する端子とからなる第３の端子
   と、 前記パルス生成ブロックからのパッケージ内基準フレー
   ムパルスを出力する第４の端子と、 前記タイミング発生部に前記パッケージ内基準フレーム
   パルスを入力する第５の端子とをそれぞれ備えた複数の
   チップを含み、 前記第２の端子を前記基準クロック発生部に接続し、前
   記第５の端子を相互に接続し、マスタとするチップの前
   記第１の端子に装置基準フレームパルスを入力し、且つ
   第３の端子と前記基準クロック発生部とを接続し、前記
   第４の端子と前記第５の端子とを接続した構成を有する
   ことを特徴とするタイミング発生装置。