JP2007323770A - Ｓｒａｍ - Google Patents

Abstract

【課題】ＮＢＴＩによるメモリセルの劣化を緩和する機構を備えたＳＲＡＭを得ること。
【解決手段】記憶ノードＮ１が“Ｈ”レベルに、記憶ノードＮ２が“Ｌ”レベルに設定されているデータ保持状態が継続する場合に、電圧コントロール回路１１，１２が駆動されると、ロードトランジスタＱ１，Ｑ３の各ソース電極には電圧“Ｈ−β”が印加され、ドライバトランジスタＱ２，Ｑ４の各ソース電極の電位は所定値αＶ持ち上がった状態になるので、記憶ノードＮ１は“Ｈ−β”レベルとなり、記憶ノードＮ２は“Ｌ＋α”レベルとなる。ＮＢＴＩの影響を受けるロードトランジスタＱ１のゲート電圧とソース・ドレイン間電圧との電圧差は、通常動作時の電圧“Ｈ”から電圧“Ｈ−（α＋β）”に引き下げられる。これによって、当該ＳＲＡＭへのアクセスが行われない状況下において温度が高い状態で推移してもＮＢＴＩによる閾値電圧の劣化の進行を抑えることができる。
【選択図】 図１

Description

この発明は、ＬＳＩ（大規模半導体集積回路）メモリであるＳＲＡＭに関するものである。

近年、半導体集積回路の高速化と低消費電力化に伴い、ＭＯＳトランジスタの微細化と低電圧化が進んでいる。その結果、ＰチャネルのＭＯＳトランジスタでは、ある温度環境下において電流を流さずに単にオン動作状態にあるだけで閾値電圧が上昇するＮＢＴＩ（Negative Bias Temperature Instability：負バイアス温度不安定性）と呼ばれる劣化現象が発生し易くなってきた。

このＮＢＴＩによる閾値電圧の劣化は、温度と、ゲート電圧とソース・ドレイン間電圧との電圧差とに依存し、温度が高いほど、電圧差が大きいほど劣化が進行することが知られている（例えば非特許文献１等）。

ＳＲＡＭでは、同じデータを保持し続けると、そのメモリセルでは、ＮＢＴＩによってＰＭＯＳトランジスタの閾値電圧が劣化し、当該メモリセルの特性に影響を与えるので、このＮＢＴＩによる閾値電圧の劣化に起因するＳＲＡＭの特性変化が重要な問題になってきている。

図５は、ＳＲＡＭメモリセルの一般的な構成を示す回路図である。図５に示すように、ＳＲＡＭメモリセルは、電源ＶＤＤと基準の低電位である接地電位（ＧＮＤ）との間に、ＰチャネルのロードトランジスタＱ１とＮチャネルのドライバトランジスタＱ２とからなる第１のＣＭＯＳインバータ回路と、ＰチャネルのロードトランジスタＱ３とＮチャネルのドライバトランジスタＱ４とからなる第２のＣＭＯＳインバータ回路とを並列に設け、両ＣＭＯＳインバータ回路の入力端と出力端とを交差接続して２つの記憶ノードＮ１，Ｎ２を持つフリップフロップ回路を構成し、ワード線ＷＬの２値レベルによってオン・オフ動作を行うＮチャネルのアクセストランジスタＱ５，Ｑ６の一方（アクセストランジスタＱ５）を記憶ノードＮ１とビット線ＢＬとの間に設け、そのアクセストランジスタＱ５，Ｑ６の他方（アクセストランジスタＱ６）を記憶ノードＮ２と反転ビット線／ＢＬとの間に設けた構成である。

以上の構成において、データの保持状態では、ワード線ＷＬは低レベル（以降「Ｌレベル」という）であり、ビット線ＢＬと反転ビット線／ＢＬとは共に高レベル（以降「Ｈレベル」という）である。今、記憶ノードＮ１が“Ｈ”レベルに設定され、記憶ノードＮ２が“Ｌ”レベルに設定されているとする。この場合、片方のロードトランジスタＱ１は、ゲート電極に“Ｌ”レベルである接地電位（０Ｖ）が印加されオン動作状態にあるので、ドレイン電極にはソース電極と同じく“Ｈ”レベルである電源ＶＤＤの電圧（例えば１．２Ｖ）が印加された状態になる。このような状態がＰＭＯＳトランジスタにおいてＮＢＴＩの起こる電圧条件である。

図６は、データの保持状態において図５に示す２つのＰＭＯＳトランジスタのうちＮＢＴＩが起こる電圧条件が掛かった状態のＰＭＯＳトランジスタの内部状態を示す模式図である。図６に示すように、ＮＢＴＩが起こる電圧条件が掛かった状態のＰＭＯＳトランジスタ（図５に示す例ではロードトランジスタＱ１）では、ゲート電極Ｇに接地電位（０Ｖ）が印加され、ソース電極Ｓ（ドレイン電極Ｄ）とドレイン電極Ｄ（ソース電極Ｓ）とに電源ＶＤＤの電圧（例えば１．２Ｖ）が印加された状態になる。この状態で基板（ｎ−ｗｅｌｌ）の温度が高い状態で推移すると、ＮＢＴＩによる閾値電圧の劣化が進行し、読み出し時に充分なドレイン電流が流れないことが起こる。

このように、ＳＲＡＭのメモリセルでは、“０”ビットまたは“１”ビットのデータを保持した状態では、片方のＰＭＯＳトランジスタは、ＮＢＴＩの起こる電圧条件である「ゲート電極に接地電位が印加され、ソース電極とドレイン電極とに共に電源電圧が印加された」状態になる。

一方、ＳＲＡＭでは、メモリセルに記憶したデータの保持安定性を示す指標としてＳＮＭ（Static Noise Margin）がある。ＳＮＭが大きいメモリセルでは、安定した保持動作を示し、逆データを書き込むときは書き込み難くなる特性を示す。そのため、ＳＮＭは、データの保持安定性とデータの書き込み容易性との兼ね合いで定められるが、ＮＢＴＩによってＰＭＯＳトランジスタの閾値電圧が劣化すると、劣化前にＳＮＭの特性に問題のなかったメモリセルでも劣化後はＳＮＭの特性が悪くなる可能性がある。

ＩＢＭのＮＢＴＩに関する発表「IEDM2005 3.5 65nmCMOS Technology for low power applications」や「IRPS2006 Impact of NBTI Induced Statistical Variations to SRAM Cell Stability」等

しかしながら、ＮＢＴＩの発生要件から解るように、基本的にＮＢＴＩによる劣化を回避する技術は考え難いので、従来では、逆データを書き込む、電源を切る、あるいは電源電位を下げるなどの措置を採らない限りＮＢＴＩによる閾値電圧の劣化を抑えることができないという状況にある。

この発明は、上記に鑑みてなされたものであり、ＮＢＴＩによるメモリセルの劣化を緩和する機構を内蔵したＳＲＡＭを得ることを目的とする。

また、この発明は、前記「ＮＢＴＩによるメモリセルの劣化を緩和する機構」を利用してメモリセルのＳＮＭ特性に関わるスクリーニングを可能にするＳＲＡＭを得ることを目的とする。

上述した目的を達成するために、この発明は、電源と基準の低電位との間に、ＰチャネルのロードトランジスタとＮチャネルのドライバトランジスタとからなるＣＭＯＳインバータ回路の２つを並列に設け、両ＣＭＯＳインバータ回路の入力端と出力端とを交差接続して２つの記憶ノードを持つフリップフロップ回路を構成し、ワード線の２値レベルによってオン・オフ動作を行う２つのＮチャネルのアクセストランジスタのそれぞれを前記２つの記憶ノードの対応するものと２つのビット線の対応するものとの間に設けた構成のメモリセルを備えたＳＲＡＭにおいて、前記メモリセルの前記電源と前記２つのＣＭＯＳインバータ回路との間に、前記電源の出力電圧を所定値だけ下げて前記２つのＣＭＯＳインバータ回路に供給する第１の電圧コントロール回路を設け、かつ前記基準の低電位と前記２つのＣＭＯＳインバータ回路との間に、前記基準の低電位よりも所定値だけ持ち上がった電圧状態を形成する第２の電圧コントロール回路を設けたことを特徴とする。

この発明によれば、一方の記憶ノードＮ１が“Ｈ”レベルに、他方の記憶ノードＮ２が“Ｌ”レベルに設定されているデータ保持状態において、第１及び第２の電圧コントロール回路が駆動されると、２つのロードトランジスタの各高電位側接続電極には通常の動作電圧“Ｈ”よりも所定値βだけ下がった電圧“Ｈ−β”が印加され、２つのドライバトランジスタの各低電位側接続電極の電位は基準の低電位よりも所定値αだけ持ち上がった電圧状態になるので、記憶ノードＮ１は“Ｈ−β”レベルとなり、記憶ノードＮ２は“Ｌ＋α”レベルとなる。ＮＢＴＩの影響を受けるロードトランジスタのゲート電圧とソース・ドレイン間電圧との電圧差は、通常動作時の電圧“Ｈ”から電圧“Ｈ−（α＋β）”に引き下げられる。これによって、当該ＳＲＡＭへのアクセスが行われない状況下において温度が高い状態で推移してもＮＢＴＩによる閾値電圧の劣化の進行を抑えることができる。

この発明によれば、ＮＢＴＩによる閾値電圧の劣化の進行を抑えることができるという効果を奏する。

以下に図面を参照して、この発明にかかるＳＲＡＭの好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１によるＳＲＡＭにおけるメモリセルの構成を示す回路図である。なお、メモリセルの基本的な構成は、図５にて説明したので、図１では、この実施の形態１に関わる部分を中心に説明する。

ＮＴＢＩによるＰＭＯＳトランジスタの閾値電圧の劣化は、ゲート電圧とソース・ドレイン間電圧との電圧差に依存し、その電圧差が大きいほど劣化が進行するので、その電圧差を小さくする機構、つまりＮＢＴＩによるメモリセルの劣化を緩和する機構として、図１に示すように、電源ＶＤＤとロードトランジスタＱ１，Ｑ３との間に電圧コントロール回路１１が設けられ、基準の低電位である接地電位（ＧＮＤ）とドライバトランジスタＱ２，Ｑ４との間に電圧コントロール回路１２が設けられている。

電圧コントロール回路１１は、電源ＶＤＤの出力電圧（例えば１．２Ｖ）を所定値β（Ｖ）だけ下げてロードトランジスタＱ１，Ｑ３の各高電位側接続電極（ソース電極）に印加することができる。また、電圧コントロール回路１２は、ドライバトランジスタＱ２，Ｑ４の各低電位側接続電極（ソース電極）の電位を基準の低電位である接地電位（０Ｖ）よりも所定値α（Ｖ）だけ持ち上がった電圧状態にすることができる。

この電圧コントロール回路１１，１２は、それぞれ、当該ＳＲＡＭへのアクセスの無い状態が所定期間内継続する場合に駆動される。したがって、図５にて説明したように記憶ノードＮ１が“Ｈ”レベル（今の例では１．２Ｖ）に設定され、記憶ノードＮ２が“Ｌ”レベル（今の例では０Ｖ）に設定されているデータ保持状態が継続する場合に、電圧コントロール回路１１，１２が駆動されると、ロードトランジスタＱ１，Ｑ３の各高電位側接続電極（ソース電極）には電圧“Ｈ−β”が印加され、ドライバトランジスタＱ２，Ｑ４の各低電位側接続電極（ソース電極）の電位は所定値α（Ｖ）持ち上がった状態になるので、記憶ノードＮ１の保持データは“Ｈ−β”レベルとなり、記憶ノードＮ２の保持データは“Ｌ＋α”レベルとなる。

このように、データ保持状態が継続する場合には、ＮＢＴＩの影響を受けるロードトランジスタＱ１のゲート電圧とソース・ドレイン間電圧との電圧差は、通常動作時の電圧“Ｈ”から電圧“Ｈ−（α＋β）”に引き下げられる。

図２は、データの保持状態において図１に示す２つのＰＭＯＳトランジスタのうちオン動作状態にあるＰＭＯＳトランジスタでのＮＢＴＩによるメモリセルの劣化を緩和する措置を採った場合の内部状態を示す模式図である。ＳＲＡＭのメモリセルでは、“０”ビットまたは“１”ビットのデータを保持した状態では、片方のＰＭＯＳトランジスタ（ロードトランジスタ）は、オン動作状態にある。図１に示す例では、ロードトランジスタＱ１である。

そのオン動作状態にあるロードトランジスタでは、電圧コントロール回路１１，１２が駆動されると、図２に示すように、ゲート電極Ｇに接地電位（０Ｖ）よりも高い所定値α（Ｖ）の電圧が印加され、ソース電極Ｓ（ドレイン電極Ｄ）とドレイン電極Ｄ（ソース電極Ｓ）とに電源ＶＤＤの電圧（例えば１．２Ｖ）よりも所定値β（Ｖ）だけ低い電圧「１．２−β」（Ｖ）が印加された状態になる。

つまり、データの保持状態においてＮＢＴＩによる閾値電圧の劣化が起こる可能性のあるＰＭＯＳトランジスタ（ロードトランジスタ）は、そのデータ保持状態が継続する状況下では、ゲート電圧とソース・ドレイン間電圧との電圧差が、今の例では、通常動作時の１．２Ｖから「１．２−（α＋β）」（Ｖ）に引き下げられる。これによって、当該ＳＲＡＭへのアクセスが行われない状況下において基板（ｎ−ｗｅｌｌ）の温度が高い状態で推移してもＮＢＴＩによる閾値電圧の劣化の進行を抑えることができる。

ここで、前記したように、ＮＢＴＩによってＰチャネルのロードトランジスタＱ１またはロードトランジスタＱ３の閾値電圧が劣化すると、劣化前にＳＮＭの特性に問題のなかったメモリセルでも劣化後はＳＮＭの特性が悪くなる可能性がある。上記した２つの電圧コントロール回路１１，１２を用いれば、ＳＮＭの特性に関わるスクリーニングを行うことができる。それを以下に、実施の形態２，３として説明する。

実施の形態２．
図３は、この発明の実施の形態２として、メモリセルのＳＮＭ特性のスクリーニングを行う手順を説明する回路図である。メモリセルのＳＮＭ特性は、アクセストランジスタＱ５，Ｑ６の閾値電圧Ｖｔｈ（Ｎｃｈ）と、ロードトランジスタＱ１，Ｑ３の閾値電圧Ｖｔｈ（Ｐｃｈ）との関係で規定されるが、閾値電圧Ｖｔｈ（Ｎｃｈ）が低く、閾値電圧Ｖｔｈ（Ｐｃｈ）が高い場合に、ＳＮＭのマージンが少なくなり、データの保持性能が悪くなる。

そこで、ＳＮＭのテスト時に、図３に示すように、電圧コントロール回路１２の動作を停止してドライバトランジスタＱ２，Ｑ４の各低電位側接続電極（ソース電極）の電位を基準の低電位である接地電位（０Ｖ）に維持した状態で、電圧コントロール回路１１を駆動してロードトランジスタＱ１，Ｑ３の各高電位側接続電極（ソース電極）に通常の動作電圧“Ｈ”（今の例では１．２Ｖ）よりも所定値β（Ｖ）だけ低い電圧“Ｈ−β”を印加し、ロードトランジスタＱ１，Ｑ３の駆動能力を下げる措置を採る。

これによって、ロードトランジスタＱ１またはロードトランジスタＱ３の閾値電圧Ｖｔｈが高くＳＮＭのマージンの小さいメモリセルをスクリーニングすることができる。

実施の形態３．
図４は、この発明の実施の形態３として、メモリセルの書き込み試験によるスクリーニングを行う手順を説明する回路図である。前記したように、ＳＮＭが大きいメモリセルでは、データの書き込みが難しくなる。データの書き込みマージンは、アクセストランジスタＱ５，Ｑ６の閾値電圧Ｖｔｈが高く、ロードトランジスタＱ１，Ｑ３の閾値電圧Ｖｔｈが低い場合に、少なくなる。

そこで、データの書き込みテスト時に、電圧コントロール回路１１の動作を停止して電源ＶＤＤの電圧“Ｈ”（今の例では１．２Ｖ）をロードトランジスタＱ１，Ｑ３の各高電位側接続電極（ソース電極）に印加した状態で、電圧コントロール回路１２を駆動してドライバトランジスタＱ２，Ｑ４の各低電位側接続電極（ソース電極）の電位を基準の低電位（図示例では０Ｖ）から所定値α（Ｖ）だけ持ち上がった“Ｌ＋α”の電圧状態に維持してアクセストランジスタＱ５，Ｑ６の駆動能力を下げる措置を採る。

これによって、アクセストランジスタＱ５またはアクセストランジスタＱ６の閾値電圧Ｖｔｈが高く書き込みマージンの少ないメモリセルをスクリーニングすることができる。

以上のように、この発明にかかるＳＲＡＭは、ＮＢＴＩによるメモリセルの劣化の進行を抑えるのに有用であり、特に、ＮＢＴＩによる劣化を含めて検出漏れの特性不良メモリセルのスクリーニングに好適である。

この発明の実施の形態１によるＳＲＡＭにおけるメモリセルの構成を示す回路図である。 データの保持状態において図１に示す２つのＰＭＯＳトランジスタのうちオン動作状態にあるＰＭＯＳトランジスタでのＮＢＴＩによるメモリセルの劣化を緩和する措置を採った場合の内部状態を示す模式図である。 この発明の実施の形態２として、メモリセルのＳＮＭ特性のスクリーニングを行う手順を説明する回路図である。 この発明の実施の形態３として、メモリセルの書き込み試験によるスクリーニングを行う手順を説明する回路図である。 ＳＲＡＭメモリセルの一般的な構成を示す回路図である。 データの保持状態において図５に示す２つのＰＭＯＳトランジスタのうちＮＢＴＩが起こる電圧条件が掛かった状態のＰＭＯＳトランジスタの内部状態を示す模式図である。

符号の説明

１，２ 電圧コントロール回路
Ｑ１，Ｑ３ ロードトランジスタ（ＰＭＯＳトランジスタ）
Ｑ２，Ｑ４ ドライバトランジスタ（ＮＭＯＳトランジスタ）
Ｑ５，Ｑ６ アクセストランジスタ（ＮＭＯＳトランジスタ）
ＷＬ ワード線
ＢＬ ビット線
／ＢＬ 反転ビット線
Ｎ１，Ｎ２ 記憶ノード

Claims (6)

1. 電源と基準の低電位との間に、ＰチャネルのロードトランジスタとＮチャネルのドライバトランジスタとからなるＣＭＯＳインバータ回路の２つを並列に設け、両ＣＭＯＳインバータ回路の入力端と出力端とを交差接続して２つの記憶ノードを持つフリップフロップ回路を構成し、ワード線の２値レベルによってオン・オフ動作を行う２つのＮチャネルのアクセストランジスタのそれぞれを前記２つの記憶ノードの対応するものと２つのビット線の対応するものとの間に設けた構成のメモリセルを備えたＳＲＡＭにおいて、
   前記メモリセルの前記電源と前記２つのＣＭＯＳインバータ回路との間に、前記電源の出力電圧を所定値だけ下げて前記２つのＣＭＯＳインバータ回路に供給する第１の電圧コントロール回路を設け、かつ
   前記メモリセルの前記基準の低電位と前記２つのＣＭＯＳインバータ回路との間に、前記基準の低電位よりも所定値だけ持ち上がった電圧状態を形成する第２の電圧コントロール回路を設けた
   ことを特徴とするＳＲＡＭ。
2. 当該ＳＲＡＭへのアクセスが行われない状態が所定期間継続するとき、前記第１および第２の電圧コントロール回路を駆動する手段を備えていることを特徴とする請求項１に記載のＳＲＡＭ。
3. 前記第２の電圧コントロール回路の動作を停止して前記基準の低電位と前記２つのＣＭＯＳインバータ回路との間を接続した状態において、前記第１の電圧コントロール回路を駆動してＳＮＭの少ないメモリセルをスクリーニングする手段を備えていることを特徴とする請求項１に記載のＳＲＡＭ。
4. 前記第１の電圧コントロール回路の動作を停止して前記電源と前記２つのＣＭＯＳインバータ回路との間を接続した状態において、前記第２の電圧コントロール回路を駆動して書き込みマージンの少ないメモリセルをスクリーニングする手段を備えていることを特徴とする請求項１に記載のＳＲＡＭ。
5. 電源と基準の低電位との間に、ＰチャネルのロードトランジスタとＮチャネルのドライバトランジスタとからなるＣＭＯＳインバータ回路の２つを並列に設け、両ＣＭＯＳインバータ回路の入力端と出力端とを交差接続して２つの記憶ノードを持つフリップフロップ回路を構成し、ワード線の２値レベルによってオン・オフ動作を行う２つのＮチャネルのアクセストランジスタのそれぞれを前記２つの記憶ノードの対応するものと２つのビット線の対応するものとの間に設けた構成のメモリセルを備えたＳＲＡＭにおいて、
   前記メモリセルの前記電源と前記２つのＣＭＯＳインバータ回路との間に、前記電源の出力電圧を所定値だけ下げて前記２つのＣＭＯＳインバータ回路に供給する電圧コントロール回路を設け、
   前記電圧コントロール回路を駆動してＳＮＭの少ないメモリセルをスクリーニングする手段を備えている
   ことを特徴とするＳＲＡＭ。
6. 電源と基準の低電位との間に、ＰチャネルのロードトランジスタとＮチャネルのドライバトランジスタとからなるＣＭＯＳインバータ回路の２つを並列に設け、両ＣＭＯＳインバータ回路の入力端と出力端とを交差接続して２つの記憶ノードを持つフリップフロップ回路を構成し、ワード線の２値レベルによってオン・オフ動作を行う２つのＮチャネルのアクセストランジスタのそれぞれを前記２つの記憶ノードの対応するものと２つのビット線の対応するものとの間に設けた構成のメモリセルを備えたＳＲＡＭにおいて、
   前記メモリセルの前記基準の低電位と前記２つのＣＭＯＳインバータ回路との間に、前記基準の低電位よりも所定値だけ持ち上がった電圧状態を形成する電圧コントロール回路とを設け、
   前記電圧コントロール回路を駆動して書き込みマージンの少ないメモリセルをスクリーニングする手段を備えている
   ことを特徴とするＳＲＡＭ。

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