[go: up one dir, main page]

JP2006093670A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006093670A
JP2006093670A JP2005237209A JP2005237209A JP2006093670A JP 2006093670 A JP2006093670 A JP 2006093670A JP 2005237209 A JP2005237209 A JP 2005237209A JP 2005237209 A JP2005237209 A JP 2005237209A JP 2006093670 A JP2006093670 A JP 2006093670A
Authority
JP
Japan
Prior art keywords
field effect
effect transistor
film
semiconductor device
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005237209A
Other languages
English (en)
Other versions
JP4938262B2 (ja
Inventor
Naohiko Kimizuka
直彦 君塚
Toshiyuki Iwamoto
敏幸 岩本
Kiyotaka Imai
清隆 今井
Yuuri Masuoka
有里 益岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
NEC Corp
Original Assignee
NEC Electronics Corp
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp, NEC Corp filed Critical NEC Electronics Corp
Priority to JP2005237209A priority Critical patent/JP4938262B2/ja
Priority to US11/210,873 priority patent/US7754570B2/en
Publication of JP2006093670A publication Critical patent/JP2006093670A/ja
Application granted granted Critical
Publication of JP4938262B2 publication Critical patent/JP4938262B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H10D64/0134—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10P32/20—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D64/01352—
    • H10P14/6927—
    • H10P14/6928—
    • H10P30/204—
    • H10P30/212—
    • H10P30/225—

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】 従来のチャネル領域に不純物を注入することのみで閾値電圧を調整するよりも少ない不純物量で電界効果型トランジスタの閾値電圧を調整する。
【解決手段】 半導体装置１００は、シリコン基板１０１と、シリコン基板１０１上に形成されたＳｉＯＮ膜１１３および多結晶シリコン膜１０６を含むＰ型ＭＯＳＦＥＴ１０３を備える。多結晶シリコン膜１０６とＳｉＯＮ膜１１３との界面１１５に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属が存在する構成とし、界面１１５における当該金属の濃度を５×１０13ａｔｏｍｓ／ｃｍ2以上１．４×１０15ａｔｏｍｓ／ｃｍ2未満とする。
【選択図】 図１

Description

本発明は、電界効果型トランジスタを備えた半導体装置およびその製造方法に関する。
電界効果型トランジスタを有する半導体装置において、トランジスタの閾値電圧を制御する方法として、従来、チャネル領域に不純物を注入し、その注入量を調整する方法が採用されていた（特許文献１）。ところが、チャネル不純物量の調整のみにより閾値電圧を制御する場合、チャネル領域に注入される不純物量の増加は、不純物散乱によるオン電流の低下やＧＩＤＬ（Gate-Induced Drain Leakage）電流の増加や、基板電圧印加時の基板電流増加につながる。このため、チャネル領域に注入される不純物量が多い高閾値の低消費電力向けデバイス等において、オン電流の低下やＧＩＤＬ電流が増加することがあった。また、基板電圧効果を積極的に使用する半導体装置において、基板電圧印加時の基板電流が増加することがあった。
そこで、特許文献１では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を有する半導体装置において、ＮチャネルＴＦＴのゲート酸化膜厚とＰチャネルＴＦＴのゲート酸化膜厚とを異ならせる技術が提案されている。ゲート酸化膜の膜厚を変えることにより、ＮチャネルＴＦＴとＰチャネルＴＦＴの閾値を独立して制御することができるとされている。
一方、半導体装置の構成材料として、近年、ｈｉｇｈ−ｋとよばれる高誘電率膜の利用が検討され始めている。ｈｉｇｈ−ｋ材料の代表的なものとしては、Ｚｒ、Ｈｆ等を含む酸化物が挙げられる。こうした材料をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート絶縁膜に用いることにより、ゲート絶縁膜の物理的な厚みをある程度厚くしても電気的なシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができる。このため、ＭＯＳＦＥＴ特性の向上のためにＭＯＳ容量を増大させること、およびゲートリーク電流を従来のシリコン酸化膜を用いた場合に比べて低減することが可能となる。
特許文献２には、このようなｈｉｇｈ−ｋ材料を用いたＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含むＣＭＯＳデバイスが開示されている。ここで、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴは、シリコン酸化膜等の低誘電率膜と、高誘電率膜とにより構成されたゲート絶縁膜と、多結晶シリコン等により構成されたゲート電極とを含む。ゲート電極は、ゲート絶縁膜の高誘電率膜に接して設けられている。
特開平６−２２２３８７号公報 特開２００２−２８０４６１号公報 C. Hobbs他１７名、「Fermi Level Pinning at the PolySi/Metal Oxide Interface」、2003 Symposium on VLSI Technology Digest of Technical Papers
ところが、上記特許文献１に記載の方法の場合、ゲート酸化膜の膜厚を変えるための工程が必要となり、製造プロセス全体が複雑化してしまっていた。
また、上記特許文献２に記載のｈｉｇｈ−ｋ材料を用いたＣＭＯＳデバイスについて本発明者が検討したところ、ゲート絶縁膜を高誘電率膜で構成し、ゲート電極を多結晶シリコンで構成した場合、閾値電圧が所望の値以上に上昇することが明らかになった。
本発明は、上記事情に鑑みてなされたものであり、従来のチャネル領域に不純物を注入することのみで閾値電圧を調整するよりも少ない不純物量で電界効果型トランジスタの閾値電圧を調整する技術を提供する。
本発明者は、上記特許文献２のｈｉｇｈ−ｋ材料を用いたＣＭＯＳデバイスについて検討した。そして、ｈｉｇｈ−ｋ材料を用いた際の閾値電圧の上昇は、高誘電率膜中の特定の元素の存在により生じることを見出した。さらに、本発明者は、ｈｉｇｈ−ｋ膜中に存在する当該特定の元素の濃度範囲とは異なる濃度範囲で特定の元素をゲート電極に接して存在させることにより、閾値電圧の調整が可能であることを見出し、本発明に至った。
本発明によれば、
半導体基板と、
前記半導体基板の上に設けられたＳｉ含有ゲート電極と、
前記半導体基板と前記Ｓｉ含有ゲート電極との間に設けられ、前記Ｓｉ含有ゲート電極と接するゲート絶縁膜と、
を含む複数の電界効果型トランジスタを備え、
前記複数の電界効果型トランジスタにおいては、前記Ｓｉ含有ゲート電極と前記ゲート絶縁膜との界面に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属が存在し、
前記界面における前記金属の濃度が５×１０13ａｔｏｍｓ／ｃｍ2以上１．４×１０１5ａｔｏｍｓ／ｃｍ2未満であり、
少なくとも１つの前記電界効果トランジスタのチャネル領域中の不純物濃度は、他の前記電界効果トランジスタのチャネル領域中の不純物濃度と異なることを特徴とする半導体装置が提供される。
本発明の半導体装置は、電界効果型トランジスタのＳｉ含有ゲート電極とゲート絶縁膜との界面に上記金属が上記濃度で存在する構成となっている。電界効果型トランジスタの閾値電圧は、上記濃度範囲において上記金属濃度に応じて変化する。このため、これらの金属を閾値電圧変動領域の濃度で用いることにより、電界効果型トランジスタの閾値電圧の調整が可能な構成となっている。よって、本発明によれば、電界効果型トランジスタの閾値電圧を精度よく調整することができる。
なお、後述するように、上記金属の濃度が上記範囲よりも大きい所定濃度以上の範囲、たとえば、従来の高誘電率膜中における上記金属の濃度においては、電界効果型トランジスタの閾値電圧が所望の値より高くなり、そして、上記金属濃度による変動が小さい。このため、ゲート絶縁膜に接して従来の高誘電率膜が設けられた従来の構成では、本発明の効果が得られない。
また、前述した特許文献１の場合のように、従来においては、チャネル領域へのイオン注入量のみにより電界効果型トランジスタの閾値電圧を調整していた。これに対し、本発明においては、上記金属濃度により閾値電圧を調整することが可能であるため、チャネル領域へのイオン注入を併用する場合にも、イオン注入量を減少させることができる。このため、電界効果型トランジスタのオン電流を向上させることができる。また、電界効果型トランジスタのＧＩＤＬ電流の低減や基板電圧印加時の基板電流低減が可能である。
また、本発明の半導体装置においては、電界効果トランジスタのＳｉ含有ゲート電極とゲート絶縁膜との界面に上記金属が上記濃度で存在するため、閾値電圧の調整をチャネル注入で行い、かつチャネル注入量を減らすことが可能となり、少なくとも１つの前記電界効果トランジスタのチャネル領域中の不純物濃度が、他の前記電界効果トランジスタのチャネル領域中の不純物濃度と異なる構成を高い歩留まりで安定的に実現できる。
本発明によれば、
半導体基板と、
前記半導体基板の上に設けられたＳｉ含有ゲート電極と、
前記半導体基板と前記Ｓｉ含有ゲート電極との間に設けられ、前記Ｓｉ含有ゲート電極と接するゲート絶縁膜と、
を含む複数の電界効果型トランジスタを備え、
前記複数の電界効果型トランジスタにおいては、前記ゲート絶縁膜に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属が存在し、
前記ゲート絶縁膜における前記金属の濃度が５×１０13ａｔｏｍｓ／ｃｍ3以上１．４×１０15ａｔｏｍｓ／ｃｍ3未満であり、
少なくとも１つの前記電界効果トランジスタのチャネル領域中の不純物濃度は、他の前記電界効果トランジスタのチャネル領域中の不純物濃度と異なることを特徴とする半導体装置が提供される。
本発明の半導体装置は、電界効果型トランジスタのＳｉ含有ゲート電極に接するゲート絶縁膜中に上記金属が上記濃度で存在する構成となっている。電界効果型トランジスタの閾値電圧は、上記濃度範囲において上記金属濃度に応じて変化する。このため、ゲート絶縁膜中にこれらの金属を閾値電圧変動領域の濃度で存在させることにより、電界効果型トランジスタの閾値電圧の調整が可能な構成となっている。よって、本発明によれば、チャネル不純物注入量の低減が可能である。
本発明の半導体装置において、前記ゲート絶縁膜は、前記金属およびＳｉを含む構成とすることができる。こうすることにより、Ｓｉ含有ゲート電極に接するゲート絶縁膜を、上記金属がＳｉにより希釈された構成とすることができる。このため、チャネル不純物注入量を確実に低減し、電界効果型トランジスタの閾値電圧を確実に調整することが可能である。
本発明の半導体装置において、前記複数の電界効果型トランジスタが、複数の同じ導電型の電界効果型トランジスタを含み、前記複数の同じ導電型の電界効果型トランジスタの前記界面が、種類および濃度が共通の前記金属を含み、前記複数の同じ導電型の電界効果型トランジスタに含まれる一の前記電界効果トランジスタのチャネル領域中の不純物濃度と、前記複数の同じ導電型の電界効果型トランジスタに含まれる他の前記電界効果型トランジスタのチャネル領域中の不純物濃度とが異なってもよい。
また、本発明の半導体装置において、前記複数の電界効果型トランジスタが、複数の同じ導電型の電界効果型トランジスタを含み、前記複数の同じ導電型の電界効果型トランジスタの前記ゲート絶縁膜が、種類および濃度が共通の前記金属を含み、前記複数の同じ導電型の電界効果型トランジスタに含まれる一の前記電界効果トランジスタのチャネル領域中の不純物濃度と、前記複数の同じ導電型の電界効果型トランジスタに含まれる他の前記電界効果型トランジスタのチャネル領域中の不純物濃度とが異なってもよい。
本発明の半導体装置において、前記複数の電界効果型トランジスタは、Ｎチャネル電界効果型トランジスタと、Ｐチャネル電界効果型トランジスタとを含み、前記Ｎチャネル電界効果型トランジスタの前記界面と、前記Ｐチャネル電界効果型トランジスタの前記界面とは、共通する前記金属を含む構成とすることができる。また、本発明において、前記Ｎチャネル電界効果型トランジスタの前記界面と、前記Ｐチャネル電界効果型トランジスタの前記界面とは、共通する前記金属を複数含む構成とすることができる。
また、本発明の半導体装置において、前記複数の電界効果型トランジスタは、Ｎチャネル電界効果型トランジスタと、Ｐチャネル電界効果型トランジスタとを含み、前記Ｎチャネル電界効果型トランジスタの前記ゲート絶縁膜と、前記Ｐチャネル電界効果型トランジスタの前記ゲート絶縁膜とは、共通する前記金属を含む構成とすることができる。また、本発明において、前記Ｎチャネル電界効果型トランジスタの前記ゲート絶縁膜と、前記Ｐチャネル電界効果型トランジスタの前記ゲート絶縁膜とは、共通する前記金属を複数含む構成とすることができる。
こうすることにより、Ｎチャネル電界効果型トランジスタおよびＰチャネル電界効果型トランジスタの閾値電圧の制御性に優れた半導体装置を簡素なプロセスで作製することができる。
本発明の半導体装置において、前記複数の電界効果型トランジスタは、Ｎチャネル電界効果型トランジスタと、Ｐチャネル電界効果型トランジスタとを含み、前記Ｎチャネル電界効果型トランジスタの前記界面と、前記Ｐチャネル電界効果型トランジスタの前記界面とは、異なる前記金属を含む構成とすることができる。
また、本発明の半導体装置において、前記複数の電界効果型トランジスタは、Ｎチャネル電界効果型トランジスタと、Ｐチャネル電界効果型トランジスタとを含み、前記Ｎチャネル電界効果型トランジスタの前記ゲート絶縁膜と、前記Ｐチャネル電界効果型トランジスタの前記ゲート絶縁膜とは、異なる前記金属を含む構成とすることができる。
こうすることにより、Ｎチャネル電界効果型トランジスタおよびＰチャネル電界効果型トランジスタのそれぞれの特性を向上させることができる。また、それぞれの閾値電圧の制御性をさらに向上させることができる。
本発明の半導体装置において、前記複数の電界効果型トランジスタは、前記金属としてＡｌを含むＮチャネル電界効果型トランジスタを含む構成とすることができる。また、本発明の半導体装置において、前記複数の電界効果型トランジスタは、前記金属としてＨｆまたはＺｒを含むＰチャネル電界効果型トランジスタを含んでもよい。こうすることにより、電界効果型トランジスタの閾値電圧をさらに確実に調節することができる。
本発明によれば、半導体基板と、前記半導体基板の上に設けられたＳｉ含有ゲート電極と、前記半導体基板と前記Ｓｉ含有ゲート電極との間に設けられ、前記Ｓｉ含有ゲート電極と接するゲート絶縁膜と、を含む電界効果型トランジスタを備え、前記Ｓｉ含有ゲート電極と前記ゲート絶縁膜との界面に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属が存在し、前記界面における前記金属の濃度が５×１０13ａｔｏｍｓ／ｃｍ2以上１．４×１０15ａｔｏｍｓ／ｃｍ2未満であることを特徴とする半導体装置が提供される。
本発明の半導体装置は、電界効果型トランジスタのＳｉ含有ゲート電極とゲート絶縁膜との界面に上記金属が上記濃度で存在する構成となっている。電界効果型トランジスタの閾値電圧は、上記濃度範囲において上記金属濃度に応じて変化する。このため、これらの金属を閾値電圧変動領域の濃度で用いることにより、電界効果型トランジスタの閾値電圧の調整が可能な構成となっている。よって、本発明によれば、電界効果型トランジスタの閾値電圧を精度よく調整することができる。
本発明の半導体装置において、前記電界効果型トランジスタは、Ｎチャネル電界効果型トランジスタと、Ｐチャネル電界効果型トランジスタとを含み、前記Ｎチャネル電界効果型トランジスタの前記界面と、前記Ｐチャネル電界効果型トランジスタの前記界面とは、共通する前記金属を含む構成とすることができる。また、本発明において、前記Ｎチャネル電界効果型トランジスタの前記界面と、前記Ｐチャネル電界効果型トランジスタの前記界面とは、共通する前記金属を複数含む構成とすることができる。
こうすることにより、Ｎチャネル電界効果型トランジスタおよびＰチャネル電界効果型トランジスタの閾値電圧の制御性に優れた半導体装置を簡素なプロセスで作製することができる。
本発明において、複数の同じ導電型の前記電界効果型トランジスタを含み、前記複数の同じ導電型の電界効果型トランジスタの前記界面が、種類および濃度が共通の前記金属を含み、前記複数の同じ導電型の電界効果型トランジスタに含まれる一の前記電界効果トランジスタのチャネル領域中の不純物濃度と、前記複数の同じ導電型の電界効果型トランジスタに含まれる他の前記電界効果型トランジスタのチャネル領域中の不純物濃度とが異なってもよい。
本発明の半導体装置において、前記Ｓｉ含有ゲート電極がＮｉまたはＧｅを含んでもよい。こうすることにより、Ｓｉ含有ゲート電極のゲート空乏層の膜厚の低減または低抵抗化が図られる。
本発明の半導体装置において、前記ゲート絶縁膜がＳｉＯＮ膜を含んでもよい。こうすることにより、Ｓｉ含有ゲート電極中の不純物元素の半導体基板への拡散を抑制することができる。このため、電界効果型トランジスタの閾値電圧のばらつきを低減することができる。
本発明によれば、所定の導電型のウェルが形成された半導体基板にチャネル領域を形成する工程と、前記チャネル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属を前記ゲート絶縁膜に接するように存在させる工程と、前記ゲート絶縁膜上に、Ｓｉ含有ゲート電極膜を前記金属に接するように設ける工程と、を含む電界効果型トランジスタの製造方法であって、当該電界効果型トランジスタの閾値電圧をあらかじめ設定するとともに、前記ゲート絶縁膜と前記Ｓｉ含有ゲート電極膜との界面における前記金属の濃度と当該電界効果型トランジスタの閾値電圧の上昇量との関係をあらかじめ取得し、前記関係に基いて、前記閾値電圧に対応する前記チャネル領域中の不純物の注入量と前記金属の前記濃度とを決定し、決定された前記注入量および前記濃度に基づいて当該電界効果型トランジスタを製造することを特徴とする半導体装置の製造方法が提供される。
また、本発明によれば、所定の導電型のウェルが形成された半導体基板にチャネル領域を形成する工程と、前記チャネル領域上に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接し、Ｓｉ含有ゲート電極膜を形成する工程と、を含む電界効果型トランジスタの製造方法であって、当該電界効果型トランジスタの閾値電圧をあらかじめ設定するとともに、前記ゲート絶縁膜中の前記金属の濃度と当該電界効果型トランジスタの閾値電圧の上昇量との関係をあらかじめ取得し、前記関係に基づいて、前記閾値電圧に対応する前記チャネル領域中の不純物の注入量と前記金属の前記濃度とを決定し、決定された前記注入量および前記濃度に基づいて当該電界効果型トランジスタを製造することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、あらかじめ取得した上記金属の濃度と当該電界効果型トランジスタの閾値電圧の上昇量との関係に基づき、設定された閾値電圧となるようにチャネル領域中の不純物の注入量と金属の前記濃度とが決定されて、決定に基づいて当該電界効果型トランジスタが製造される。このため、所望の閾値電圧を有する電界効果型トランジスタを簡素なプロセスで安定的に製造することができる。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
たとえば、本発明の半導体装置において、Ｓｉ含有ゲート電極の側壁を覆う絶縁性のバリア膜を有する構成とすることができる。こうすることにより、電界効果型トランジスタの閾値電圧を上記金属濃度に応じてさらに確実に調節することができる。また、本発明において、バリア膜がＳｉおよびＮを含む構成とすることができる。こうすることにより、閾値電圧の調整をより一層確実に行うことができる。
また、本発明の半導体装置において、ゲート絶縁膜が高誘電率膜を含む構成とすることができる。
本発明によれば、ゲート電極とゲート絶縁膜との界面に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属を存在させ、界面における金属の濃度を５×１０13ａｔｏｍｓ／ｃｍ2以上１．４×１０１5ａｔｏｍｓ／ｃｍ2未満とすることにより、従来のチャネル領域に不純物を注入することのみで閾値電圧を調整するよりも少ない不純物量で電界効果型トランジスタの閾値電圧を調整する技術が実現される。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本実施形態に係る半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、シリコン基板１０１と、シリコン基板１０１上に設けられたＰ型ＭＯＳＦＥＴ１０３とを有する。また、Ｐ型ＭＯＳＦＥＴ１０３の外周部に、素子分離領域１０２が設けられている。
Ｐ型ＭＯＳＦＥＴ１０３において、シリコン基板１０１に設けられたＮ型の導電型を有するＮウェル１０４内に、一対の不純物拡散領域１１０が設けられ、これらの間にチャネル領域１０５が形成されている。不純物拡散領域１１０は、Ｎウェル１０４表面にＰ型不純物がドープされた拡散層である。一方がソース領域、他方がドレイン領域となる。また、Ｎウェル１０４内に、エクステンション領域１４０が設けられている。
チャネル領域１０５上にゲート絶縁膜としてＳｉＯＮ膜１１３が設けられ、ＳｉＯＮ膜１１３上に、ＳｉＯＮ膜１１３に接して多結晶シリコン膜１０６が形成されている。多結晶シリコン膜１０６はゲート電極膜であり、Ｂ等のＰ型不純物がドープされている。ゲート絶縁膜であるＳｉＯＮ膜１１３と多結晶シリコン膜１０６との界面１１５に、フェルミレベルのピンニングにより閾値電圧の上昇を生じる元素としてＨｆが存在している。Ｈｆは、以下の低濃度領域においては、多結晶シリコン膜１０６表面である界面１１５における存在量に応じて連続的にＰ型ＭＯＳＦＥＴ１０３の閾値電圧を上昇させる。
界面１１５において、Ｈｆの表面濃度は、たとえば５×１０13ａｔｏｍｓ／ｃｍ2以上とする。こうすることにより、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧を確実に上昇させることができる。また、界面１１５において、Ｈｆの表面濃度は、たとえば１．４×１０15ａｔｏｍｓ／ｃｍ2未満とする。こうすることにより、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧を、所望の大きさに確実に調節することができる。
また、Ｐ型ＭＯＳＦＥＴ１０３において、ＳｉＯＮ膜１１３および多結晶シリコン膜１０６の側壁を被覆する側壁バリア膜１１１および側壁バリア膜１１１を被覆する側壁絶縁膜１０８が設けられている。
次に、図１に示した半導体装置１００の製造方法を説明する。図２（ａ）〜図２（ｃ）および図３（ａ）〜図３（ｃ）は、図１に示した構成の半導体装置１００の製造手順の一例を示す工程断面図である。
まず、図２（ａ）に示すように、たとえば（１００）面を主面とするシリコン基板１０１上に、公知の技術により、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１０２を形成する。素子分離領域１０２は、ＬＯＣＯＳ法等の公知の他の方法で形成してもよい。
次に、シリコン基板１０１の表面に犠牲酸化膜１０７を形成する。犠牲酸化膜１０７は、シリコン基板１０１の表面を熱酸化することにより得ることができる。熱酸化の条件は、たとえば、処理温度１１００℃、処理時間１００秒程度とする。つづいて、Ｎ型不純物をイオン注入してＮウェル１０４を形成する。Ｎウェル１０４は、たとえばリンを１５０ＫｅＶ、１×１０13ａｔｏｍｓ／ｃｍ2以上５×１０13ａｔｏｍｓ／ｃｍ2以下の条件で注入することにより形成する。
次に、犠牲酸化膜１０７の上から、Ｎウェル１０４に所定の導電型の不純物をイオン注入し、Ｎウェル１０４の表層付近にチャネル領域１０５を形成する（図２（ａ））。チャネル領域１０５へのチャネル不純物注入量は、後述するように、あらかじめ設定されたＰ型ＭＯＳＦＥＴ１０３の閾値電圧に応じて、界面１１５におけるＨｆの存在量とともに適宜決定される。なお、チャネル領域１０５の下方に、Ｎ型不純物をそれぞれイオン注入することにより、パンチスルーストッパー領域を形成することもできる。このようなパンチスルーストッパー領域を形成することにより、短チャネル効果を抑制することができる。
次に、犠牲酸化膜１０７の熱処理を行い、チャネル不純物を活性化する。熱処理の条件は、たとえば、処理温度１０００℃、処理時間１０秒程度とする。そして、Ｎウェル１０４に形成されている犠牲酸化膜１０７を除去する。具体的には、犠牲酸化膜１０７を希釈フッ酸（たとえば、ＨＦ：Ｈ2Ｏ＝１：１０）を用いてエッチング除去した後、純水を用いて水洗し、窒素ブローなどにより乾燥させる。
つづいて、シリコン基板１０１の表面にゲート酸化膜としてＳｉＯＮ膜１１３（たとえば膜厚０．５ｎｍ以上３ｎｍ以下）をたとえば熱酸化法およびプラズマ窒化法により形成する（図２（ｂ））。
そして、ＳｉＯＮ膜１１３の上面（Ｐ型ＭＯＳＦＥＴ１０３における界面１１５）に、Ｈｆを付着させる（図２（ｃ））。Ｈｆの付着は、たとえば後述するように、ＣＶＤ法、ＡＬＤ法（原子層堆積法）またはスパッタ法により行う。その後、必要に応じて、膜質改善アニールを実施する。
ここで、図２（ａ）および図２（ｃ）に係るＰ型ＭＯＳＦＥＴ１０３の設計は以下のようにする。まず、Ｐ型ＭＯＳＦＥＴ１０３を設ける位置や使用目的に応じて、閾値電圧を設定する（Ｓ１０１）。そして、設定した閾値電圧に応じて界面１１５におけるＨｆの存在量とチャネル領域１０５への不純物導入量とを設定する（Ｓ１０２）。
Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧の上昇度と界面１１５におけるＨｆの存在量との関係はあらかじめ取得される。また、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧とチャネル領域１０５への不純物導入量との関係もあらかじめ取得される。これらの関係は、たとえば実験により取得される。また、これらの関係をデータベース化しておくこともできる。たとえば、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧の上昇度と界面１１５におけるＨｆの存在量とを関連づけたテーブルを参照することにより、界面１１５におけるＨｆ濃度を決定してもよい。
そして、上記ステップ１０２で設定された界面１１５におけるＨｆの存在量に応じて、あらかじめ実験により取得された関係に基づき、Ｈｆの付着条件が決定される（Ｓ１０３）。以上のステップにより、所望の閾値電圧を有するＰ型ＭＯＳＦＥＴ１０３の設計が可能となる。なお、ステップ１０３におけるＨｆの付着条件の決定については後述する。
次に、ＳｉＯＮ膜１１３上に多結晶シリコン膜１０６を成膜する（図３（ａ））。その後、多結晶シリコン膜１０６全面にＢなどのＰ型不純物をイオン注入してもよい。多結晶シリコン膜の厚さは、たとえば１３０ｎｍ程度とする。
その後、ＳｉＯＮ膜１１３および多結晶シリコン膜１０６を選択的にドライエッチングし、ゲート電極の形状に加工する。つづいて、ＳｉＯＮ膜１１３および多結晶シリコン膜１０６からなるゲート電極の側面および上面に側壁バリア膜１１１となるＳｉxＮy（ｘ、ｙは独立に正の整数を示す。）膜を形成し、ゲート電極の表面を被覆する（図３（ｂ））。側壁バリア膜１１１の膜厚は、たとえば１ｎｍ以上１０ｎｍ以下とする。そして、チャネル領域１０５と後述する不純物拡散領域１１０との電気的接続部であるエクステンション領域１４０を形成するため、ここでは、ＢＦ2を２．５ｋｅＶ、５×１０１４ａｔｏｍｓ／ｃｍ2の条件で注入する。
次いで、Ｎウェル１０４の形成領域全面に側壁絶縁膜１０８を形成する。ＳｉＯＮ膜１１３および多結晶シリコン膜１０６からなるゲート電極の側壁に側壁バリア膜１１１および側壁絶縁膜１０８がこの順に設けられた構成とする。具体的には、ＳｉＯＮ膜１１３および多結晶シリコン膜１０６の側壁のみに側壁バリア膜１１１および側壁絶縁膜１０８が残るように、たとえば、フロロカーボンガスなどを用いて異方性エッチングを行う。
次に、ゲート電極、側壁バリア膜１１１および側壁絶縁膜１０８をマスクとして、Ｎウェル１０４の表層にＢ等のＰ型不純物をドープして不純物拡散領域１１０を形成する。これにより、ソース領域およびドレイン領域が形成される。Ｐ型不純物として、ここではボロンを用いる。注入条件は、たとえば、２ｋｅＶ、５×１０14ａｔｏｍｓ／ｃｍ2以上５×１０15ａｔｏｍｓ／ｃｍ2以下とする。その後、非酸化雰囲気中で熱処理を行うことにより、不純物の活性化を行う。熱処理の条件としては、たとえば、１０００℃以上１０６０℃以下の範囲とする（図３（ｃ））。以上のプロセスにより、Ｐ型ＭＯＳＦＥＴ１０３を有する半導体装置１００（図１）が形成される。
ただし、以上の製造工程において、界面１１５に上記濃度範囲を満たすようにＨｆを付着させた構成は、ＡＬＤまたはＣＶＤ法における従来の方法で得ることは困難である。たとえば、従来のＨｆを含む高誘電率膜の作製方法を界面１１５へのＨｆの付着にそのまま適用した場合、界面１１５におけるＨｆ濃度が大きく、上記濃度範囲を満たす構成とすることができない。
ここで、ＡＬＤ法では、所定の原料ガスがパルス的に複数回供給される。ＡＬＤ法により堆積された原子層の厚さは、ＡＬＤサイクルをたとえば４０回程度繰り返して行った結果として求められる。そして、本発明者が検討したところ、ＡＬＤ法において、ＳｉＯ2膜やＳｉＯＮ膜等の絶縁膜上にＨｆＯ2を膜としてすなわち一原子層以上堆積させるためには、通常のＳｉＯ2膜上への高誘電率膜の成膜においては、この繰り返し回数を２２回より大きくする必要があった。そして、一吸着層では、絶縁膜表面にＨｆＯ2が疎に付着しており、繰り返し回数が少ない場合、一原子層を構成していないことが見出された。
なお、一原子層とは、絶縁膜の表面全面をＨｆＯ2が層状に被覆する構成をいう。これに対し、一吸着層とは、一回のＡＬＤサイクルにより付着されたＨｆＯ2を指す。一吸着層の厚さは、一原子層が形成されるより多くのＡＬＤサイクルを行って得られる膜厚をサイクル数で除して得られる大きさであり、一原子層の厚さよりも小さい厚さとなる。この場合、絶縁膜の表面に低濃度のＨｆがまばらに存在していることになる。
そこで、本実施形態においては、図２（ｃ）に示した工程（前述したステップ１０３）において、ＡＬＤ法を用いる場合、所定の原料ガスを用い、これをパルス的に供給する回数を所定の範囲で選択する。こうすることにより、上記濃度範囲でＨｆを界面１１５に存在させることがはじめて可能となる。具体的には、原料としてＨｆＣｌ4およびＨ2Ｏを用い、
（ｉ）Ｎ2フロー、
（ｉｉ）ＨｆＣｌ4の化学吸着、
（ｉｉｉ）Ｎ2フロー、
（ｉｖ）Ｈ2Ｏの化学吸着、および
（ｖ）Ｎ2フロー、
のシーケンスを順次実施する。上記（ｉｉ）ＨｆＣｌ4の化学吸着においては、一回のガス供給における飽和吸着量が存在するため、上記（ｉｉ）〜（ｉｖ）のシーケンスを１回以上２２回以下、好ましくは１回以上１５回以下の回数で繰り返す。本実施形態では、（ｉｉ）〜（ｉｖ）のシーケンスの繰り返し回数を、通常のＳｉＯ2膜上への高誘電率膜の成膜における繰り返し回数に対して顕著に少ない回数とすることにより、界面１１５へのＨｆの付着量が高誘電率膜の場合よりも顕著に少ない構成を得ることができる。このため、閾値電圧の調整が可能な範囲でＨｆ量の調整が可能となる。具体的には、上記（ｉｉ）〜（ｉｖ）のシーケンスを１０回繰り返すと、界面１１５に生成するＨｆＯ2中のＨｆ濃度を４×１０14ａｔｏｍｓ／ｃｍ2程度とすることができる。
次に、図１に示した半導体装置１００の効果を説明する。
図１に示した半導体装置１００は、多結晶シリコン膜１０６とＳｉＯＮ膜１１３との界面１１５に微量のＨｆが存在する構成のＰ型ＭＯＳＦＥＴ１０３を備える。多結晶シリコン膜１０６とＳｉＯＮ膜１１３との界面１１５に存在する金属量、ここではＨｆ量に依存してＰ型ＭＯＳＦＥＴ１０３の閾値電圧が上昇する。このため、Ｐ型ＭＯＳＦＥＴ１０３は、界面１１５におけるＨｆの存在量に応じた閾値電圧Ｖthの調節が可能な構成となっている。
この効果は、多結晶シリコン膜１０６の側壁を側壁バリア膜１１１が被覆する構成とした際に顕著に発揮される。側壁バリア膜１１１を設けることにより、側壁絶縁膜１０８から多結晶シリコン膜１０６へのＯの拡散を抑制することができるため、界面１１５における閾値電圧の上昇をさらに確実に生じさせることができる。なお、側壁バリア膜１１１として、ここではＳｉxＮy（ｘ、ｙは独立に正の整数を示す。）膜を用いる構成を例示したが、ＳｉxＮy（ｘ、ｙは独立に正の整数を示す。）膜に代えて、たとえば６００℃以下で成膜されるＳｉＯ2膜を用いることもできる。
ここで、特許文献１を用いて前述した従来の電界効果型トランジスタにおいては、チャネル不純物の注入量のみを調節することにより閾値電圧を調整していた。このため、チャンネル不純物の注入量が多く、オン電流の低下やＧＩＤＬ電流の増加、基板電圧印加時の基板電流の増加を招くことがあった。
これに対し、本実施形態では、界面１１５におけるＨｆの存在量に応じた閾値電圧Ｖthの調節が可能となっている。このため、多結晶シリコン膜１０６とＳｉＯＮ膜１１３との積層構造において、チャネル領域１０５にドープするチャネル不純物量に加えて界面１１５におけるＨｆ濃度を調節することにより閾値電圧の調整が可能となる。
よって、半導体装置１００においては、チャネル領域１０５にドープするチャネル不純物量の調節のみでＰ型ＭＯＳＦＥＴ１０３の閾値電圧を調節する場合に比べて、チャネル不純物のドープ量を低減することができる。このため、半導体装置１００では、界面１１５におけるＨｆの存在量を調節することにより、さらに広い自由度で閾値電圧を調節可能であるとともに、チャネル不純物の導入量を減少させることができる。したがって、Ｐ型ＭＯＳＦＥＴ１０３において、閾値電圧のばらつきを抑制し、これを所望の値に安定的に調節可能である。よって、所望の品質のトランジスタを高い歩留まりで安定的に製造可能な構成となっている。
また、非特許文献１には、ＳｉＯ2膜上にＨｆを付着させたときに、Ｖｆｂがシフトすることが記載されている。これに対し、本実施形態では、単にＨｆを付着させて閾値電圧Ｖthをシフトさせるだけではなく、チャネル注入によって閾値電圧Ｖthを調整する。このため、閾値電圧Ｖthのチューニングをチャネル注入で行い、かつチャネル注入量を減らす必要がある。本実施形態では、界面１１５におけるＨｆ濃度を５×１０13ａｔｏｍｓ／ｃｍ2以上１．４×１０15ａｔｏｍｓ／ｃｍ2未満とすることにより、イオン注入量を効果的に減少させつつ、閾値電圧Ｖthを所望の電圧に確実に調整することが可能となった。
なお、図１に示した半導体装置１００においては、ゲート絶縁膜としてＳｉＯＮ膜１１３が設けられているため、多結晶シリコン膜１０６中に存在する不純物元素のシリコン基板１０１への拡散を抑制することができる。このため、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧のばらつきを確実に低減させることができる。なお、ゲート絶縁膜の別の構成については、第五の実施形態において後述する。
また、半導体装置１００においては、チャネル領域１０５にチャネル不純物をドープしないか、またはドープするチャネル不純物量の低減が可能であるため、Ｐ型ＭＯＳＦＥＴ１０３のＩｏｎ（オン電流）を増加させることができる。また、ＧＩＤＬ電流の発生を抑制することができ、また、基板電圧印加時の基板電流を抑制することができる。このため、Ｐ型ＭＯＳＦＥＴ１０３は、トランジスタとしての特性に優れた構成となっている。
なお、Ｐ型ＭＯＳＦＥＴ１０３において、あらかじめ定めた閾値電圧の値に応じて、チャネル不純物導入量を０（ゼロ）とする場合も含めて、界面１１５におけるＨｆの存在量とチャネル領域１０５へのチャネル不純物導入量とを調節することが可能である。
また、図１に示した半導体装置１００は、上記特許文献１に記載の方法とは異なり、ゲート酸化膜厚を変化させることなく半導体装置を製造できるため、既存の成膜プロセスの適用範囲が広く、プロセスコストの面で有利である。
なお、多結晶シリコン膜１０６とＳｉＯＮ膜１１３との界面１１５に、微量のＨｆ元素が存在することによる閾値電圧の上昇は、以下の原理によるものと推察される。多結晶シリコン膜１０６とＳｉＯＮ膜１１３との界面１１５にＨｆが存在すると、界面１１５においてＨｆが多結晶シリコン膜１０６中のＳｉと結合してゲート電極膜の表面にＨｆ−Ｓｉ結合が形成される。すると、界面１１５において前述したフェルミレベルのピンニングが生じる。Ｈｆの場合、Ｓｉのコンダクションバンドから０．３ｅＶの位置にフェルミ準位が形成される。このピンニングにより、ゲート電極膜の空乏化が生じ、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧が上昇する。
このとき、ゲート電極膜である多結晶シリコン膜１０６の空乏領域の幅は、界面１１５におけるＨｆの存在量が増加するほど大きくなる。また、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧と界面１１５におけるＨｆの存在量とには正の相関があり、界面１１５におけるＨｆの濃度の増加に伴い閾値電圧が連続的に上昇する。このため、界面１１５におけるＨｆの存在量と閾値電圧の上昇度との関係をあらかじめ把握しておくことができる。
また、界面１１５におけるＨｆの存在量は、ＡＬＤ法における前述した（ｉ）〜（ｉｖ）の繰り返し回数に関連づけてあらかじめ実験により取得される。したがって、Ｐ型ＭＯＳＦＥＴ１０３に求める閾値電圧の大きさから対応するＨｆの存在量を設定し、設定されたＨｆの存在量に基づいて、あらかじめ取得されたＡＬＤプロセスの繰り返し回数と界面１１５におけるＨｆ量との関連を参照してＡＬＤプロセスにおける繰り返し回数を決定し、決定された回数ＡＬＤサイクルを繰り返すことにより、所望の閾値電圧に対応したＰ型ＭＯＳＦＥＴ１０３を確実に得ることができる。
また、従来の半導体装置において、前述したように、ゲート絶縁膜としてＨｆ等を含む高誘電率膜を多結晶シリコンゲート電極に接して設ける構成が採用されている。発明者がこの構成についてもＨｆ量と閾値電圧の関係について検討したところ、この構成においては、Ｐ型ＭＯＳＦＥＴ１０３における閾値調節効果が生じなかった。これは、多結晶シリコンゲート電極の表面に高誘電率膜が層状に形成されている場合、多結晶シリコンゲート電極の表面におけるＨｆの濃度が高濃度、たとえば１．４×１０15ａｔｏｍｓ／ｃｍ2よりも高い濃度、であるためと推察される。また、高誘電率膜を作製するためには、前述したＡＬＤの繰り返しサイクル（ｉ）〜（ｉｖ）を２２回よりも多く繰り返し行う必要があった。このため、こうした成膜条件により得られるＨｆが高濃度存在する構成においては、閾値電圧は所望の値よりも高く、さらに飽和しているため、Ｈｆ濃度を変化させても閾値電圧の変動が生じにくく、閾値電圧を調節することができなかったものと推察される。
なお、Ｐ型ＭＯＳＦＥＴ１０３において、多結晶シリコン膜１０６とＳｉＯＮ膜１１３との界面１１５に微量のＨｆが存在する構成を例示したが、界面１１５に存在する微量金属は、Ｈｆに限られず、多結晶シリコン膜１０６等のＳｉを含むゲート電極を用いた際に、閾値電圧の上昇を生じる他の金属を用いることも可能である。
界面１１５に存在させる金属として、Ｈｆ、Ｚｒ、Ａｌ等のポリシリコン中でフェルミレベルのピンニングが生じることが知られた金属；
Ｌａ、Ｐｒ等のランタノイド金属やＹ等の絶縁膜の高誘電率化に用いられる金属；および
Ｔａ、ＴｉおよびＷ等の、フェルミ準位における電位がシリコンのミッドギャップ近傍、すなわち、シリコンの伝導帯および荷電子帯の中間値の近傍に位置する金属；
が挙げられる。絶縁膜の高誘電率化に用いられる金属や、フェルミ準位における電位がシリコンのミッドギャップ近傍に位置する金属についても、前述した低濃度範囲で界面１１５に存在させることにより、Ｈｆ、Ｚｒ、Ａｌ等の金属の場合と同様に閾値電圧の調整が可能である。
また、界面１１５には、上記金属のうち、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、およびＹからなる群から選択される一または二以上の金属が存在する構成とすることが好ましい。これらの金属を界面１１５に存在させることにより、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧の調節をさらに確実に行うことが可能となる。また、界面１１５には、上記金属のうち、Ｈｆ、Ｚｒ、およびＡｌからなる群から選択される一または二以上の金属が存在する構成とすることがさらに好ましい。こうすることにより、より一層精度よく確実にＰ型ＭＯＳＦＥＴ１０３の閾値電圧を調整することができる。
また、多結晶シリコン膜１０６の導電型がＰ型のＰ型ＭＯＳＦＥＴ１０３においては、これらの金属のうち、ＨｆまたはＺｒを用いることが好ましい。ＨｆまたはＺｒはポリシリコン中でフェルミレベルのピンニングが生じることが知られた元素であるとともに、多結晶シリコン膜１０６の導電型がＰ型のトランジスタにおいて閾値電圧の上昇度が大きいとされている。このため、ＨｆまたはＺｒを用いることにより、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧の調節の自由度を高めることができる。
なお、界面１１５に複数の上記金属が存在する場合、それぞれの金属について、界面１１５における濃度を５×１０13ａｔｏｍｓ／ｃｍ2以上１．４×１０１5ａｔｏｍｓ／ｃｍ2未満とする。
また、以上においては、界面１１５におけるＨｆの濃度を５×１０13ａｔｏｍｓ／ｃｍ2以上１．４×１０１5ａｔｏｍｓ／ｃｍ2未満とする構成について説明したが、多結晶シリコン膜１０６に直接接するゲート絶縁膜であるＳｉＯＮ膜１１３中に、Ｈｆが５×１０13ａｔｏｍｓ／ｃｍ3以上１．４×１０１5ａｔｏｍｓ／ｃｍ3未満の濃度で存在する構成とすることもできる。この構成とした場合にも、界面１１５におけるＨｆの濃度を５×１０13ａｔｏｍｓ／ｃｍ2以上１．４×１０１5ａｔｏｍｓ／ｃｍ2未満とすることができるため、フェルミレベルのピンニングを界面１１５において意図的に生じさせることが可能である。
また、ＳｉＯＮ膜１１３中のＨｆ濃度を上記濃度範囲とすることにより、チャネル領域１０５へのイオン注入量と適宜組み合わせてＰ型ＭＯＳＦＥＴ１０３の閾値電圧を所望の値に確実に調節することが可能である。なお、ゲート絶縁膜中にＨｆが５×１０13ａｔｏｍｓ／ｃｍ3以上１．４×１０１5ａｔｏｍｓ／ｃｍ3未満の濃度で存在する構成については、第五の実施形態においても図７（ｄ）および図７（ｅ）を参照して説明する。
また、Ｐ型ＭＯＳＦＥＴ１０３は、ＣＭＯＳを構成する一方のトランジスタとすることもできる。こうすれば、ＣＭＯＳ中のトランジスタのオン電流を向上させることができる。また、ＧＩＤＬ電流の低減および閾値のばらつきの低減が可能である。
（第二の実施形態）
本実施形態に係る半導体装置の構成は、第一の実施形態の半導体装置１００と同様である。本実施形態では、界面１１５へのＨｆ元素の付着工程（図２（ｃ））を、ＣＶＤ法により行う。
ＣＶＤ法を用いる場合、ＳｉＯＮ膜１１３上にＨｆ原料をＮ2ガス等の不活性ガスやＳｉＨ4等のガスで希釈して供給する。なお、希釈用のガスとしてＳｉを含むガスを用いる場合については、第五の実施形態において後述する。Ｈｆ原料を希釈して供給することにより、供給ガス中のＨｆ原料の分圧を低下させることができる。これにより、ＳｉＯＮ膜１１３表面へのＨｆの付着量を低減させることができる。具体的には、供給ガス量全体におけるＨｆの濃度をたとえば１原子％以上５０原子％以下とする。
この後、第一の実施形態において図３（ａ）〜図３（ｃ）を参照して説明したのと同様の処理を行うことにより、図１に示した半導体装置１００を得ることができる。本実施形態においても、第一の実施形態と同様の効果が得られる。
（第三の実施形態）
以上の実施形態においては、Ｐ型ＭＯＳＦＥＴ１０３が設けられた半導体装置１００の構成を例に説明したが、本発明の構成は、多結晶シリコン膜１０６の導電型がＮ型のＭＯＳＦＥＴにも適用可能である。Ｎ型のＭＯＳＦＥＴにおいても、以下の構成とすることにより、オン電流の向上が可能である。また、ＧＩＤＬ電流の低減や基板電圧印加時の基板電流低減が可能である。また、閾値電圧のばらつきの抑制が可能である。
図４は、本実施形態に係る半導体装置の構成を模式的に示す図である。図４に示した半導体装置１１８は、シリコン基板１０１上にＰ型ＭＯＳＦＥＴ１０３（図１）に代えてＮ型ＭＯＳＦＥＴ１２９が設けられている点が図１に示した半導体装置１００と異なる。
Ｎ型ＭＯＳＦＥＴ１２９においては、図１に示したＰ型ＭＯＳＦＥＴ１０３のＮウェル１０４に代えてＰウェル１３１が形成されている。また、不純物拡散領域１１０に代えて、Ｎ型の不純物が拡散した不純物拡散領域１１７が設けられている。また、多結晶シリコン膜１０６にＰやＡｓ等のＮ型の不純物が拡散している構成とする。
本実施形態においても、第一または第二の実施形態に記載の方法を用いて半導体装置１１８を製造することができる。たとえば、第一の実施形態において説明してＡＬＤ法により界面１１５にＡｌ原子を存在させる場合、上記（ｉｉ）のシーケンスにおいて原料ガスとしてＨｆＣｌ4に代えてトリメチルアルミニウムを用いる。そして、上記（ｉｉ）〜（ｉｖ）のシーケンスを１０回繰り返す。このとき、界面１１５におけるＡｌ2Ｏ3中のＡｌの濃度を８×１０14ａｔｏｍｓ／ｃｍ2程度とすることができる。
界面１１５に存在させる金属の種類として、第一の実施形態において列挙した一または二以上の元素が挙げられる。また、Ｎ型ＭＯＳＦＥＴ１２９においては、これらの金属のうち、Ａｌを用いることが好ましい。Ａｌはフェルミレベルのピンニングが生じることが知られた元素である。また、多結晶シリコン膜１０６の導電型がＮ型のトランジスタにおいて閾値電圧の上昇度が大きい。このため、Ａｌを用いることにより、多結晶シリコン膜１０６の導電型がＮ型のＮ型ＭＯＳＦＥＴ１２９の閾値電圧の調節の自由度を確実に高めることができる。
また、半導体装置１１８において、界面１１５に存在する金属の種類をＨｆまたはＺｒとしてもよい。これにより、ＳｉＯＮ膜１１３の電気的膜厚の低減が可能である。このため、Ｎ型ＭＯＳＦＥＴ１２９のオン電流の向上が可能となる。
（第四の実施形態）
本実施形態は、以上の実施形態に記載の半導体装置を用いたＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスに関する。図５は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。本実施形態に係る半導体装置は、Ｐ型ＭＯＳＦＥＴ１０３（図１）および素子分離領域１０２を介してＰ型ＭＯＳＦＥＴ１０３に並置されたＮ型ＭＯＳＦＥＴ１２９（図４）からなるＣＭＯＳデバイスを備える。このＣＭＯＳデバイスは、ＬＳＩの内部回路を構成する。
図５に示した半導体装置において、Ｐ型ＭＯＳＦＥＴ１０３の界面１１５とＮ型ＭＯＳＦＥＴ１２９の界面１１５には、種類および濃度が共通する金属が存在している構成とすることができる。こうすれば、Ｐ型ＭＯＳＦＥＴ１０３およびＮ型ＭＯＳＦＥＴ１２９のいずれの閾値電圧をも上昇させることができる。このため、両トランジスタの閾値電圧の調整を界面１１５に存在させる金属濃度およびチャネル領域１０５中の不純物濃度の調整により調節することが可能となるとともに、Ｎ型ＭＯＳＦＥＴ１２９におけるオン電流の向上効果が得られる。
また、このとき、Ｐ型ＭＯＳＦＥＴ１０３の界面１１５とＮ型ＭＯＳＦＥＴ１２９の界面１１５の所定の金属元素の濃度が等しい構成とすることができる。これにより、製造プロセスの簡素化が可能となる。たとえば、これらの界面１１５にいずれもＨｆが２×１０14ａｔｏｍｓ／ｃｍ2の濃度で存在する構成とする。この場合、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧は０．２Ｖ高くなるとともに、Ｎ型ＭＯＳＦＥＴ１２９の閾値電圧は０．１５Ｖ高くなる。
このため、界面１１５に存在させる金属量の調整によりＮ型ＭＯＳＦＥＴ１２９およびＰ型ＭＯＳＦＥＴ１０３の閾値を高くできる。そして、この閾値の上昇の程度を調節することにより、基板不純物注入なしの自在の調整が可能となる。また、半導体装置に対して求められる閾値電圧を界面１１５に存在する微量金属およびチャネル不純物量を用いて制御することによって、チャネル不純物量のみで閾値を制御する場合よりチャネル不純物量を減らすことが可能である。その結果、ＣＭＯＳにおけるオン電流の増加、ＧＩＤＬ電流の低下、そして、基板電圧印加時の基板電流抑制が可能である。
また、これらの界面１１５に、共通する金属が複数存在する構成とすることができる。こうすれば、Ｐ型ＭＯＳＦＥＴ１０３およびＮ型ＭＯＳＦＥＴ１２９のそれぞれの閾値電圧の調整をさらに確実に行うことが可能となる。たとえば、これらの界面１１５にいずれもＨｆが１×１０14ａｔｏｍｓ／ｃｍ2の濃度で存在するとともに、いずれの界面１１５にもＡｌが１×１０14ａｔｏｍｓ／ｃｍ2の濃度で存在する構成とすることができる。
また、図５に示した半導体装置において、Ｐ型ＭＯＳＦＥＴ１０３の界面１１５とＮ型ＭＯＳＦＥＴ１２９の界面１１５にはそれぞれ異なる種類の金属が存在している構成とすることができる。具体的には、Ｐ型ＭＯＳＦＥＴ１０３の界面１１５にＨｆが存在し、Ｎ型ＭＯＳＦＥＴ１２９の界面１１５にＡｌが存在する構成とする。こうすれば、これらのトランジスタの閾値電圧の調節の自由度をより一層高めることができる。なお、このとき、Ｐ型ＭＯＳＦＥＴ１０３の界面１１５にＨｆに代えてＺｒが存在する構成としてもよい。
なお、本実施形態においては、ＣＭＯＳＦＥＴの閾値電圧を制御する場合を例に説明したが、同じ導電型の複数のＭＯＳＦＥＴが同一基板上に設けられた構成とすることもできる。この場合にも、界面１１５に存在する金属の種類および濃度を、第一〜第三の実施形態にて前述した濃度範囲で共通とし、少なくとも一つのＭＯＳＦＥＴのチャネル領域中の不純物濃度が、他のＭＯＳＦＥＴのチャネル領域中の不純物濃度と異なる構成とすることにより、ＣＭＯＳＦＥＴの場合と同様の効果が得られる。
（第五の実施形態）
以上の実施形態に記載の半導体装置においては、ＳｉＯＮ膜１１３と多結晶シリコン膜１０６とが積層され、これらの界面１１５に所定の金属が所定の濃度存在する構成とした。ここで、ゲートの構造は、以下のようにすることもできる。
図６（ａ）〜図６（ｃ）および図７（ａ）〜図７（ｅ）は、以上の実施形態に記載の半導体装置のゲートとして適用可能な構造の他の例を模式的に示す断面図である。
図６（ａ）は、以上の実施形態に記載のトランジスタのゲートの構成に対応する。図６（ｂ）は、ＳｉＯＮ膜１１３上にＳｉ含有ゲート電極膜として、シード層であるα−Ｓｉ膜１２１、ポリＳｉＧｅ膜１１９および多結晶シリコン膜１０６がこの順に積層されており、ＳｉＯＮ膜１１３とα−Ｓｉ膜１２１との界面１１５に微量のＨｆ等が存在する構成である。ポリＳｉＧｅ膜１１９を用いることにより、ゲート電極膜の反転膜厚の低減が可能となる。また、この構成においても、Ｓｉを含むゲート電極膜とゲート絶縁膜との間、すなわち界面１１５に微量のＨｆ元素が存在するため、以上の実施形態と同様に、フェルミレベルピンニングを意図的に生じさせてトランジスタの閾値電圧を調整することが可能である。
また、図６（ｃ）では、図６（ａ）に示した構成において、多結晶シリコン膜１０６に代えてＮｉＳｉ膜１２３が設けられている。この構成においても、以上の実施形態と同様に、閾値電圧の調節が可能となる。また、ＮｉＳｉ膜１２３を用いることにより、従来のメタルゲート電極の場合に生じる反転膜厚の低減化が可能となる。なお、図６（ｃ）に示した構成において、ＮｉＳｉ膜１２３の形成は、たとえば以下のようにして行う。まず、図３（ｃ）に示した工程の後、スパッタ法などによりＮｉを堆積して全面に金属膜を形成する。そして、熱処理を行って、Ｎｉと多結晶シリコン膜１０６とを反応させて（シリサイド化反応）、ゲート電極をＮｉＳｉ膜１２３とする。その後、絶縁膜上などに残された未反応Ｎｉ膜を薬液によりエッチング除去する。
また、以上においては、ゲート電極膜の構成を例示したが、ゲート絶縁膜の構成についても上記以外の構成とすることができる。図７（ａ）〜図７（ｅ）は、ゲート絶縁膜の構成のバリエーションを示す図である。
図７（ａ）は、以上の実施形態に記載のトランジスタのゲート絶縁膜の構成に対応する。図７（ｂ）は、チャネル領域１０５（不図示）上にＳｉＯＮ膜１１３、高誘電率膜１２７、ＳｉＯＮ膜１１３、および多結晶シリコン膜１０６がこの順に積層された構成である。ＳｉＯＮ膜１１３、高誘電率膜１２７およびＳｉＯＮ膜１１３の積層膜がゲート絶縁膜である。ＳｉＯＮ膜１１３と多結晶シリコン膜１０６との界面１１５に微量のＨｆ等の金属を存在させる。
また、図７（ｃ）は、チャネル領域１０５（不図示）上に高誘電率膜１２７、ＳｉＯＮ膜１１３および多結晶シリコン膜１０６がこの順に積層された構成である。高誘電率膜１２７およびＳｉＯＮ膜１１３の積層膜がゲート絶縁膜である。ＳｉＯＮ膜１１３と多結晶シリコン膜１０６との界面１１５に微量のＨｆ等の金属を存在させる。
図７（ｂ）および図７（ｃ）に示した構成において、高誘電率膜１２７は、酸化シリコンよりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜１２７は、比誘電率が６以上の材料により構成することができる。具体的には、高誘電率膜１２７は、それぞれ、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む材料により構成することができ、これらのいずれかの金属元素を含む酸化膜、シリケート膜等とすることができる。
高誘電率膜１２７は、ＣＶＤ法やＡＬＤ法（原子層堆積法）等により成膜することができる。本実施形態では、高誘電率膜１２７としてハフニウムシリケートを採用する。この成膜は、有機ハフニウム原料ガス、酸化性ガスおよびシリコン含有ガスを用いて行う。成膜ガス中の各成分の流量を適宜制御することにより、形成される高誘電率膜１２７中の拡散元素の濃度を所望の値とすることができる。成膜ガスとして、たとえばＨＴＢ（Ｈｆ（Ｏｔ−Ｂｕ）4）およびモノシラン（ＳｉＨ４）を用いることができる。
図７（ｂ）および図７（ｃ）においては、ゲート絶縁膜中に多結晶シリコン膜１０６に直接接触しないように高誘電率膜１２７が設けられている。このため、界面１１５に存在する金属量の調整を確実に行うことが可能な構成としつつ、ゲート絶縁膜の比誘電率を高くすることができるとともに、良好な耐熱性を付与することができる。そのため、閾値電圧の自由度の拡大およびＭＯＳＦＥＴのサイズ縮小化、信頼性向上に寄与することができる。
また、図７（ｂ）に示したように、高誘電率膜１２７とチャネル領域１０５（不図示）との間にもＳｉＯＮ膜１１３を設けることにより、高誘電率膜１２７中に含まれる金属元素の拡散を好適に抑制することができる。このため、トランジスタの信頼性を向上させることができる。
また、図７（ｄ）および図７（ｅ）は、ゲート絶縁膜として、多結晶シリコン膜１０６に接する閾値電圧調整膜１２５が設けられた構成である。閾値電圧調整膜１２５は、ここでは、Ｈｆが５×１０13ａｔｏｍｓ／ｃｍ3以上１．４×１０１5ａｔｏｍｓ／ｃｍ3未満の濃度で存在する膜である。なお、閾値電圧調整膜１２５は、多結晶シリコン膜に接して設けられた場合に、閾値電圧を上昇させる元素を含む絶縁膜であればよい。このため、Ｈｆに代えて、第一の実施形態において列挙した一または二以上の金属が存在する構成とすることもできる。
図７（ｄ）では、ゲート絶縁膜が、ＳｉＯＮ膜１１３および閾値電圧調整膜１２５の積層膜となっており、閾値電圧調整膜１２５に接して多結晶シリコン膜１０６が設けられている。また、図７（ｅ）では、ゲート絶縁膜が、高誘電率膜１２７および閾値電圧調整膜１２５の積層膜となっており、閾値電圧調整膜１２５に接して多結晶シリコン膜１０６が設けられている。閾値電圧調整膜１２５は、たとえば、Ｈｆ濃度が５×１０13ａｔｏｍｓ／ｃｍ3以上１．４×１０１5ａｔｏｍｓ／ｃｍ3未満のハフニウムシリケート膜とする。
図７（ｄ）および図７（ｅ）に示した構成は、以下のようにして製造される。まず、図２（ａ）および図２（ｂ）を参照して前述した方法によりＳｉＯＮ膜１１３または高誘電率膜１２７を成膜した後、ＳｉＯＮ膜１１３または高誘電率膜１２７上に閾値電圧調整膜１２５を設ける。そして、図３（ａ）〜図３（ｃ）を参照して前述した工程を行う。
閾値電圧調整膜１２５の成膜には、たとえば、ＣＶＤ法が用いられる。ＣＶＤ法において、閾値電圧調整膜１２５中のＨｆ濃度を微量に調節する必要がある。このため、閾値電圧調整膜１２５の成膜は、高誘電率膜１２７の成膜条件では行うことができず、異なる条件が必要となる。そこで、原料ガスとして、有機ハフニウム原料ガスおよびシリコン含有ガスが用いられ、有機ハフニウム原料ガスがシリコン含有ガスにより希釈される。これにより、得られた閾値電圧調整膜１２５中のＨｆ濃度をＳｉにより充分に希釈することができる。
具体的には、シリコン含有ガスとしてモノシラン（ＳｉＨ4）を用いる場合、供給される原料ガス全体のＨｆ濃度を１原子％以上５０原子％以下とする。ここで、酸化性ガスとして酸素等、シリコン含有ガスとしてモノシラン（ＳｉＨ4）等を用いることができる。閾値電圧調整膜１２５の膜厚は、たとえば０．３ｎｍ以上３ｎｍ以下とする。
図７（ｄ）および図７（ｅ）に示した構成では、ゲート絶縁膜のうち、多結晶シリコン膜１０６に接する層中にＨｆが微量に存在する構成となっている。このため、上記実施形態と同様に、Ｈｆの濃度の調節によるトランジスタの閾値電圧の調節が可能となる。なお、閾値電圧調整膜１２５の原料となるシリコン含有ガスとしてジシラン（Ｓｉ2Ｈ6）を用いることもできる。
なお、本実施形態において、高誘電率膜１２７としてＨｆ、Ｚｒなどの酸化膜、シリケート膜、酸窒化膜等を用いることもできる。
また、本実施形態においても、複数の同じ導電型の複数のＭＯＳＦＥＴが同一基板上に設けられた構成とすることができる。複数のＭＯＳＦＥＴのゲート絶縁膜中に存在する金属の種類および濃度を、上記濃度範囲で共通とし、少なくとも一つのＭＯＳＦＥＴのチャネル領域中の不純物濃度が、他のＭＯＳＦＥＴのチャネル領域中の不純物濃度と異なる構成としてもよい。
また、本実施形態の構成をＣＭＯＳＦＥＴに適用する場合にも、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴについて、ゲート絶縁膜中に存在する金属の種類および濃度を上記濃度範囲で共通とし、Ｎ型ＭＯＳＦＥＴのチャネル領域中の不純物濃度が、Ｐ型ＭＯＳＦＥＴのチャネル領域中の不純物濃度と異なる構成としてもよい。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態において、界面１１５に存在する金属元素の濃度は、たとえばＥＥＬＳ（電子エネルギー損失分光法）やＳＩＭＳ（二次イオン質量分析装置）により測定することができる。
また、以上の実施形態において、ゲート絶縁膜として、ＳｉＯＮ膜１１３に代えてＳｉＯ2膜を用いてもよい。
（実施例１）
本実施例では、第一の実施形態に記載のＰ型ＭＯＳＦＥＴ１０３（図１）および第三の実施形態に記載のＮ型ＭＯＳＦＥＴ１２９（図４）において、界面１１５に存在させる金属元素をＨｆとし、その濃度を変化させた際のＭＯＳ型トランジスタの閾値電圧変化について検討した。ＳｉＯＮ膜１１３表面へのＨｆの付着には、前述したＡＬＤ法を用いた。このとき、化学吸着シーケンスの繰り返し回数を変化させてＨｆ付着量を変化させることにより、界面１１５におけるＨｆ濃度を変化させた。
図８は、Ｎ型ＭＯＳＦＥＴ１２９（図４）における界面１１５のＨｆ濃度と閾値電圧変化との関係を示す図である。また、図９は、Ｐ型ＭＯＳＦＥＴ１０３（図１）における界面１１５のＨｆ濃度と閾値電圧変化との関係を示す図である。図８および図９より、界面１１５におけるＨｆ濃度を変化させることにより、ＭＯＳ型トランジスタの閾値電圧の値の調節が可能であった。
なお、図８および図９においては、一回の化学吸着シーケンスで界面１１５に付着するＨｆ濃度が２×１０14ａｔｏｍｓ／ｃｍ2である装置を用いた。
（実施例２）
本実施例は、図５に示したＣＭＯＳデバイスに関する。本実施例では、Ｐ型ＭＯＳＦＥＴ１０３の閾値電圧を−０．３５Ｖとするとともに、Ｎ型ＭＯＳＦＥＴ１２９の閾値電圧を０．３５Ｖとする。
このとき、Ｐ型ＭＯＳＦＥＴ１０３およびＮ型ＭＯＳＦＥＴ１２９の作製時に、ＳｉＯＮ膜１１３上に１×１０15ａｔｏｍｓ／ｃｍ2のＨｆをＡＬＤ法により付着させる。これにより、Ｐ型ＭＯＳＦＥＴ１０３およびＮ型ＭＯＳＦＥＴ１２９の閾値電圧は、チャネル不純物の注入なしで、それぞれ−０．３５Ｖおよび０．１８Ｖとなる。
そこで、目標の閾値電圧にするために、Ｎ型ＭＯＳＦＥＴ１２９のチャネル領域１０５に、Ｂを５×１０12ａｔｏｍｓ／ｃｍ2注入する。これにより、Ｐ型ＭＯＳＦＥＴ１０３およびＮ型ＭＯＳＦＥＴ１２９のそれぞれについて、設定された閾値電圧（それぞれ−０．３５Ｖ、０．３５Ｖ）を有するＣＭＯＳデバイスが得られる。
本実施例では、Ｐ型ＭＯＳＦＥＴ１０３のチャネル不純物の注入なしで、所望の閾値電圧が得られる。また、Ｎ型ＭＯＳＦＥＴ１２９についても、不純物の注入量を低減することができる。このため、これらのトランジスタは、オン電流特性に優れる。また、これらのトランジスタは、ＧＩＤＬ電流の増加を抑制でき、そして、基板電圧印加時の基板電流を抑制できる。さらに、これらのトランジスタでは、閾値電圧を精度よく調節することが可能であり、そのばらつきが抑制される。
（実施例３）
本実施例においては、第四の実施の形態の最後に記載した、同じ導電型の複数のＭＯＳＦＥＴが同一基板上に設けられた半導体装置について説明する。図１０は、本実施例に係る半導体装置の製造工程を模式的に示す断面図である。つまり、ゲート絶縁膜やゲート電極などのトランジスタ構造を同一にしながら、チャネル領域に注入する不純物量のみを変化させることにより、閾値電圧の異なる２種類のＮ型ＭＯＳＦＥＴを同一基板上に作成する例である。ここでは、Ｎ型ＭＯＳＦＥＴ（Ａ）の閾値電圧を、たとえば０．３５Ｖ、Ｎ型ＭＯＳＦＥＴ（Ｂ）の閾値電圧を、たとえば０．４５Ｖと設定した。このように閾値電圧の異なるＭＯＳＦＥＴを同一基板上に作成し、動作速度が要求されない回路に比較的高い閾値電圧のＭＯＳＦＥＴを適用することは、低い閾値電圧のＭＯＳＦＥＴのみで全体の回路を構成する場合と比較して、サブスレッショルドリーク起因のスタンバイ消費電力を削減することができ、有効である。
まず、図１０（ａ）に示すように、素子形成領域を確定した後にＰウェル２０１、Ｎ型ＭＯＳＦＥＴ（Ａ）のチャネル領域２０２およびＮ型ＭＯＳＦＥＴ（Ｂ）のチャネル領域２０３をＢイオンの注入により形成する。後述するように、本実施例では、ＳｉＯＮ膜２０４上に２×１０14ａｔｏｍｓ／ｃｍ2のＨｆをＡＬＤ法により付着させる。従って、この場合はＮ型ＭＯＳＦＥＴ（Ａ）のチャネル領域２０２にはＢを６×１０12ａｔｏｍｓ／ｃｍ2、Ｎ型ＭＯＳＦＥＴ（Ｂ）のチャネル領域２０３にはＢを９×１０12ａｔｏｍｓ／ｃｍ2注入して、それぞれのＮ型ＭＯＳＦＥＴの閾値電圧が前記の所望の値となるようにする。
本実施例における閾値電圧の設計の考え方を図１１に示す。Ｈｆを２×１０14ａｔｏｍｓ／ｃｍ2の面密度でＳｉＯＮ膜２０４上に付着させることで閾値電圧が０．１５Ｖ上昇する。Ｎ型ＭＯＳＦＥＴ（Ａ）のチャネル領域２０２には６×１０12ａｔｏｍｓ／ｃｍ2のＢが注入されているので、Ｎ型ＭＯＳＦＥＴ（Ａ）の閾値電圧は０．３５Ｖとなる。同様に、Ｎ型ＭＯＳＦＥＴ（Ｂ）のチャネル領域２０３には９×１０12ａｔｏｍｓ／ｃｍ2のＢが注入されているので、Ｎ型ＭＯＳＦＥＴ（Ｂ）の閾値電圧は０．４５Ｖとなる。
つまり、同一導電型のＮ型ＭＯＳＦＥＴ（Ａ）および（Ｂ）に対し、Ｈｆを同じ面密度となるようにＳｉＯＮ膜２０４上に付着させる。これにより、Ｎ型ＭＯＳＦＥＴ（Ａ）および（Ｂ）の、Ｈｆに起因する閾値電圧のシフト量が同じになる。その上で、Ｎ型ＭＯＳＦＥＴ（Ａ）および（Ｂ）のそれぞれのチャネル領域への不純物導入量を変えることにより、閾値電圧が異なる２つのＭＯＳＦＥＴを作成する。それぞれ閾値電圧が異なる３つ以上のＭＯＳＦＥＴを作成する場合も、同様に、それぞれのＭＯＳＦＥＴのＳｉＯＮ膜２０４に付着させるＨｆの面密度を同一にし、チャネル領域への不純物導入量をそれぞれ変えて閾値電圧を調整すればよい。このようにして、同一導電型で閾値電圧の異なる複数のＭＯＳＦＥＴについて、閾値電圧の調整を、ゲート絶縁膜上への金属の付着による一定値の調整と、チャネル領域への不純物導入による個別調整の２段階で行う。
なお、ここではＨｆを例に説明したが、第３の実施の形態にて述べた他の金属に変えてもよい。また、Ｎ型ＭＯＳＦＥＴで説明したが、Ｐ型ＭＯＳＦＥＴでも同様に閾値電圧を調整できる。
前述のようにして、それぞれのＮ型ＭＯＳＦＥＴの閾値電圧は所望の値に設定される。Ｈｆを付着させることにより、どちらのＮ型ＭＯＳＦＥＴにおいてもＢの注入量を４．５×１０12ａｔｏｍｓ／ｃｍ2減らすことができたことになる。この結果、反転層中における不純物散乱の効果が低減されて移動度が増大し、オン電流が増大した。また、ドレイン端近傍の縦方向電界が緩和されることでＧＩＤＬおよび基板電圧印加時の基板電流が低減された。
図１０（ａ）のチャネル領域へのＢイオン注入に引き続き、図１０（ｂ）に示すようにＳｉＯＮ膜２０４を成膜した後、前述のようにＡＬＤ法によりＨｆを２×１０14ａｔｏｍｓ／ｃｍ2付着させて、Ｈｆ付着層２０５を形成する。引き続き多結晶シリコン膜２０６を成膜する。
次に、図１０（ｃ）に示すように多結晶シリコン膜２０６のパターニングに続いて、Ｈｆ付着層２０５、ＳｉＯＮ膜２０４のパターニングを行い、窒化シリコンより成る膜厚２ｎｍの側壁バリア膜２０７を形成する。さらに、エクステンション領域を形成するためヒ素を１０ＫｅＶ、２×１０14ａｔｏｍｓ／ｃｍ２の条件でイオン注入し、Ｎ型拡散層２０８を形成する。
次に、側壁絶縁膜２０９を形成する。引き続きヒ素を３０ＫｅＶ、５×１０15ａｔｏｍｓ／ｃｍ２の条件でイオン注入する。これによりＮ型拡散層２０８のソース・ドレイン領域における接合深さを深くする。
以上の工程で、閾値電圧が互いに異なる２種類のＮ型ＭＯＳＦＥＴが同一基板上に作成される（図１０（ｄ））。ＳｉＯＮ上にＨｆの付着を行うことでそれぞれのＮ型ＭＯＳＦＥＴにおけるチャネル領域中の不純物濃度が低減され、チャネル領域の不純物のみで閾値電圧を設定した場合と比較してオン電流が増大し、さらにＧＩＤＬおよび基板電圧印加時の基板電流が低減された。
本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置のトランジスタのゲートの構成を示す断面図である。 本発明の実施の形態における半導体装置のトランジスタのゲートの構成を示す断面図である。 実施例のＮ型ＭＯＳＦＥＴにおけるＨｆ濃度と閾値電圧変化との関係を示す図である。 実施例のＰ型ＭＯＳＦＥＴにおけるＨｆ濃度と閾値電圧変化との関係を示す図である。 本実施例における半導体装置の製造手順を示す工程断面図である。 本実施例におけるＨｆ付着量に対応した、チャネル領域への不純物注入量を説明する概念図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０２ 素子分離領域
１０３ Ｐ型ＭＯＳＦＥＴ
１０４ Ｎウェル
１０５ チャネル領域
１０６ 多結晶シリコン膜
１０７ 犠牲酸化膜
１０８ 側壁絶縁膜
１１０ 不純物拡散領域
１１１ 側壁バリア膜
１１３ ＳｉＯＮ膜
１１５ 界面
１１７ 不純物拡散領域
１１８ 半導体装置
１１９ ポリＳｉＧｅ膜
１２１ α−Ｓｉ膜
１２３ ＮｉＳｉ膜
１２５ 閾値電圧調整膜
１２７ 高誘電率膜
１２９ Ｎ型ＭＯＳＦＥＴ
１３１ Ｐウェル
１４０ エクステンション領域
２０１ Ｐウェル
２０２ Ｎ型ＭＯＳＦＥＴ（Ａ）のチャネル領域
２０３ Ｎ型ＭＯＳＦＥＴ（Ｂ）のチャネル領域
２０４ ＳｉＯＮ膜
２０５ Ｈｆ付着層
２０６ 多結晶シリコン膜
２０７ 側壁バリア膜
２０８ Ｎ型拡散層
２０９ 側壁絶縁膜

Claims (16)

  1. 半導体基板と、
    前記半導体基板の上に設けられたＳｉ含有ゲート電極と、
    前記半導体基板と前記Ｓｉ含有ゲート電極との間に設けられ、前記Ｓｉ含有ゲート電極と接するゲート絶縁膜と、
    を含む複数の電界効果型トランジスタを備え、
    前記複数の電界効果型トランジスタにおいては、前記Ｓｉ含有ゲート電極と前記ゲート絶縁膜との界面に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属が存在し、
    前記界面における前記金属の濃度が５×１０13ａｔｏｍｓ／ｃｍ2以上１．４×１０１5ａｔｏｍｓ／ｃｍ2未満であり、
    少なくとも１つの前記電界効果トランジスタのチャネル領域中の不純物濃度は、他の前記電界効果トランジスタのチャネル領域中の不純物濃度と異なることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記複数の電界効果型トランジスタは、複数の同じ導電型の電界効果型トランジスタを含み、
    前記複数の同じ導電型の電界効果型トランジスタの前記界面が、種類および濃度が共通の前記金属を含み、
    前記複数の同じ導電型の電界効果型トランジスタに含まれる一の前記電界効果トランジスタのチャネル領域中の不純物濃度と、前記複数の同じ導電型の電界効果型トランジスタに含まれる他の前記電界効果型トランジスタのチャネル領域中の不純物濃度とが異なることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記複数の電界効果型トランジスタは、Ｎチャネル電界効果型トランジスタと、Ｐチャネル電界効果型トランジスタとを含み、
    前記Ｎチャネル電界効果型トランジスタの前記界面と、前記Ｐチャネル電界効果型トランジスタの前記界面とは、共通する前記金属を含むことを特徴とする半導体装置。
  4. 半導体基板と、
    前記半導体基板の上に設けられたＳｉ含有ゲート電極と、
    前記半導体基板と前記Ｓｉ含有ゲート電極との間に設けられ、前記Ｓｉ含有ゲート電極と接するゲート絶縁膜と、
    を含む複数の電界効果型トランジスタを備え、
    前記複数の電界効果型トランジスタにおいては、前記ゲート絶縁膜に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属が存在し、
    前記ゲート絶縁膜における前記金属の濃度が５×１０13ａｔｏｍｓ／ｃｍ3以上１．４×１０15ａｔｏｍｓ／ｃｍ3未満であり、
    少なくとも１つの前記電界効果トランジスタのチャネル領域中の不純物濃度は、他の前記電界効果トランジスタのチャネル領域中の不純物濃度と異なることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、前記ゲート絶縁膜は、前記金属およびＳｉを含むことを特徴とする半導体装置。
  6. 請求項４または５に記載の半導体装置において、
    前記複数の電界効果型トランジスタは、複数の同じ導電型の電界効果型トランジスタを含み、
    前記複数の同じ導電型の電界効果型トランジスタの前記ゲート絶縁膜が、種類および濃度が共通の前記金属を含み、
    前記複数の同じ導電型の電界効果型トランジスタに含まれる一の前記電界効果トランジスタのチャネル領域中の不純物濃度と、前記複数の同じ導電型の電界効果型トランジスタに含まれる他の前記電界効果型トランジスタのチャネル領域中の不純物濃度とが異なることを特徴とする半導体装置。
  7. 請求項４または５に記載の半導体装置において、
    前記複数の電界効果型トランジスタは、Ｎチャネル電界効果型トランジスタと、Ｐチャネル電界効果型トランジスタとを含み、
    前記Ｎチャネル電界効果型トランジスタの前記ゲート絶縁膜と、前記Ｐチャネル電界効果型トランジスタの前記ゲート絶縁膜とは、共通する前記金属を含むことを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、前記複数の電界効果型トランジスタは、前記金属としてＡｌを含むＮチャネル電界効果型トランジスタを含むことを特徴とする半導体装置。
  9. 請求項１乃至７いずれかに記載の半導体装置において、前記複数の電界効果型トランジスタは、前記金属としてＨｆまたはＺｒを含むＰチャネル電界効果型トランジスタを含むことを特徴とする半導体装置。
  10. 半導体基板と、
    前記半導体基板の上に設けられたＳｉ含有ゲート電極と、
    前記半導体基板と前記Ｓｉ含有ゲート電極との間に設けられ、前記Ｓｉ含有ゲート電極と接するゲート絶縁膜と、
    を含む電界効果型トランジスタを備え、
    前記Ｓｉ含有ゲート電極と前記ゲート絶縁膜との界面に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属が存在し、
    前記界面における前記金属の濃度が５×１０13ａｔｏｍｓ／ｃｍ2以上１．４×１０15ａｔｏｍｓ／ｃｍ2未満であることを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    複数の同じ導電型の前記電界効果型トランジスタを含み、
    前記複数の同じ導電型の電界効果型トランジスタの前記界面が、種類および濃度が共通の前記金属を含み、
    前記複数の同じ導電型の電界効果型トランジスタに含まれる一の前記電界効果トランジスタのチャネル領域中の不純物濃度と、前記複数の同じ導電型の電界効果型トランジスタに含まれる他の前記電界効果型トランジスタのチャネル領域中の不純物濃度とが異なることを特徴とする半導体装置。
  12. 請求項１０に記載の半導体装置において、
    複数の前記電界効果型トランジスタを含み、
    前記複数の電界効果型トランジスタが、Ｎチャネル電界効果型トランジスタと、Ｐチャネル電界効果型トランジスタとを含み、
    前記Ｎチャネル電界効果型トランジスタの前記界面と、前記Ｐチャネル電界効果型トランジスタの前記界面とは、共通する前記金属を含むことを特徴とする半導体装置。
  13. 請求項１乃至１２いずれかに記載の半導体装置において、前記Ｓｉ含有ゲート電極がＮｉまたはＧｅを含むことを特徴とする半導体装置。
  14. 請求項１乃至１３いずれかに記載の半導体装置において、前記ゲート絶縁膜がＳｉＯＮ膜を含むことを特徴とする半導体装置。
  15. 所定の導電型のウェルが形成された半導体基板にチャネル領域を形成する工程と、
    前記チャネル領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属を前記ゲート絶縁膜に接するように存在させる工程と、
    前記ゲート絶縁膜上に、Ｓｉ含有ゲート電極膜を前記金属に接するように設ける工程と、
    を含む電界効果型トランジスタの製造方法であって、
    当該電界効果型トランジスタの閾値電圧をあらかじめ設定するとともに、前記ゲート絶縁膜と前記Ｓｉ含有ゲート電極膜との界面における前記金属の濃度と当該電界効果型トランジスタの閾値電圧の上昇量との関係をあらかじめ取得し、
    前記関係に基づいて、前記閾値電圧に対応する前記チャネル領域中の不純物の注入量と前記金属の前記濃度とを決定し、
    決定された前記注入量および前記濃度に基づいて当該電界効果型トランジスタを製造することを特徴とする半導体装置の製造方法。
  16. 所定の導電型のウェルが形成された半導体基板にチャネル領域を形成する工程と、
    前記チャネル領域上に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属を含むゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜に接し、Ｓｉ含有ゲート電極膜を形成する工程と、
    を含む電界効果型トランジスタの製造方法であって、
    当該電界効果型トランジスタの閾値電圧をあらかじめ設定するとともに、前記ゲート絶縁膜中の前記金属の濃度と当該電界効果型トランジスタの閾値電圧の上昇量との関係をあらかじめ取得し、
    前記関係に基づいて、前記閾値電圧に対応する前記チャネル領域中の不純物の注入量と前記金属の前記濃度とを決定し、
    決定された前記注入量および前記濃度に基づいて当該電界効果型トランジスタを製造することを特徴とする半導体装置の製造方法。
JP2005237209A 2004-08-25 2005-08-18 半導体装置およびその製造方法 Expired - Fee Related JP4938262B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005237209A JP4938262B2 (ja) 2004-08-25 2005-08-18 半導体装置およびその製造方法
US11/210,873 US7754570B2 (en) 2004-08-25 2005-08-25 Semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004245289 2004-08-25
JP2004245289 2004-08-25
JP2005237209A JP4938262B2 (ja) 2004-08-25 2005-08-18 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2006093670A true JP2006093670A (ja) 2006-04-06
JP4938262B2 JP4938262B2 (ja) 2012-05-23

Family

ID=35941868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005237209A Expired - Fee Related JP4938262B2 (ja) 2004-08-25 2005-08-18 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7754570B2 (ja)
JP (1) JP4938262B2 (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318012A (ja) * 2006-05-29 2007-12-06 Nec Electronics Corp 半導体装置およびその製造方法
WO2008041275A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Limited Dispositif semiconducteur et procédé de production correspondant
JP2008192822A (ja) * 2007-02-05 2008-08-21 Toshiba Corp 半導体装置およびその製造方法
JP2009181978A (ja) * 2008-01-29 2009-08-13 Sony Corp 半導体装置およびその製造方法
JPWO2007138693A1 (ja) * 2006-05-31 2009-10-01 富士通株式会社 半導体デバイスおよびその作製方法
JP2009239002A (ja) * 2008-03-27 2009-10-15 Fujitsu Ltd 半導体装置の製造方法
WO2010055603A1 (ja) * 2008-11-12 2010-05-20 パナソニック株式会社 半導体装置及びその製造方法
US7737503B2 (en) 2006-06-08 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2010171137A (ja) * 2009-01-21 2010-08-05 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2010206137A (ja) * 2009-03-06 2010-09-16 Toshiba Corp 半導体装置の製造方法
US7812412B2 (en) 2005-10-04 2010-10-12 Nec Corporation Semiconductor device
WO2011141973A1 (ja) * 2010-05-10 2011-11-17 パナソニック株式会社 半導体装置及びその製造方法
US8088677B2 (en) 2008-07-18 2012-01-03 Renesas Electronics Corporation Method of manufacturing semiconductor device, and semiconductor device
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
US8217440B2 (en) 2010-09-14 2012-07-10 Kabushiki Kaihsa Toshiba Semiconductor device and method of fabricating the same
JP2013118323A (ja) * 2011-12-05 2013-06-13 Renesas Electronics Corp 半導体装置およびその製造方法
US8476128B2 (en) 2009-01-09 2013-07-02 Kabushiki Kaisha Toshiba Semiconductor device having insulated gate field effect transistors and method of fabricating the same
KR20210012014A (ko) * 2018-06-22 2021-02-02 도쿄엘렉트론가부시키가이샤 나노와이어 소자를 형성하기 위한 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
JP4860183B2 (ja) * 2005-05-24 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2007091302A1 (ja) * 2006-02-07 2007-08-16 Fujitsu Limited 半導体装置及びその製造方法
JP2008103492A (ja) * 2006-10-18 2008-05-01 Nec Electronics Corp 半導体装置およびその製造方法
US7768072B2 (en) * 2007-03-27 2010-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Silicided metal gate for multi-threshold voltage configuration
US7678694B2 (en) * 2007-04-18 2010-03-16 Taiwan Semicondutor Manufacturing Company, Ltd. Method for fabricating semiconductor device with silicided gate
US20080272437A1 (en) * 2007-05-01 2008-11-06 Doris Bruce B Threshold Adjustment for High-K Gate Dielectric CMOS
US7960243B2 (en) * 2007-05-31 2011-06-14 Freescale Semiconductor, Inc. Method of forming a semiconductor device featuring a gate stressor and semiconductor device
JP4459257B2 (ja) * 2007-06-27 2010-04-28 株式会社東芝 半導体装置
US7944004B2 (en) * 2009-03-26 2011-05-17 Kabushiki Kaisha Toshiba Multiple thickness and/or composition high-K gate dielectrics and methods of making thereof
US8288222B2 (en) 2009-10-20 2012-10-16 International Business Machines Corporation Application of cluster beam implantation for fabricating threshold voltage adjusted FETs
US8698252B2 (en) * 2012-04-26 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device for high-K and metal gate stacks
US9627512B2 (en) * 2014-08-13 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Field effect transistor with non-doped channel
US10629749B2 (en) 2017-11-30 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of treating interfacial layer on silicon germanium
CN108417620B (zh) * 2018-04-20 2021-06-15 华南理工大学 一种氧化物绝缘体薄膜及薄膜晶体管

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59125650A (ja) * 1983-01-07 1984-07-20 Toshiba Corp 半導体装置の製造方法
JPH03147370A (ja) * 1989-11-01 1991-06-24 Seiko Epson Corp 半導体装置
JP2000332235A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 半導体装置およびその製造方法
JP2002280461A (ja) * 2001-03-22 2002-09-27 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
WO2003049188A1 (en) * 2001-11-30 2003-06-12 Renesas Technology Corp. Semiconductor integrated circuit device and manufacturing method thereof
JP2004103737A (ja) * 2002-09-06 2004-04-02 Hitachi Ltd 半導体装置
JP2005217272A (ja) * 2004-01-30 2005-08-11 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP2005327902A (ja) * 2004-05-14 2005-11-24 Nec Electronics Corp 半導体装置およびその製造方法
JP2005340329A (ja) * 2004-05-25 2005-12-08 Nec Electronics Corp 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3855945T2 (de) * 1987-07-10 1997-11-13 Toshiba Kawasaki Kk Halbleiterbauelement mit Bereichen unterschiedlicher Störstellenkonzentration
JP3025385B2 (ja) 1993-01-21 2000-03-27 シャープ株式会社 半導体装置
US5668024A (en) * 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
US5952701A (en) * 1997-08-18 1999-09-14 National Semiconductor Corporation Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value
US6373111B1 (en) * 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
US6372618B2 (en) * 2000-01-06 2002-04-16 Micron Technology, Inc. Methods of forming semiconductor structures
JP2003023152A (ja) * 2001-07-10 2003-01-24 Sony Corp Ｍｉｓ型トランジスタ及びその製造方法
US6982230B2 (en) * 2002-11-08 2006-01-03 International Business Machines Corporation Deposition of hafnium oxide and/or zirconium oxide and fabrication of passivated electronic structures
US6858524B2 (en) * 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
JP2005317647A (ja) * 2004-04-27 2005-11-10 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59125650A (ja) * 1983-01-07 1984-07-20 Toshiba Corp 半導体装置の製造方法
JPH03147370A (ja) * 1989-11-01 1991-06-24 Seiko Epson Corp 半導体装置
JP2000332235A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 半導体装置およびその製造方法
JP2002280461A (ja) * 2001-03-22 2002-09-27 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
WO2003049188A1 (en) * 2001-11-30 2003-06-12 Renesas Technology Corp. Semiconductor integrated circuit device and manufacturing method thereof
JP2004103737A (ja) * 2002-09-06 2004-04-02 Hitachi Ltd 半導体装置
JP2005217272A (ja) * 2004-01-30 2005-08-11 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP2005327902A (ja) * 2004-05-14 2005-11-24 Nec Electronics Corp 半導体装置およびその製造方法
JP2005340329A (ja) * 2004-05-25 2005-12-08 Nec Electronics Corp 半導体装置およびその製造方法

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812412B2 (en) 2005-10-04 2010-10-12 Nec Corporation Semiconductor device
JP2007318012A (ja) * 2006-05-29 2007-12-06 Nec Electronics Corp 半導体装置およびその製造方法
JPWO2007138693A1 (ja) * 2006-05-31 2009-10-01 富士通株式会社 半導体デバイスおよびその作製方法
US8169040B2 (en) 2006-06-08 2012-05-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7737503B2 (en) 2006-06-08 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7768077B2 (en) 2006-06-08 2010-08-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
WO2008041275A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Limited Dispositif semiconducteur et procédé de production correspondant
JP2008192822A (ja) * 2007-02-05 2008-08-21 Toshiba Corp 半導体装置およびその製造方法
JP2009181978A (ja) * 2008-01-29 2009-08-13 Sony Corp 半導体装置およびその製造方法
JP2009239002A (ja) * 2008-03-27 2009-10-15 Fujitsu Ltd 半導体装置の製造方法
US8088677B2 (en) 2008-07-18 2012-01-03 Renesas Electronics Corporation Method of manufacturing semiconductor device, and semiconductor device
WO2010055603A1 (ja) * 2008-11-12 2010-05-20 パナソニック株式会社 半導体装置及びその製造方法
US8476714B2 (en) 2008-11-12 2013-07-02 Panasonic Corporation Semiconductor device
JP2010118443A (ja) * 2008-11-12 2010-05-27 Panasonic Corp 半導体装置及びその製造方法
US8476128B2 (en) 2009-01-09 2013-07-02 Kabushiki Kaisha Toshiba Semiconductor device having insulated gate field effect transistors and method of fabricating the same
JP2010171137A (ja) * 2009-01-21 2010-08-05 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2010206137A (ja) * 2009-03-06 2010-09-16 Toshiba Corp 半導体装置の製造方法
WO2011141973A1 (ja) * 2010-05-10 2011-11-17 パナソニック株式会社 半導体装置及びその製造方法
US8217440B2 (en) 2010-09-14 2012-07-10 Kabushiki Kaihsa Toshiba Semiconductor device and method of fabricating the same
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
JP2013118323A (ja) * 2011-12-05 2013-06-13 Renesas Electronics Corp 半導体装置およびその製造方法
US8809959B2 (en) 2011-12-05 2014-08-19 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
US9054102B2 (en) 2011-12-05 2015-06-09 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
KR20210012014A (ko) * 2018-06-22 2021-02-02 도쿄엘렉트론가부시키가이샤 나노와이어 소자를 형성하기 위한 방법
JP2021528859A (ja) * 2018-06-22 2021-10-21 東京エレクトロン株式会社 ナノワイヤデバイスを形成する方法
JP7348442B2 (ja) 2018-06-22 2023-09-21 東京エレクトロン株式会社 ナノワイヤデバイスを形成する方法
KR102668031B1 (ko) * 2018-06-22 2024-05-21 도쿄엘렉트론가부시키가이샤 나노와이어 소자를 형성하기 위한 방법

Also Published As

Publication number Publication date
US20060043497A1 (en) 2006-03-02
JP4938262B2 (ja) 2012-05-23
US7754570B2 (en) 2010-07-13

Similar Documents

Publication Publication Date Title
JP4938262B2 (ja) 半導体装置およびその製造方法
US7446379B2 (en) Transistor with dopant-bearing metal in source and drain
US8022486B2 (en) CMOS semiconductor device
JP5442332B2 (ja) 半導体装置およびその製造方法
WO2010137093A1 (ja) 半導体装置及びその製造方法
JP2011171706A (ja) トランジスタ及びその製造方法
US8552507B2 (en) Semiconductor device and method of manufacturing the same
JP2005079223A (ja) 半導体装置及び半導体装置の製造方法
KR100757026B1 (ko) 반도체 장치의 제조 방법
JP3805750B2 (ja) 相補型電界効果トランジスタ及びその製造方法
US7602031B2 (en) Method of fabricating semiconductor device, and semiconductor device
JP2013004968A (ja) 半導体装置とその製造方法
JP3998665B2 (ja) 半導体装置およびその製造方法
JP4005055B2 (ja) 半導体装置およびその製造方法
KR20140029304A (ko) 반도체 구조에서 물질층을 형성하는 방법
US7148130B2 (en) Semiconductor device and method of manufacturing the same
WO2011151945A1 (ja) 半導体装置及びその製造方法
JP2006059980A (ja) 半導体装置及びその製造方法
KR100718835B1 (ko) 반도체 모스 트랜지스터와 그 제조 방법
JP4855419B2 (ja) 半導体装置の製造方法
JPWO2007091302A1 (ja) 半導体装置及びその製造方法
JP2010123669A (ja) 半導体装置およびその製造方法
JP4833527B2 (ja) 絶縁ゲート型半導体装置及びその駆動方法
JP4145272B2 (ja) 半導体装置の製造方法
JP2006108251A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080715

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120221

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120223

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees