JP2007213009A - 液晶表示パネルにおけるソースドライバーのレシーバー - Google Patents

Abstract

【課題】 従来の液晶表示器における制御信号とクロック信号との間の信号スキューを改善するソースドライバーのレシーバーを提供する。
【解決手段】 レシーバーは、２組の差動信号を第一形式から第二形式に変換するコンバーターと、コンバーターに結合され、第二形式に変換された２組の差動信号間の差に基づいて複数の基準信号を生成する比較回路と、比較回路に結合され、複数の基準信号に基づいて複数のデータ信号及び複数の制御信号を生成する復号回路とを含む。
【選択図】 図４

Description

本発明は、液晶表示パネルにおけるソースドライバーのレシーバーに関し、特に、異なる信号間のスキュー問題を改善する液晶表示パネルにおけるソースドライバーのレシーバーに関する。

技術の飛躍的発展に伴い、フラットパネル表示器（ＦＰＤ）は、従来の陰極線管表示器（ＣＲＴ）に取って代わり、ノートパソコン、ＰＤＡ（パーソナルデジタルアシスタント）、フラットパネルテレビ、携帯電話などの様々な電気製品に幅広く利用されるようになっている。広く知られたフラットパネル表示器として、薄膜トランジスター（ＴＦＴ）型、低温ポリシリコン（ＬＴＰＳ）型、及び有機発光ダイオード（ＯＬＥＤ）型の液晶表示器などがある。従来の表示器の駆動システムには、タイミングコントローラー、ソースドライバー、ゲートドライバー、及び種々の信号を伝送する信号線（クロック信号線、データ信号線や制御信号線など）が含まれている。

図１及び図２を参照する。図１は、従来のＬ字型バス構成（L-configuration）の液晶表示器１０を表す説明図であり、図２は、従来のＴ字型バス構成（T-configuration）の液晶表示器２０を表す説明図である。液晶表示器１０、２０は、いずれも液晶パネル１２、タイミングコントローラー１４、複数のゲートドライバー１６、複数のソースドライバーＣＤ_１−ＣＤ_ｎ、及び複数の信号線を含む。タイミングコントローラー１４は、液晶パネル１２の表示画像に関するデータ信号ＤＡＴＡ_１−ＤＡＴＡ_ｍと、ソースドライバーＣＤ_１−ＣＤ_ｎのピン電位を設定する設定信号と、液晶パネル１２を駆動するクロック信号ＣＬＫ及び制御信号とを生成する。図１及び図２に示す設定信号は、ソースドライバーＣＤ_１−ＣＤ_ｎのデータ反転ピンを設定する信号ＤＡＴＡＰＯＬと、左シフトピンを設定する信号ＳＨＬと、右シフトピンを設定する信号ＳＨＲとを含む。あるいは、駆動システムのプルハイ抵抗及びプルロー抵抗を用いてソースドライバーＣＤ_１−ＣＤ_ｎのピンを設定することも可能である。図１及び図２に示す制御信号は、ラッチ制御信号ＬＤと、極性制御信号ＰＯＬと、スタートパルス信号ＳＰとを含み、そのうちスタートパルス信号ＳＰは、タイミングコントローラー１４からＴＴＬ（トランジスター−トランジスター論理回路）インターフェイス、ＣＭＯＳ（相補型金属酸化膜半導体）インターフェイス、またはその他互換性のあるインターフェイスの信号線を介してソースドライバーＣＤ_１に送信され、更にソースドライバーＣＤ_２−ＣＤ_ｎに順次に送信される。一方、クロック信号ＣＬＫ、設定信号（信号ＤＡＴＡＰＯＬ、信号ＳＨＬ、信号ＳＨＲ）、その他の制御信号（ラッチ制御信号ＬＤ、極性制御信号ＰＯＬ）、及びデータ信号ＤＡＴＡ_１−ＤＡＴＡ_ｍは、タイミングコントローラー１４からＲＳＤＳ（小振幅差動信号方式）インターフェイスの対応する信号線を介し、ソースドライバーＣＤ_１−ＣＤ_ｎに送信される。中でも、設定信号（信号ＤＡＴＡＰＯＬ、信号ＳＨＬ、信号ＳＨＲなど）は、ハードワイヤー方式でソースドライバーＣＤ_１−ＣＤ_ｎのピンを設定することも可能である。また、制御信号（ラッチ制御信号ＬＤ、極性制御信号ＰＯＬなど）を、ＴＴＬインターフェイス、ＣＭＯＳインターフェイス、またはその他互換性のあるインターフェイスを介して送信することも可能である。

図３を参照する。図３は、従来の液晶表示器１０、２０の中のソースドライバーを表すブロック図である。液晶表示器１０、２０のソースドライバーは、夫々、処理ユニット３２及びＲＳＤＳレシーバー３４を含む。ＲＳＤＳレシーバー３４は、タイミングコントローラー１４からデータ信号ＤＡＴＡ_１−ＤＡＴＡ_ｍ及びクロック信号ＣＬＫを受信し、これらを処理ユニット３２に送信する。出力バッファーと、デジタル／アナログ変換器（ＤＡＣ）と、データラッチとからなる処理ユニット３２は、タイミングコントローラー１４から制御信号及び設定信号を受信するとともに、出力バッファー、ＤＡＣ及びデータラッチに必要な供給電圧及びガンマ基準電圧を出力する。そのうち制御信号は、極性制御信号ＰＯＬと、スタートパルス信号ＳＰと、ラッチ制御信号ＬＤとを含み、設定信号は、ソースドライバーのデータ反転ピンを設定する信号ＤＡＴＡＰＯＬと、左シフト／右シフトピンを設定する信号ＳＨＬ／ＳＨＲと、電荷共有／リサイクルイネーブルピンを設定する信号ＣＳＲと、チャネル選択ピンを設定する信号ＣＳと、低電力制御ピンを設定する信号ＬＰＣとを含む。供給電圧は入力電圧ＶＣＣ、ＧＮＤ、ＶＤＤＡ、ＧＮＤＡを含み、ガンマ基準電圧は入力電圧ＶＧＭＡを含む。

以上のとおり、従来の液晶表示器１０、２０では、データ信号、制御信号、設定信号及びクロック信号は、ＲＳＤＳインターフェイス、ＴＴＬインターフェイスまたはＣＭＯＳインターフェイスの対応する信号線を介して送信される。しかし、ＲＳＤＳ／ＴＴＬ／ＣＭＯＳインターフェイスによるバス型のデータ伝送は信号スキューが生じやすいので、セットアップ時間またはホールド時間など時間パラメーターの調整が困難である。そのため、高解像度表示器の高速動作を得るために、データ速度またはクロック速度を上げることができない。また、クロック信号及びデータ信号を異なる信号線を関して送信することは不可能である。大規模用途に対する需要の高まりに伴い、信号線を設けるプリント回路基板（ＰＣＢ）もパネルとともに大型化する。従って、タイミングコントローラーから異なるソースドライバーへの信号伝送の遅延もまた異なっており、信号スキューの解決と時間パラメーターの調整が一層困難となる。また、複数の信号を別個の信号線で送信すると、これらの信号線によりＰＣＢにおいて大きな面積が占められることとなる。高速動作での制御信号とクロック信号との間の同期は、従来の液晶表示器１０、２０では達成され得ない。また、ソースドライバーの正常な動作を確保するため、従来は設定信号でソースドライバーにおける個々のピン、例えば左シフトピン、右シフトピン、データ反転ピン、低電源モードピン、電荷共有／リサイクルイネーブルピンなどを全部設定する。しかしそうすると、ソースドライバーのピン数は増え、ピンピッチが狭くなる。その結果、ボンディングプロセスの歩留まりが低下し、液晶表示器の製造コストが増加する。

本発明は、前述の問題を解決するため、液晶表示パネルにおけるソースドライバーのレシーバーを提供することを課題とする。

本発明は、液晶表示パネルにおけるソースドライバーのレシーバーを提供する。該レシーバーは、２組の差動信号を第一形式から第二形式に変換するコンバーターと、該コンバーターに結合され、前記第二形式に変換された２組の差動信号間の差に基づいて基準信号を生成する比較回路と、該比較回路に結合され、前記基準信号に基づいてデータ信号及び制御信号を生成する復号回路とを含む。

本発明は、更に、液晶表示パネルのソースドライバーを提供する。該ソースドライバーは、複数の差動信号を受信するレシーバーと、複数の画像データ信号及び複数の制御信号に基づいて液晶表示パネルへの駆動信号を生成するプロセッサーとを含む。そのうちレシーバーは、複数の差動信号を比較し、対応する複数の比較信号を出力するコンパレーターと、前記複数の比較信号に基づいて前記複数の画像データ信号及び前記複数の制御信号を生成するデコーダーとを含む。前記プロセッサーは、前記複数の画像データ信号をラッチするデータラッチと、前記複数の画像データ信号を複数のアナログ信号に変換するデジタル／アナログ変換器（ＤＡＣ）と、前記複数のアナログ信号の駆動力を向上させる出力バッファーとを含む。

本発明は、高速動作における信号反射と信号スキューを解決し、セットアップ時間やホールド時間などの時間パラメーターの調整を容易にする。また、設定信号もデータ信号に埋め込まれているので、ソースドライバーのピンピッチを広く設定し、ボンディングプロセスの歩留まりを向上させることも可能である。従って、本発明は簡単かつ低コストのデータ伝送方法を提供し、該方法は表示器のデータ伝送効率を向上させる効果がある。

かかる装置の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。

図４を参照する。図４は、本発明による液晶表示器のソースドライバー４０を表すブロック図である。ソースドライバー４０は、処理ユニット４２とレシーバー４４を含む。レシーバー４４は、コンバーター５２、比較回路５０及び復号回路５６を含み、２組の差動信号Ｉ_ＤＤ１、Ｉ_ＤＤ２を受信する。差動信号Ｉ_ＤＤ１、Ｉ_ＤＤ２は、タイミングコントローラーから送信されたデータ信号、制御信号、クロック信号及び設定信号を埋め込まれている。レシーバー４４のコンバーター５２は、例えば電流／電圧変換器であり、２組の差動電流信号Ｉ_ＤＤ１、Ｉ_ＤＤ２を２組の差動電圧信号Ｖ_ＤＤ１、Ｖ_ＤＤ２に変換する。レシーバー４４の比較回路５０は、差動電圧信号Ｖ_ＤＤ１、Ｖ_ＤＤ２に基づいて対応する基準信号Ｖ_ＲＥＦを生成し、レシーバー４４の復号回路５６は、基準信号Ｖ_ＲＥＦに基づいて対応するデータ信号、制御信号、クロック信号及び設定信号を生成し、処理ユニット４２に送信する。

処理ユニット４２は、出力バッファーと、ＤＡＣと、データラッチとを含み、レシーバー４４からデータ信号、制御信号、クロック信号及び設定信号を受信するとともに、出力バッファー、ＤＡＣ及びデータラッチに必要な供給電圧及びガンマ基準電圧を出力する。そのうち制御信号は、ラッチ制御信号ＬＤ、極性制御信号ＰＯＬ及びスタートパルス信号ＳＰを含み、設定信号は、ソースドライバー４０のデータ反転ピンを設定する信号ＤＡＴＡＰＯＬと、左シフト／右シフトピンを設定する信号ＳＨＬ／ＳＨＲと、電荷共有／リサイクルイネーブルピンを設定する信号ＣＳＲと、チャンネル選択ピンを設定する信号ＣＳと、低電力制御ピンを設定する信号ＬＰＣとを含む。供給電圧は、入力電圧ＶＣＣ、ＧＮＤ、ＶＤＤＡ、ＧＮＤＡを含み、ガンマ基準電圧は、入力電圧ＶＧＭＡを含む。上記データ信号、制御信号、クロック信号及び設定信号の定義と機能は、当業者に周知されており、ここでは説明を省略する。
（実施例１及び実施例２）

図５及び図６を参照する。図５は、本発明の実施例１による比較回路５０の回路図であり、図６は、本発明の実施例２による比較回路５０の回路図である。図５及び図６に示す比較回路５０は、いずれもコンパレーターＣ１−Ｃ４及び抵抗Ｒ_Ａ−Ｒ_Ｄを含む。比較回路５０のノードＡ−Ｄはコンバーター５２に結合され、ノードＡとノードＤとの間には差動電圧信号Ｖ_ＤＤ１が印加され、ノードＢとノードＣとの間には差動電圧信号Ｖ_ＤＤ２が印加される。ノードＡ及びノードＣはコンパレーターＣ１の入力端にあたり、ノードＢ及びノードＣはコンパレーターＣ２の入力端にあたり、ノードＣ及びノードＤはコンパレーターＣ３の入力端にあたり、そしてノードＡ及びノードＤはコンパレーターＣ４の入力端にあたる。抵抗Ｒ_Ａ及びＲ_ＤはノードＡとノードＤとの間に直列接続され、抵抗Ｒ_Ｂ及びＲ_ＣはノードＢとノードＣとの間に直列接続されている。電流ループＩ_ＡＤ及びＩ_ＢＣ（図５と図６の矢印）は、抵抗Ｒ_Ａ−Ｒ_Ｄを介して差動電圧信号Ｖ_ＤＤ１及び差動電圧信号Ｖ_ＤＤ２を生成し、コンパレーターＣ１−Ｃ４の入力端電圧は、差動電圧信号Ｖ_ＤＤ１及び差動電圧信号Ｖ_ＤＤ２の値に関連している。コンパレーターＣ１−Ｃ４は、その入力端の電圧に基づいて、対応する出力基準電圧Ｖ_ＡＣ、Ｖ_ＢＣ、Ｖ_ＣＤ、Ｖ_ＡＤを生成し、復号回路５６は、これらの基準電圧Ｖ_ＡＣ、Ｖ_ＢＣ、Ｖ_ＣＤ、Ｖ_ＡＤに基づいて、対応するデータ信号、制御信号、クロック信号及び設定信号を生成する。図５に示すように、本発明の実施例１では、抵抗Ｒ_ＡとＲ_Ｄとの間のノードは、抵抗Ｒ_ＢとＲ_Ｃとの間のノードに結合されている。それと比べて、図６に示すように、本発明の実施例２では、抵抗Ｒ_ＡとＲ_Ｄとの間のノードは、抵抗Ｒ_ＢとＲ_Ｃとの間のノードに結合されていない。

図７を参照する。図７は、本発明の実施例１及び実施例２による比較回路５０に対応する真理値表である。図７において、電流ループＩ_ＡＤ及びＩ_ＢＣの単位はＩで示され、「＋」は電流方向と矢印方向とが一致することを示し、「−」は電流方向と矢印方向とが逆であることを示す。コンパレーターＣ１−Ｃ４の出力基準電圧Ｖ_ＡＣ、Ｖ_ＢＣ、Ｖ_ＣＤ、Ｖ_ＡＤは論理レベルで示され、そのうち「１」は高論理レベルの出力を示し、「０」は低論理レベルの出力を示し、コンパレーターＣ１−Ｃ４が入力信号に基づいて論理出力を生成できない場合は「？」（未知状態）で示される。一方、復号回路５６で復号されるデータも論理レベルで示され、そのうち「１」は高論理レベルの出力を示し、「０」は低論理レベルの出力を示す。

図８を参照する。図８は、図７に示す真理値表から得られたデータマッピングの一例を表す表である。図に示すように、復号データＤａｔａ[１、０] 及びクロック信号ＣＬＫの論理レベルに基づいて、１クロック周期内（ＣＬＫ＝１及びＣＬＫ＝０）で、１６の異なるデータマッピングが得られる。従って、復号回路５６は、これらのデータマッピングに基づいて、対応するデータ信号、制御信号、クロック信号及び設定信号を生成することができる。
（実施例３及び実施例４）

図９及び図１０を参照する。図９は、本発明の実施例３による比較回路５０の回路図であり、図１０は、本発明の実施例４による比較回路５０の回路図である。図９及び図１０に示す比較回路５０は、いずれもコンパレーターＣ１−Ｃ６及び抵抗Ｒ_Ａ−Ｒ_Ｄを含む。比較回路５０のノードＡ−Ｄはコンバーター５２に結合され、ノードＡとノードＤとの間には差動電圧信号Ｖ_ＤＤ１が印加され、ノードＢとノードＣとの間には差動電圧信号Ｖ_ＤＤ２が印加される。ノードＡ及びノードＣはコンパレーターＣ１の入力端にあたり、ノードＢ及びノードＣはコンパレーターＣ２の入力端にあたり、ノードＣ及びノードＤはコンパレーターＣ３の入力端にあたり、ノードＡ及びノードＤはコンパレーターＣ４の入力端にあたり、ノードＡ及びノードＢはコンパレーターＣ５の入力端にあたり、そしてノードＢ及びノードＤはコンパレーターＣ６の入力端にあたる。抵抗Ｒ_Ａ及びＲ_ＤはノードＡとノードＤとの間に直列接続され、抵抗Ｒ_Ｂ及びＲ_ＣはノードＢとノードＣとの間に直列接続されている。電流ループＩ_ＡＤ及びＩ_ＢＣ（図９と図１０の矢印）は、抵抗Ｒ_Ａ−Ｒ_Ｄを介して差動電圧信号Ｖ_ＤＤ１及び差動電圧信号Ｖ_ＤＤ２を生成し、コンパレーターＣ１−Ｃ６の入力端電圧は、差動電圧信号Ｖ_ＤＤ１及び差動電圧信号Ｖ_ＤＤ２の値に関連している。コンパレーターＣ１−Ｃ６は、その入力端の電圧に基づいて対応する出力基準電圧Ｖ_ＡＣ、Ｖ_ＢＣ、Ｖ_ＣＤ、Ｖ_ＡＤ、Ｖ_ＡＢ、Ｖ_ＢＤを生成し、復号回路５６は、これらの基準電圧Ｖ_ＡＣ、Ｖ_ＢＣ、Ｖ_ＣＤ、Ｖ_ＡＤ、Ｖ_ＡＢ、Ｖ_ＢＤに基づいて対応するデータ信号、制御信号、クロック信号及び設定信号を生成する。図９に示すように、本発明の実施例３では、抵抗Ｒ_ＡとＲ_Ｄとの間のノードは、抵抗Ｒ_ＢとＲ_Ｃとの間のノードに結合されている。それと比べて、図１０に示すように、本発明の実施例４では、抵抗Ｒ_ＡとＲ_Ｄとの間のノードは抵抗Ｒ_ＢとＲ_Ｃとの間のノードに結合されていない。

図１１を参照する。図１１は、本発明の実施例３及び実施例４による比較回路５０の真理値表である。図１１において、電流ループＩ_ＡＤ及びＩ_ＢＣの単位はＩで示され、「＋」は電流方向と矢印方向とが一致することを示し、「−」は電流方向と矢印方向とが逆であることを示す。コンパレーターＣ１−Ｃ６の出力基準電圧Ｖ_ＡＣ、Ｖ_ＢＣ、Ｖ_ＣＤ、Ｖ_ＡＤ、Ｖ_ＡＢ、Ｖ_ＢＤは論理レベルで示され、そのうち「１」は高論理レベルの出力を示し、「０」は低論理レベルの出力を示し、コンパレーターＣ１−Ｃ６が入力信号に基づいて論理出力を生成できない場合は「？」（未知状態）で示される。一方、復号回路５６で復号されるデータも論理レベルで示され、そのうち「１」は高論理レベルの出力を示し、「０」は低論理レベルの出力を示す。

図８を参照する。図８は、図１１に示す真理値表から得られたデータマッピングの一例を表す表である。図に示すように、復号データＤａｔａ[１、０]とクロック信号ＣＬＫの論理レベルに基づいて、１クロック周期内（ＣＬＫ＝１及びＣＬＫ＝０）で、１６の異なるデータマッピングが得られる。従って、復号回路５６はこれらのデータマッピングに基づいて、対応するデータ信号、制御信号、クロック信号及び設定信号を生成する。

本発明はクロック信号、制御信号及び設定信号をデータ信号に埋め込み、更に、埋め込まれた信号を２組の差動電流信号Ｉ_ＤＤ１、Ｉ_ＤＤ２として伝送する。その後、コンバーターで前記２組の差動電流信号Ｉ_ＤＤ１、Ｉ_ＤＤ２を２組の差動電圧信号Ｖ_ＤＤ１、Ｖ_ＤＤ２に変換し、比較回路で差動電圧信号Ｖ_ＤＤ１、Ｖ_ＤＤ２に基づいて対応する基準信号Ｖ_ＲＥＦ（例えば出力基準電圧Ｖ_ＡＣ、Ｖ_ＢＣ、Ｖ_ＣＤ、Ｖ_ＡＤ、Ｖ_ＡＢ、Ｖ_ＢＤ）を生成し、更に復号回路で基準信号Ｖ_ＲＥＦに基づいて、液晶表示部のための、対応するデータ信号、制御信号、クロック信号及び設定信号を生成する。

以上は、本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。

本発明に利用される素子はいずれも周知されるものである。かかる技術は当然実施可能である。

従来のＬ字型バス構成の液晶表示器を表す説明図である。 従来のＴ字型バス構成の液晶表示器を表す説明図である。 図１及び２に示す従来の液晶表示器のソースドライバーを表すブロック図である。 本発明による液晶表示器のソースドライバーを表すブロック図である。 本発明の実施例１による比較回路の回路図である。 本発明の実施例２による比較回路の回路図である。 本発明の実施例１及び実施例２による比較／復号回路に対応する真理値表である。 図７及び図１１に示す真理値表から得られたデータマッピングの一例を表す表である。 本発明の実施例３による比較回路の回路図である。 本発明の実施例４による比較回路の回路図である。 本発明の実施例３及び実施例４による比較／復号回路に対応する真理値表である。

符号の説明

１０、２０ 液晶表示器
１２ 液晶パネル
１４ タイミングコントローラー
１６ ゲートドライバー
３２、４２ 処理ユニット
３４、４４ レシーバー
３５ 受信／デコーダー
４０、ＣＤ_１−ＣＤ_ｎ ソースドライバー
５０ 比較回路
５２ コンバーター
５６ 復号回路
Ｃ１−Ｃ６ コンパレーター
Ｒ_Ａ−Ｒ_Ｄ 抵抗

Claims (19)

1. 液晶表示パネルのソースドライバーのためのレシーバーであって、
   ２組の差動信号を第一形式から第二形式に変換するコンバーターと、
   該コンバーターに結合され、前記第二形式に変換された２組の差動信号間の差に基づいて基準信号を生成する比較回路と、
   該比較回路に結合され、前記基準信号に基づいてデータ信号及び制御信号を生成する復号回路とを含むことを特徴とするレシーバー。
2. 前記制御信号は、クロック信号及び設定信号を含むことを特徴とする請求項１記載のレシーバー。
3. 前記コンバーターは、２組の差動電流信号を２組の差動電圧信号に変換する電流／電圧変換器を含むことを特徴とする請求項１記載のレシーバー。
4. 前記比較回路は、
   前記２組の差動電圧信号に基づいて複数の入力信号を生成する複数の抵抗と、
   該複数の抵抗のうち対応するものに結合され、対応する入力信号を受信して前記基準信号を生成する複数のコンパレーターとを含むことを特徴とする請求項３記載のレシーバー。
5. 前記比較回路は、対応する入力信号の値に基づいて高論理レベルまたは低論理レベルの前記基準信号を生成することを特徴とする請求項４記載のレシーバー。
6. 前記比較回路は、対応する入力信号の値に基づいて、高論理レベルまたは低論理レベルの前記基準信号を含むルックアップテーブル（ＬＵＴ）を生成することを特徴とする請求項４記載のレシーバー。
7. 前記復号回路は、前記ＬＵＴに基づいて前記データ信号、前記制御信号及び前記クロック信号を生成することを特徴とする請求項６記載のレシーバー。
8. 前記復号回路は、更に、前記ＬＵＴに基づいて、前記ソースドライバーのための設定信号を生成することを特徴とする請求項６記載のレシーバー。
9. 前記２組の差動電圧信号のうち第一組の差動電圧信号を受ける第一端及び第四端と、前記２組の差動電圧信号のうち第二組の差動電圧信号を受ける第二端及び第三端とを有する前記比較回路は、
   前記比較回路の第一端に結合される第一入力端と、前記比較回路の第三端に結合される第二入力端と、前記復号回路に結合される出力端を備える第一コンパレーターと、
   前記比較回路の第二端に結合される第一入力端と、前記比較回路の第三端に結合される第二入力端と、前記復号回路に結合される出力端を備える第二コンパレーターと、
   前記比較回路の第三端に結合される第一入力端と、前記比較回路の第四端に結合される第二入力端と、前記復号回路に結合される出力端を備える第三コンパレーターと、
   前記比較回路の第一端に結合される第一入力端と、前記比較回路の第四端に結合される第二入力端と、前記復号回路に結合される出力端を備える第四コンパレーターと、
   前記比較回路の第一端と第四端との間に直列接続される複数の第一抵抗と、
   前記比較回路の第二端と第三端との間に直列接続される複数の第二抵抗とを含むことを特徴とする請求項４記載のレシーバー。
10. ２個の第一抵抗間のノードは、２個の第二抵抗間のノードに結合されていることを特徴とする請求項９記載のレシーバー。
11. 前記２組の差動電圧信号のうち第一組の差動電圧信号を受ける第一端及び第四端と、前記２組の差動電圧信号のうち第二組の差動電圧信号を受ける第二端及び第三端とを有する前記比較回路は、
    前記比較回路の第一端に結合される第一入力端と、前記比較回路の第三端に結合される第二入力端と、前記復号回路に結合される出力端を備える第一コンパレーターと、
    前記比較回路の第二端に結合される第一入力端と、前記比較回路の第三端に結合される第二入力端と、前記復号回路に結合される出力端を備える第二コンパレーターと、
    前記比較回路の第三端に結合される第一入力端と、前記比較回路の第四端に結合される第二入力端と、前記復号回路に結合される出力端を備える第三コンパレーターと、
    前記比較回路の第一端に結合される第一入力端と、前記比較回路の第四端に結合される第二入力端と、前記復号回路に結合される出力端を備える第四コンパレーターと、
    前記比較回路の第一端に結合される第一入力端と、前記比較回路の第二端に結合される第二入力端と、前記復号回路に結合される出力端を備える第五コンパレーターと、
    前記比較回路の第二端に結合される第一入力端と、前記比較回路の第四端に結合される第二入力端と、前記復号回路に結合される出力端を備える第六コンパレーターと、
    前記比較回路の第一端と第四端との間に直列接続される複数の第一抵抗と、
    前記比較回路の第二端と第三端との間に直列接続される複数の第二抵抗とを含むことを特徴とする請求項４記載のレシーバー。
12. ２個の第一抵抗間のノードは、２個の第二抵抗間のノードに結合されていることを特徴とする請求項１１記載のレシーバー。
13. 液晶表示パネルのソースドライバーであって、
    複数の差動信号を受信するレシーバーと、
    複数の画像データ信号及び複数の制御信号に基づいて前記液晶表示パネルへの駆動信号を生成するプロセッサーとを含み、
    前記レシーバーは、
    前記複数の差動信号を比較して、複数の比較信号を出力するコンパレーターと、
    前記複数の比較信号に基づいて前記複数の画像データ信号及び前記複数の制御信号を生成するデコーダーとを含み、
    前記プロセッサーは、
    前記複数の画像データ信号をラッチするデータラッチと、
    複数の画像データ信号を複数のアナログ信号に変換するデジタル／アナログ変換器（ＤＡＣ）と、
    前記複数のアナログ信号の駆動力を向上させる出力バッファーとを含むことを特徴とするソースドライバー。
14. 前記デコーダーは、クロック信号及び設定信号を含む前記複数の制御信号を生成することを特徴とする請求項１３記載のソースドライバー。
15. 前記レシーバーは、更に、前記複数の差動信号の形式を変換するコンバーターを含むことを特徴とする請求項１３記載のソースドライバー。
16. 前記レシーバーは、更に、前記コンパレーターに結合され、前記複数の差動信号を比較する抵抗を含むことを特徴とする請求項１３記載のソースドライバー。
17. 前記コンパレーターは、前記複数の差動信号の値に基づいて、高論理レベルまたは低論理レベルの前記複数の比較信号を生成することを特徴とする請求項１３記載のソースドライバー。
18. 前記コンパレーターは、更に、高論理レベルまたは低論理レベルの前記複数の比較信号を含むＬＵＴ生成することを特徴とする請求項１７記載のソースドライバー。
19. 前記デコーダーは、前記ＬＵＴに基づいて、前記複数の画像データ信号及び前記複数の制御信号を生成することを特徴とする請求項１８記載のレシーバー。

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