JP2007124070A - 固体撮像素子を用いた画像伝送装置 - Google Patents

Abstract

【課題】従来の高精細の画像伝送装置では、固体撮像素子としてローリングシャッタ型ＣＭＯＳセンサを用いているため、動きの大きな画像信号が入力される場合に、良好な画像符号化処理を行うことができず、効率が悪い。
【解決手段】画像伝送装置は、グローバルシャッタ型ＣＭＯＳセンサ２０１により撮像するため、移動する被写体を撮像した場合でも、撮像画像は被写体の画像と異なる画像歪みは発生しない。これにより、動きの大きな被写体に対しても画像信号の相関、時間方向の相関を共に確保して、画像情報を効率良く符号化することができ、そのため、画像信号を伝送する際の伝送帯域を効率良く使用でき、高精細画像信号を少ない伝送路にて伝送できる。また、画像１フレーム毎の信号の撮像時刻にズレが生じないため、静止画としての画像の品質と符号化された場合の符号化効率も向上する。
【選択図】図１

Description

本発明は固体撮像素子を用いた画像伝送装置に係り、特に固体撮像素子により撮像して得られた映像信号を信号処理して伝送する固体撮像素子を用いた画像伝送装置に関する。

近年、デジタル化された画像信号を衛星波、地上波、電話回線、光ファイバー等の伝送路を通じて配信する技術が実現している。このような技術により、衛星等を用いた遠隔地からの生中継放送や、遠距離間でのテレビ会議等のインタラクティブな映像伝送サービスが提供されている。

このような映像伝送サービスにおいて必要な従来の画像伝送装置の構成に関して説明する。図５は従来の画像伝送装置の一例のブロック図を示す。同図において、まず、結像された被写体像を電気信号に変換するＣＭＯＳセンサ１０１があり、図示しない被写体の光学像をＣＭＯＳセンサ１０１の撮像面上に結像する光学レンズ１０２がある。ＣＭＯＳセンサ１０１から出力された電気信号は入力信号処理装置１０３に入り、ガンマ補正や輪郭補正などの処理が施され、デジタル画像信号（映像信号）として画像符号化装置１０４に送られる。

画像符号化装置１０４では、デジタル画像信号を、後述する画像信号の時間方向の相関や空間方向の相関を用いて情報を圧縮し、伝送路の伝送帯域に適合した情報量の符号化データに変換し、その符号化データを多重化装置１０５に供給する。多重化装置１０５では、画像符号化装置１０４から供給された符号化データと、画像以外の伝送する情報とを重畳し（多重化し）、変調装置１０６に重畳された信号を出力する。変調装置１０６では、伝送路の電気信号やフォーマットの形式に合わせて、入力された情報の変調処理が行う。変調処理が施された信号は、伝送路１０７に出力される。伝送路１０７は光ファイバーや電話回線などの有線ネットワークであったり、衛星波、地上波、無線ＬＡＮ（ローカル・エリア・ネットワーク）などの放送や無線ネットワークであったりする。

ここで、近年、ＨＤＴＶ（High Definition Television）やＨＤＴＶの画素数を上回る高精細な画像信号を用いた画像伝送装置が開発されている。このような高精細な画像を入力するに際しては、高速に信号を読み出せるＣＭＯＳセンサ１０１が撮像素子として使われている。また、画像符号化装置１０４では、入力された画像信号の情報量を削減して伝送路に出力するための情報圧縮処理が行われる。

画像伝送装置における動画像・音声の高能率符号化方式として、国際規格であるＭＰＥＧ（Moving Picture Experts Group phase 2）２、ＭＰＥＧ４ ＡＳＰ、ＭＰＥＧ４ ＡＶＣ等の方式が用いられている。これらの規格の画像符号化に関しては、画像信号の隣接画素間（空間方向）の相関及び隣接フレーム間もしくは隣接フィールド間（時間方向）の相関を利用して情報量を圧縮する方式を用いている。

例えば、ＭＰＥＧ２規格における画像符号化装置は、以下のようなアルゴリズムで符号化処理を行う。まず、時間的に連続する画像フレームを、基準フレームと予測フレームに振り分ける。基準フレームは空間方向の相関のみを用いて符号化することで、そのフレームの符号化データのみで復元することができる。予測フレームは、基準となるフレームからの時間方向の相関と空間方向の相関とを共に用いて符号化することにより、基準フレームに対して、より符号化効率を高めることができる。予測フレームの符号化データは、復元された基準フレームと予測フレームの符号化データより復元される。

ＭＰＥＧ２画像符号化で用いられる具体的な符号化体系について、図６（Ａ）を用いて説明する。図６（Ａ）にＩで示す基準フレームであるＩピクチャ（Ｉフレーム）は定期的に存在し、復号処理の基準となるフレーム内符号化画像である。また、予測フレームには、図６にＰで示す時間的に前（過去）の基準フレームからの予測のみで符号化されるＰピクチャ（Ｐフレーム）と、Ｂで示す時間的に前後（過去と未来）の２つの基準フレームから予測符号化されるＢピクチャ（Ｂフレーム）が存在する。図６（Ａ）中の矢印は、予測方向を示す。

Ｐピクチャは、自身が予測フレームであると共に、続くＢピクチャやＰピクチャの基準フレームにもなるフレーム間順方向予測符号化画像である。Ｂピクチャは双方向予測符号化画像であり、予測フレームである。Ｉピクチャのフレーム内符号化画像信号は、輝度信号で水平１６画素×垂直１６画素のマクロブロックと呼ばれる処理単位に分割される。分割されたマクロブロックのデータは、更に水平８画素×垂直８画素単位の２次元ブロックに分割され、直交変換の一種であるＤＣＴ（Discrete Cosine Transform：離散コサイン変換）処理が行われる。

ＤＣＴ変換後の信号は、その２次元ブロックの周波数成分に準じた値を示すため、一般的な画像では低域に成分が集中する。また、高周波数成分の情報劣化は低周波数成分の情報劣化よりも視覚的に目立ちにくい性質がある。よって、低域成分を細かく高域成分を粗く量子化し、その係数成分と成分が無い係数０の連続する長さを可変長符号化することにより、情報量を圧縮している。

Ｐピクチャの画像信号は、Ｉピクチャと同様に、輝度信号で水平１６画素×垂直１６画素のマクロブロックの単位に分割される。Ｐピクチャでは、マクロブロック毎に基準フレームとの間の動きベクトルを計算する。動きベクトルの検出は、一般的にブロックマッチングにより求められる。このブロックマッチングでは、マクロブロックの各画素と動きベクトル値だけマクロブロックの存在する水平・垂直の位置を動かした場所の基準フレームを水平１６画素×垂直１６画素にブロック化した各画素の差分絶対値総和（若しくは差分二乗総和）を求め、その最小値を取る動きベクトルの値を、検出された動きベクトルとして出力する。

マクロブロックの各画素は、動きベクトルにより切り出された２次元ブロックの各画素との差分がとられる。正確な動きベクトルが検出された場合には、差分ブロックの情報量は元のマクロブロックの持っている情報量よりも大幅に少なくなるため、Ｉピクチャよりも粗い量子化処理が可能となる。実際には、差分ブロックを符号化するか非差分ブロック（Ｉｎｔｒａブロック）を符号化するかを選択し（予測モード判定）、選択されたブロックに対してＩピクチャと同様のＤＣＴ・可変長符号化処理を施し、情報量が圧縮される。

Ｂピクチャは、Ｐピクチャと同様の処理が行われるが、基準フレームであるＩ、Ｐピクチャが時間的に前後に存在するため、それぞれの基準フレームとの間で動きベクトルを検出する。Ｂピクチャでは予測の選択肢が、前基準フレームからの予測（Ｆｏｒｗａｒｄ予測）・後基準フレームからの予測（Ｂａｃｋｗａｒｄ予測）・２つの予測ブロックの画素毎平均値（Ａｖｅｒａｇｅ予測）、の３種類存在し、イントラ（Ｉｎｔｒａ）ブロックを合わせた４種類から予測モード判定を行う。

Ｂピクチャは、時間的に前後の基準フレームから予測が可能となるため、Ｐピクチャよりも更に予測効率が向上する。よって、一般的にＰピクチャよりも更に粗く量子化される。選択されたブロックはＩ、Ｐピクチャと同様の符号化処理がなされる。

Ｂピクチャは復号されるために、時間的に後の基準フレームからの予測処理が行われるため、基準フレームは、Ｂピクチャに先行して符号化される。そのため、入力された画像信号は図６（Ｂ）に示されるように、Ｂピクチャは基準フレームであるＩピクチャ又はＰピクチャの後の順番に並べ替えが行われ、符号化される。

復号処理では、図６（Ｃ）に示すように、図６（Ｂ）の逆の並べ替えを行い出力することにより、入力された画像信号の順番に復号画像が再生される。伝送処理は、符号化された画像情報を伝送路の信号のフォーマットや特性に変換し、出力する処理である。一例として、各種の光ファイバーなどのネットワークによる情報伝送に用いられているＡＴＭ（Asynchronous Transfer Mode：非同期転送モード）を説明する。

ＡＴＭにおいては、音声・画像・データなどの情報を、セルと呼ばれる固定長の情報単位で分割して伝送する。セルは、４８バイトの伝送する情報を蓄積する部分と、５バイトの情報の転送先などを格納する部分で構成される。送信装置では、入力される符号化情報を４８バイト毎に分割した後、各々の分割情報に転送先を示す番号を付与しネットワークに送出する。ネットワークでは、セルの中の転送先を読み取り、通信相手を認識し、通信相手に対して情報を送り届ける。受信装置では、到着した複数のセルを結合し、伝送された情報を復元する。

前述したように、高精細な画像信号を伝送する画像伝送装置では、伝送するための画像信号を撮像する撮像素子として、高速に信号を読み出せるＣＭＯＳセンサ１０１が使われているので、次に、ＣＭＯＳセンサ１０１について更に詳しく説明する。これは従来から知られているローリングシャッタ型ＣＭＯＳセンサである（例えば、特許文献１参照）。

図７は上記の従来のＣＭＯＳセンサの一例の等価回路図を示す。同図に示すＣＭＯＳセンサは、簡単のため、単位画素１が横方向２画素、縦方向２画素の２×２画素の配置とされている。単位画素１は、被写体像を光電変換するフォトダイオード（ＰＤ）２と、信号電荷の増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）３と、電荷転送用ＭＯＳＦＥＴ４と、リセット用ＭＯＳＦＥＴ５と、選択用ＭＯＳＦＥＴ７とよりなり、電源ライン６がＭＯＳＦＥＴ３、５のドレインに接続され、増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレインに接続されている。

増幅用ＭＯＳＦＥＴ３のゲート電極はフローティングディフュージョン（ＦＤ）になっており、フォトダイオード２の電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン−ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。また、増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）の電位は、リセット用ＭＯＳＦＥＴ５によりリセットされる。

選択用ＭＯＳＦＥＴ７がオン状態になると、増幅用ＭＯＳＦＥＴ３のソースを選択用ＭＯＳＦＥＴ７のドレイン・ソースを通して画素出力ライン８に導通させる。画素出力ライン８は定電流供給用ＭＯＳＦＥＴ９のドレインに接続されている。定電流供給用ＭＯＳＦＥＴ９は、増幅用ＭＯＳＦＥＴ３のソースフォロア回路の負荷として作用する。定電流供給用ＭＯＳＦＥＴ９は、ゲート電位供給ライン１３のゲート電位により制御される。

また、リセット用制御ライン１０、電荷転送用制御ライン１１、画素選択用制御ライン１２は、それぞれリセット用ＭＯＳＦＥＴ５、電荷転送用ＭＯＳＦＥＴ４、選択用ＭＯＳＦＥＴ７の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子１５、１４、１６から、ＭＯＳＦＥＴ１９、２０、２１のドレイン・ソースをそれぞれ通して供給される。

垂直シフトレジスタ１７は、行順次走査のために２×２画素の行を選択する回路で、その垂直シフトレジスタ出力線１８−１、１８−２が、各行のＭＯＳＦＥＴ１９、２０、２１のゲート電極に接続されており、パルス供給端子１５、１４、１６の端子に供給されたパルスがどの行の画素を制御するかを決定する。

また、読み出しブロック２２は、リセット信号出力を保持する容量２３、光信号出力を保持する容量２４、どちらの容量に保持するかを選択するスイッチ用ＭＯＳＦＥＴ２５及び２６、水平出力線２７、２８に接続されたスイッチ用ＭＯＳＦＥＴ２９、３０からなる。スイッチ用ＭＯＳＦＥＴ２５、２６は端子３７、３８からそのゲート電極に供給されるパルスによりスイッチング制御される。

水平シフトレジスタ３４は、２×２画素のうち、どの列の画素の保持信号を水平出力線２７、２８に出力するかをスイッチ用ＭＯＳＦＥＴ２９、３０のゲートに接続された水平シフトレジスタ出力線３５−１、３５−２への出力電位で決定する。また、水平出力線２７、２８をリセットするための電位を端子３３から供給し、リセットのタイミングは端子３６から供給するパルスでスイッチ用ＭＯＳＦＥＴ３１、３２をスイッチング制御して行う。水平出力線２７、２８は差動アンプ３９の入力端子に接続されている。差動アンプ３９はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子４０からセンサ外に出力する。

次に、図７に示す従来のＣＭＯＳセンサの動作について図８のタイミングチャートを併せ参照して説明する。なお、図７中のＭＯＳＦＥＴはすべてＮ型とし、よって、ＭＯＳＦＥＴはそのゲート電位がハイレベル（Ｈｉｇｈ）でオン、ローレベル（Ｌｏｗ）でオフとなる。

まず、垂直シフトレジスタ出力線１８−１の電位が図８（Ｄ）に示すように時刻ｔ１でＨｉｇｈとなり、これにより１行目の画素１が選択される。続いて、パルス供給端子１６の入力パルスが図８（Ｃ）に示すように時刻ｔ２でＨｉｇｈになり、これにより１行目の画素１の選択用ＭＯＳＦＥＴ７がオン状態になるため、１行目の画素１の増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレイン・ソースと画素出力ライン８を通して定電流供給用ＭＯＳＦＥＴ９につながり、ソースフォロア回路を形成する。

この状態で、最初にパルス供給端子１５に図８（Ｂ）に示すように一定時間Ｈｉｇｈのパルスが供給され、１行目の画素１のリセット用ＭＯＳＦＥＴ５のドレイン・ソースを通して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）がリセットされる。その後の時刻ｔ３で、パルス供給端子３７の入力パルスが図８（Ｉ）に示すようにＨｉｇｈになり、スイッチ用ＭＯＳＦＥＴ２５をオン状態とし、容量２３に１行目の画素１のソースフォロワ回路から出力されたリセット信号出力が保持される。

次に、パルス供給端子１４に時刻ｔ４で図８（Ａ）に示すようにＨｉｇｈパルスが印加されると、１行目の画素１内の電荷転送用ＭＯＳＦＥＴ４がオンし、１行目の画素１内のフォトダイオード２に蓄積されている電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン・ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。その後の時刻ｔ５で、パルス供給端子３８に図８（Ｊ）に示すようにＨｉｇｈパルスが印加されると、容量２４に１行目の画素１のソースフォロワ回路から出力された光信号出力が保持される。続いて、パルス供給端子１６の入力パルスが図８（Ｃ）に示すように、時刻ｔ６でＬｏｗになるため、１行目の画素１内の選択用ＭＯＳＦＥＴ７がオフになり、１行目の画素１からの出力はなくなる。

端子３６の入力信号はこの間図８（Ｈ）に示すようにＨｉｇｈであり、水平出力ライン２７、２８はリセット状態になっている。しかし、上記の時刻ｔ６で端子３６の入力信号が図８（Ｈ）に示すようにＬｏｗになり、この状態で水平シフトレジスタ出力線３５−１に図８（Ｆ）に示すＨｉｇｈパルスを印加すると、１列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、１列目の容量２３、２４の各信号が１列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給される。差動アンプ３９は１列目の容量２３、２４の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用ＭＯＳＦＥＴ３のしきい値ばらつきに起因したノイズを除去した光信号を出力端子４０より出力する。

次に、端子３６に図８（Ｈ）に示す時刻ｔ７でＨｉｇｈパルスを印加すると、水平出力ライン２７、２８が再びリセットされ、その後水平シフトレジスタ出力線３５−２に、図８（Ｇ）に示すように時刻ｔ８でＨｉｇｈパルスが印加され、２列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、２列目の容量２３、２４の各信号が２列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給され、２列目の信号が１列目と同様に差動アンプ３９から出力端子４０に出力される。

その後、図８（Ｄ）に示す時刻ｔ９で垂直シフトレジスタ出力線１８−１の電位がＬｏｗとなり、１行目の処理が終わる。次に時刻ｔ１０で図８（Ｅ）に示すように、垂直シフトレジスタ出力線１８−２の電位がＨｉｇｈになり、以下１行目と同様な処理が行われ、全画素の読み出しが終了する。

従って、このＣＭＯＳセンサの場合、１行目と２行目のフォトダイオード２で光電変換しているタイミングが異なる。このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。

特開２００３−１７６７７号公報

画像伝送装置として、伝送路に対して有効に情報を伝送するためには、画像符号化装置１０４における情報の圧縮効率を向上させる必要がある。ＭＰＥＧなどの画像符号化方式においては、空間方向に２次元ブロックで画像を切り出し、その単位でＤＣＴ変換等の空間方向の相関による圧縮処理や、動き補償予測などの時間方向の相関を利用した圧縮処理が行われる。このような場合には、ブロック化された画像データの各画素が同一時刻に入力された画像である程、相関が高くなり、動きが大きい画像に関しては画素間の入力時刻のずれが、大きな相関の悪化をきたす。

図７に示した従来のローリングシャッタ型ＣＭＯＳセンサ１０１は、１行ずつ順番に読み出しを行うもので、読み出しが終了するまで電荷はフォトダイオード２に蓄えられている。従って、２次元分割された画像ブロックを考えた場合に、ブロックの上端（第１ライン）と下端（最終ライン）とでは、露光タイミングが２次元ブロックの垂直ライン分だけ異なっている。このため、動きの大きな画像信号が入力される場合に、空間方向の相関、時間方向の相関が共に損なわれる傾向にあり、良好な画像符号化処理を行うことができず、効率の悪い画像伝送装置が構成される。

本発明は以上の点に鑑みなされたもので、動きの大きな被写体に対しても画像信号の相関を保ち、画像を伝送する際の伝送帯域を効率良く圧縮させることを可能とする画像伝送装置を提供することを目的とする。

上記の目的を達成するために、本発明の画像伝送装置は、被写体光像を固体撮像素子により光電変換して得られた撮像信号を信号処理した後、符号化して伝送路を伝送させる画像伝送装置において、被写体光像を固体撮像素子の撮像領域上に結像する光学系と、被写体光像を複数の全画素のフォトダイオードに同時に露光して光電変換して得た電荷を全画素に蓄積した後、露光期間に蓄積した電荷を各画素から撮像信号として順次出力する、固体撮像素子としてのグローバルシャッタ型ＣＭＯＳセンサと、グローバルシャッタ型ＣＭＯＳセンサから出力された撮像信号に対して、所定の信号処理を行って画像信号を出力する信号処理手段と、信号処理手段から出力された画像信号を伝送路の伝送帯域に適合した情報量の符号化データに変換する符号化手段と、符号化手段から出力された符号化データを伝送路に出力する信号に変換し出力する出力手段とを有することを特徴とする。

この発明では、固体撮像素子としてグローバルシャッタ型ＣＭＯＳセンサを用いることにより、移動する被写体を撮像した場合でも、撮像画像は被写体の画像と異なる画像歪みは発生しないため、動きの大きな被写体に対しても画像信号の相関、時間方向の相関を共に確保して、画像情報を効率良く符号化して伝送することができる。

ここで、上記のグローバルシャッタ型ＣＭＯＳセンサは、基板上のリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する基板の位置に設けられたソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられたソース近傍領域とからなる信号出力用トランジスタと、光を電荷に変換して蓄積するフォトダイオードと、フォトダイオードに蓄積された電荷をソース近傍領域へ転送する電荷転送手段とを含む画素が複数２次元配列された構造であり、各画素内の電荷転送手段は、フォトダイオードに蓄積された電荷を、同じ画素内の対応するソース近傍領域へ全画素一斉に転送し、信号出力用トランジスタは、入力された電荷の量をしきい値の変化として出力することを特徴とする。

また、本発明におけるグローバルシャッタ型ＣＭＯＳセンサは、第１の導電型の基板上に、リング状ゲート電極を持つ光信号出力用トランジスタとフォトダイオードとを含む画素が複数２次元配列された固体撮像素子であって、画素の各々は、
基板の表面に設けられた第２の導電型のウェル領域と、ウェル領域中に設けられた第１の導電型のフォトダイオードの光電変換領域と、光電変換領域以外のウェル領域上に絶縁膜を挟んで設けられたリング状ゲート電極と、絶縁膜上のリング状ゲート電極と光電変換領域の間の、ウェル領域上に絶縁膜を挟んで設けられた転送ゲート電極と、ウェル領域の表面のうち、リング状ゲート電極と転送ゲート電極に対応する領域を除いた部分の少なくとも一部に設けられた、ウェル領域と電気的に一体化した高濃度の第２の導電型のドレイン領域と、リング状ゲート電極の中心開口部に対応するウェル領域中の位置に設けられた第２の導電型のソース領域と、ソース領域を取り囲み、かつ、ドレイン領域まで達しないようにウェル領域中に設けられた第１の導電型のソース近傍領域とを有することを特徴とする。

ここで、上記のグローバルシャッタ型ＣＭＯＳセンサは、撮像領域にＨＤＴＶ画像の画素数以上の数の画素が２次元マトリクス状に配置されており、また、上記の符号化手段は、空間方向の相関及び時間方向の相関を利用して情報量を圧縮する高能率圧縮符号化方式により、画像信号を圧縮符号化する手段であることを特徴とする。

本発明によれば、グローバルシャッタ型ＣＭＯＳセンサを用いたことにより、動きの大きな被写体に対しても画像信号の空間相関、時間方向の相関を共に確保し、画像を効率良く符号化できるようにしたため、画像情報を伝送する際の伝送帯域を効率良く使用でき、高精細画像信号を少ない伝送路にて伝送可能な画像伝送装置を提供できる。

また、本発明によれば、画像１フレーム毎の信号の撮像時刻にズレが生じないため、入力された情報を静止画として取り扱った場合に、ライン毎の画のズレが起こらず、静止画としての画像の品質と符号化された場合の符号化効率も向上できる。

次に、本発明を実施するための最良の形態について図面と共に説明する。図１は本発明になる固体撮像素子を用いた画像伝送装置の一実施の形態のブロック図を示す。同図中、図５と同一構成部分には同一符号を付し、その説明を省略する。図１に示す本実施の形態の画像伝送装置は、図５に示した従来の画像伝送装置と比較すると、固体撮像素子としてローリングシャッタ型ＣＭＯＳセンサ１０１の替わりに、グローバルシャッタ型ＣＭＯＳセンサ２０１を用いた点に特徴がある。なお、このグローバルシャッタ型ＣＭＯＳセンサ２０１は、ハイビジョン画像等の高精細度テレビ（ＨＤＴＶ）画像の画素数と同一又はそれ以上の画素数の画素が撮像領域に２次元マトリクス状に配置されている。

次に、グローバルシャッタ型ＣＭＯＳセンサ２０１の実施の形態について説明する。図２はグローバルシャッタ型ＣＭＯＳセンサの一実施の形態の構成図を示し、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図２（Ａ）、（Ｂ）に示すように、本実施の形態の固体撮像素子１１１であるグローバルシャッタ型ＣＭＯＳセンサは、ｐ^＋型基板４１上にｐ⁻型エピタキシャル層４２を成長し、このエピタキシャル層４２の表面にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極である平面形状がリング状のゲート電極４５が形成されている。

リング状ゲート電極４５の中心部に対応したｎウェル４３の表面にはｎ^＋型のソース領域４６が形成されており、そのソース領域４６に隣接してソース近傍ｐ型領域４７が形成され、更にソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置にはｎ^＋型のドレイン領域４８が形成されている。更に、ドレイン領域４８の下のｎウェル４３中には埋め込みのｐ⁻型領域４９がある。この埋め込みのｐ⁻型領域４９とｎウェル４３は、図２（Ａ）に示す埋め込みフォトダイオード５０を構成している。

埋め込みフォトダイオード５０とリング状ゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、図２（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。

次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図３と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図３ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図２の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。

なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図２（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ^＋型のソース領域４６及びｎ^＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図２（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ⁻型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。

図３において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。

各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図２の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図２の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図２の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。

なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。

画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図２の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。

信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。

このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。

次に、図３に示すＣＭＯＳセンサの駆動方法について、図４のタイミングチャートと共に説明する。まず、図４（１）に示す期間では、埋め込みのフォトダイオード（図２（Ａ）の５０、図３の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。

続く図４（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図２（Ａ）の５０、図３の６４等）からリング状ゲート電極（図２の４５）のソース近傍ｐ型領域（図２の４７）にホールを転送することである。そのため、図４（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図２の４１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。

このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図４（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。

一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図４（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。

図２（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。

続いて、図４（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図２（Ａ）の５０、図３の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。

一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図４（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。

続く図４（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図４（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図４（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。

ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図４（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。

この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。

続く図４（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図４（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。

上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。

続く図４（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図４（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図４（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。

このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図４（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図３の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図４（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。

続いて、図４に（７）で示す期間では、再びリング状ゲート電極４５の電位を図４（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図４（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。

上記の図２（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図３に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。

なお、図４の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。

なお、図３の画素６２の回路構成は簡略化して示してある。画素６２の回路は、厳密には、転送ゲートＭＯＳＦＥＴ６５のソースとリング状ゲートＭＯＳＦＥＴ６３のバックゲートとの間に、リング状ゲート電極配線６９と転送ゲート電極配線７１の各電位に連動したスイッチが設けられる構成である。このスイッチは、リング状ゲート電極配線６９の電位Ｌｏｗ１と、転送ゲート電極配線７１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。

このスイッチを設けることにより、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位が、転送ゲート電極６１（電位Ｌｏｗ２）の下の基板電位よりも高くなっていて、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位がバリアとして働き、ホールがソース近傍ｐ型領域４７に達することができないという現象を回路的に表現できる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路７０、７２等により常に満たされているので、図３ではこのスイッチを省略して図示している。

このように、固体撮像素子として用いるグローバルシャッタ型ＣＭＯＳセンサ２０１は、図２〜図４と共に説明したように、露光は各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われ、一定期間の露光後、グローバルシャッタ型ＣＭＯＳセンサ内の転送ゲート（図３の転送ゲートＭＯＳＦＥＴ６５等）により、全画素の電荷が電荷転送期間のタイミングで読み出し回路に一斉に転送される。その後、読み出し回路により読み出し期間内で、順次各画素からの信号が読み出される。このことにより、移動する被写体を撮像した場合でも、撮像画像は被写体の画像と異なる画像歪みは発生しない。

従って、本実施の形態によれば、動きの大きな被写体に対しても画像信号の相関、時間方向の相関を共に確保して、画像情報を効率良く符号化することができ、そのため、画像信号を伝送する際の伝送帯域を効率良く使用でき、高精細画像信号を少ない伝送路にて伝送できる。また、画像１フレーム毎の信号の撮像時刻にズレが生じないため、入力された情報を静止画として取り扱った場合に、ライン毎の画像のズレが起こらず、静止画としての画像の品質と符号化された場合の符号化効率も向上する。

なお、図１の画像伝送装置において、画像符号化装置１０４の符号化アルゴリズムに関しては、時間方向の相関、空間方向の相関を利用する符号化方式であれば、ブロック化された画像データの各画素が同一時刻に入力された画像であるため相関が高くなり、動きが大きい画像に関しても画素間の入力時刻のずれがなく大きな相関が得られるので、アルゴリズムを問わず符号化効率の向上が期待できる。また、変調装置１０６及び伝送路１０７に関しても、その種類に関わらず有効である。

本発明の画像伝送装置の一実施の形態のブロック図である。 図１の固体撮像素子であるグローバルシャッタ型ＣＭＯＳセンサの１画素分の素子構造の平面図とそのＸ−Ｘ’線に伴う断面図である。 本発明で用いるグローバルシャッタ型ＣＭＯＳセンサの全体構成を電気等価回路で示した図である。 図２のＣＭＯＳセンサの動作を説明するタイミングチャートである。 従来の画像伝送装置の一例のブロック図である。 ＭＰＥＧ２画像符号化で用いられる符号化体系を説明する模式図である。 従来の画像伝送装置で用いられるローリングシャッタ型ＣＭＯＳセンサの一例の回路図である。 図７の動作説明用タイミングチャートである。

符号の説明

４３ ｎウェル
４５ リング状ゲート電極
４６ ｎ^＋型ソース領域
４７ ソース近傍ｐ型領域
４８ ｎ^＋型ドレイン領域
４９ 埋め込みｐ⁻型領域
５０、６４ フォトダイオード
５１ 転送ゲート電極
５２、６６ ドレイン電極配線
５３、６９ リング状ゲート電極配線
５４、７４ ソース電極配線（出力線）
５５、７１ 転送ゲート電極配線
６１ 画素敷き詰め領域
６２ 画素
６３ リング状ゲートＭＯＳＦＥＴ
６５ 転送ゲートＭＯＳＦＥＴ
１０３ 入力信号処理装置
１０４ 画像符号化装置
１０５ 多重化装置
１０６ 変調装置
１０７ 伝送路
２０１ グローバルシャッタ型ＣＭＯＳセンサ

Claims (4)

1. 被写体光像を固体撮像素子により光電変換して得られた撮像信号を信号処理した後、符号化して伝送路を伝送させる画像伝送装置において、
   前記被写体光像を前記固体撮像素子の撮像領域上に結像する光学系と、
   前記被写体光像を複数の全画素のフォトダイオードに同時に露光して光電変換して得た電荷を全画素に蓄積した後、露光期間に蓄積した前記電荷を各画素から前記撮像信号として順次出力する、前記固体撮像素子としてのグローバルシャッタ型ＣＭＯＳセンサと、
   前記グローバルシャッタ型ＣＭＯＳセンサから出力された撮像信号に対して、所定の信号処理を行って画像信号を出力する信号処理手段と、
   信号処理手段から出力された前記画像信号を伝送路の伝送帯域に適合した情報量の符号化データに変換する符号化手段と、
   前記符号化手段から出力された前記符号化データを伝送路に出力する信号に変換し出力する出力手段と
   を有することを特徴とする画像伝送装置。
2. 前記グローバルシャッタ型ＣＭＯＳセンサは、
   基板上のリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記基板の位置に設けられたソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられたソース近傍領域とからなる信号出力用トランジスタと、
   光を電荷に変換して蓄積する前記フォトダイオードと、
   前記フォトダイオードに蓄積された前記電荷を前記ソース近傍領域へ転送する電荷転送手段とを含む画素が複数２次元配列された構造であり、
   各画素内の前記電荷転送手段は、前記フォトダイオードに蓄積された前記電荷を、同じ画素内の対応する前記ソース近傍領域へ全画素一斉に転送し、前記信号出力用トランジスタは、入力された電荷の量をしきい値の変化として出力することを特徴とする請求項１記載の画像伝送装置。
3. 前記グローバルシャッタ型ＣＭＯＳセンサは、第１の導電型の基板上に、リング状ゲート電極を持つ光信号出力用トランジスタとフォトダイオードとを含む画素が複数２次元配列された固体撮像素子であって、
   前記画素の各々は、
   前記基板の表面に設けられた第２の導電型のウェル領域と、
   前記ウェル領域中に設けられた第１の導電型の前記フォトダイオードの光電変換領域と、
   前記光電変換領域以外の前記ウェル領域上に絶縁膜を挟んで設けられた前記リング状ゲート電極と、
   前記絶縁膜上の前記リング状ゲート電極と前記光電変換領域の間の、前記ウェル領域上に前記絶縁膜を挟んで設けられた転送ゲート電極と、
   前記ウェル領域の表面のうち、前記リング状ゲート電極と前記転送ゲート電極に対応する領域を除いた部分の少なくとも一部に設けられた、前記ウェル領域と電気的に一体化した高濃度の第２の導電型のドレイン領域と、
   前記リング状ゲート電極の中心開口部に対応する前記ウェル領域中の位置に設けられた第２の導電型のソース領域と、
   前記ソース領域を取り囲み、かつ、前記ドレイン領域まで達しないように前記ウェル領域中に設けられた第１の導電型のソース近傍領域と
   を有することを特徴とする請求項１記載の画像伝送装置。
4. 前記グローバルシャッタ型ＣＭＯＳセンサは、撮像領域にＨＤＴＶ画像の画素数以上の数の画素が２次元マトリクス状に配置されており、前記符号化手段は、空間方向の相関及び時間方向の相関を利用して情報量を圧縮する高能率圧縮符号化方式により、前記画像信号を圧縮符号化する手段であることを特徴とする請求項１記載の画像伝送装置。
   
   

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