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JP2007012244A - 半導体メモリ装置のレイテンシ制御回路 - Google Patents

半導体メモリ装置のレイテンシ制御回路 Download PDF

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Abstract

【課題】同期式擬似ＳＲＡＭにおいて、バースト読み出し動作時、リフレッシュによりレイテンシを可変して、動作性能を向上させ得る半導体メモリ装置のレイテンシ制御回路を提供すること。
【解決手段】本発明の半導体メモリ装置のレイテンシ制御回路はプリチャージ部と、レイテンシセット信号とプリチャージリセット信号とに応じてリフレッシュ周期を検出するリフレッシュ周期検出部と、レイテンシデコーダと、リフレッシュ動作が行われない区間では、レイテンシプリ信号に応じて固定されたレイテンシ信号を出力し、リフレッシュ動作が行われる区間では、レイテンシ拡張信号に応じてレイテンシ信号のサイクルを拡張させて出力するレイテンシ制御部とを備える。
【選択図】図３

Description

本発明は、半導体メモリ装置のレイテンシ制御回路に関し、特に、同期式擬似ＳＲＡＭ(Pseudo Static Random Access Memory)において、読み出し動作の際、動作性能を向上させ得るようにする技術である。
一般に、ＤＲＡＭ(Dynamic Random Access Memory）は、キャパシタに電荷の形態で情報を格納し、このキャパシタの蓄積電荷をトランジスタを介して対応するビットラインに電荷分配した後、感知増幅器により増幅してデータを判読する。このようなＤＲＡＭにおいて、メモリセルは一個のトランジスタと一個のキャパシタとからなるため、大きな記憶容量のメモリを小さな面積で実現できる。
一方、最近のメモリ装置は、高速動作、消費電流の低減及び処理システムの小型化などの目的を達成するために、メモリ素子の微細化が進められている。このような素子の微細化に伴い、メモリセルキャパシタの面積が小さくなり、これに伴いメモリセルキャパシタの容量値が小さくなった。したがって、メモリセルキャパシタの容量値が小さくなれば、キャパシタに対して同じ電圧レベルのデータを書き込むとしても、維持できる電荷量が減少する。
このようなキャパシタの維持電荷量が減少するのを補償するために、周期的にリフレッシュ動作が行われる。ここで、リフレッシュ動作は、メモリセルの格納キャパシタに格納されたデータをビットラインを介して読み取った後、感知増幅器により増幅し、この増幅データを本来のメモリセルキャパシタに再び書き込むことである。
したがって、微細化された素子において、データ維持特性が劣化した場合、このようなデータ維持特性の劣化を補償するためには、リフレッシュ周期を短くする必要がある。しかし、リフレッシュ周期を短くした場合、リフレッシュ動作を行う間、外部の処理装置がＤＲＡＭにアクセスできないため、処理システムの性能が低下する。
また、リフレッシュ間隔が短くなった場合、リフレッシュ動作のための消費電流が増加する。特に、バッテリー駆動型携帯機器などのデータ維持モードにおいて要求される低い待機（Standby)電流の条件を満足させることができない。これに伴い、このような低消費電流が要求されるバッテリー駆動型携帯機器などの用途でＤＲＡＭを採用できなくなる。
このようなＤＲＡＭのリフレッシュ問題を解消する方法の１つに、ＤＲＡＭをＳＲＡＭのように動作させるＰＳＲＡＭ(Pseudo Static Random Access Memory）が知られている。
ＰＳＲＡＭは、メモリアクセスサイクルのいずれかのサイクル内で、通常のデータの読み出し及び書き込み動作を行うサイクルと、リフレッシュを行うリフレッシュサイクルとが連続して行われる。すなわち、１アクセスサイクルでリフレッシュが行われるため、外部アクセス動作に対してリフレッシュを隠すことができ、ＤＲＡＭを外観上ＳＲＡＭで動作させることができる。
図１は、このような従来のＰＳＲＡＭにおけるレイテンシ制御回路に関する構成図である。
従来のレイテンシ制御回路は、レイテンシデコーダ１を備える。このようなレイテンシデコーダ１は、レイテンシセット信号ＢＣＲ(Bus Configuration Register)［１３:１１］をデコードして、固定されたレイテンシＬＴ<２：６>を出力する。ここで、レイテンシセット信号ＢＣＲ［１３:１１］は、レイテンシをセットするためのモードレジスタセット(ＭＲＳ；Mode Register Set)の設定の際、外部アドレスＡ１１、Ａ１２、Ａ１３を印加されて生成された信号である。
通常、非同期(Asynchronous)でページ動作を行うＰＳＲＡＭにおいて、読み出し動作の際入力されるページアドレスのトグル(Toggle)がある場合、ワードラインをイネーブルするための正常アドレスが先にトグルし、ｔＲＣ(通常、７０〜８５ｎｓ)だけの時間後にページアドレスがトグルしなければならない。
このようなｔＲＣは、２つのサイクルで構成され、その１つは、アクセスを行うためのアドレスをアクティブにするためのサイクルであり、残り１つは、キャパシタンスからなるＤＲＡＭセルをリフレッシュするためのサイクルである。
また、同期式擬似ＳＲＡＭでは、データが出力されるｔＲＣ時間を確保するために、初期レイテンシを設定する。ここで、初期レイテンシとは、バスト動作の開始時点から有効なデータが出力される時点までのクロック数を意味する。
ところが、従来の半導体メモリ装置のレイテンシ制御回路は、図２のタイミング図から分かるように、レイテンシデコーダ１により初期レイテンシを固定し、固定されたレイテンシ(Fixed latency)を出力する。
通常、リフレッシュ動作は、毎サイクルごとに行われるものではなく、数ないし数十μｓの間隔で時々行われる。それにも関わらず、従来のレイテンシ制御装置は、バースト読み出し動作の際、初期レイテンシが固定されるため、リフレッシュのためのレイテンシサイクルを常に確保していなければならない。
例えば、図２のタイミング図において、クロックサイクルが２０ｎｓであり、デバイスの速度が７０ｎｓである時、バースト読み出し動作の初期レイテンシが４に固定される。そして、デバイスの速度が８５ｎｓである時は、バースト読み出し動作の初期レイテンシが５に固定される。
これにより、従来のレイテンシ制御装置は、リフレッシュを行う周期に関係なく、一定のレイテンシを確保するため、これにともなう動作性能が減少するという問題がある。
特開２００１−２７３７７４号公報
本発明は、上記のような従来の問題点を解決するためになされたものであって、その目的は、同期式擬似ＳＲＡＭ(Pseudo Static Random Access Memory)において、バースト読み出し動作時、リフレッシュによりレイテンシを可変して、動作性能を向上させることにある。
上記目的を達成するため、本発明の半導体メモリ装置のレイテンシ制御回路は、リフレッシュ信号とノーマルアクティブ信号とに応じてリフレッシュ動作を行うバースト読み出し区間の間、レイテンシを拡張するためのプリチャージリセット信号を出力するプリチャージ部と、前記レイテンシの拡張情報を含むレイテンシセット信号と前記プリチャージリセット信号とに応じてリフレッシュ周期を検出して、前記バースト読み出し区間では、レイテンシ拡張信号をアクティブにし、前記プリチャージリセット信号のアクティブの際に、前記レイテンシ拡張信号を非アクティブにするリフレッシュ周期検出部と、外部アドレスをデコードして、固定されたレイテンシ情報を含むレイテンシプリ信号を出力するレイテンシデコーダと、前記リフレッシュ動作が行われない区間では、前記レイテンシプリ信号に応じて固定されたレイテンシ信号を出力し、前記リフレッシュ動作が行われる区間では、前記レイテンシ拡張信号に応じて前記レイテンシ信号のサイクルを拡張させて出力するレイテンシ制御部とを備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記プリチャージ部は、前記リフレッシュ信号がアクティブになれば、前記バースト読み出し区間の開始時点からプリチャージ信号がアクティブになるまで、前記プリチャージリセット信号をディスエセーブルさせて、前記レイテンシ拡張信号のアクティブ状態を維持できるようにすることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記プリチャージ部は、センスアンプの動作完了を通知するセンシング信号と前記リフレッシュ信号とを論理組み合わせて、プリチャージ信号を出力するプリチャージ信号発生部と、前記センシング信号とプリチャージ待機信号とを論理組み合わせて、前記プリチャージリセット信号を出力するプリチャージリセット信号発生部と、チップ選択信号と書き込みイネーブル信号及びアドレス遷移検出信号に応じて、第１電圧を供給する第１駆動部と、前記ノーマルアクティブ信号に応じて前記第１電圧をラッチすることにより、前記プリチャージ待機信号を出力する第２駆動部と、を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記プリチャージ信号発生部は、前記リフレッシュ信号と一定時間遅延された前記センシング信号とを論理組み合わせする第１論理組み合わせ部と、該第１論理組み合わせ部の出力に応じて、駆動電圧を選択的に供給する第１電圧駆動部と、該第１電圧駆動部の出力をラッチして、リフレッシュセット信号を出力する第１ラッチと、前記リフレッシュセット信号とプリチャージセット信号とを論理組み合わせて、一定時間遅延する第２論理組み合わせ部と、該第２論理組み合わせ部の出力とプリチャージリセット信号発生部の出力とを論理組み合わせて、前記プリチャージ信号を出力する第３論理組み合わせ部と、を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記プリチャージリセット信号発生部は、前記センシング信号を遅延する第１遅延部と、該第１遅延部の出力に応じて、駆動電圧を選択的に供給する第２電圧駆動部と、該第２電圧駆動部の出力をラッチして、プリチャージセット信号を出力する第２ラッチと、前記プリチャージセット信号とプリチャージ待機信号とを論理組み合わせて、一定時間遅延する第３論理組み合わせ部と、該第３論理組み合わせ部の出力を一定時間遅延して、プリチャージリセット信号を出力する第２遅延部と、を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の第１駆動部は、前記チップ選択信号と前記書き込みイネーブル信号及び前記アドレス遷移検出信号とを論理組み合わせする第４論理組み合わせ部と、該第４論理組み合わせ部の出力に応じて、接地電圧を供給する第３電圧駆動部と、を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記第２駆動部は、前記ノーマルアクティブ信号と前記プリチャージ信号発生部の出力とを論理演算する第５論理組み合わせ部と、該第５論理組み合わせ部の出力に応じて、駆動電圧を供給する第４電圧駆動部と、該第４電圧駆動部の出力をラッチして、プリチャージ待機信号を出力する第３ラッチと、を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記リフレッシュ周期検出部は、前記レイテンシセット信号がハイであり、バースト書き込み区間で前記レイテンシ拡張信号を非アクティブにし、前記レイテンシセット信号がローであり、前記バースト読み出し区間で前記レイテンシ拡張信号をアクティブにすることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記リフレッシュ周期検出部は、前記レイテンシセット信号と書き込みイネーブル信号とを論理組み合わせする第６論理組み合わせ部と、前記第１論理組み合わせ部の結果に応じて、バースト書き込み区間でセットされたレイテンシ拡張信号を出力し、前記バースト読み出し区間で前記プリチャージリセット信号をラッチ及び遅延して、拡張された前記レイテンシ拡張信号を出力する第３駆動部と、を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記第６論理組み合わせ部は、前記レイテンシセット信号と反転された前記書き込みイネーブル信号とをＮＯＲ演算するＮＯＲゲートと、該ＮＯＲゲートの出力を反転するインバータと、を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記第３駆動部は、前記プリチャージリセット信号のアクティブの時、電源電圧を供給する第１駆動素子と、前記リフレッシュスタート信号のアクティブの時、接地電圧を供給する第２駆動素子と、前記第１駆動素子の出力と前記第２駆動素子の出力とをラッチする第４ラッチと、前記第１論理組み合わせ部の出力に応じて、前記第４ラッチの出力を選択的に制御する伝送ゲートと、前記第１論理組み合わせ部の出力に応じて、前記伝送ゲートの出力ノードをプリチャージする第３駆動素子と、前記伝送ゲートの出力を一定時間遅延して、前記レイテンシ拡張信号を出力する第３遅延部と、を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記レイテンシ制御部は、前記レイテンシ拡張信号がローである時、前記レイテンシプリ信号を前記固定されたレイテンシ信号のまま出力し、前記レイテンシ拡張信号がハイである時、前記固定されたレイテンシ信号の出力経路を遮断し、前記レイテンシ信号の出力時点を一定クロック増加させて出力するデコード手段を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記デコード手段は、第１レイテンシプリ信号と第２レイテンシプリ信号及び前記レイテンシ拡張信号をデコードして、第１レイテンシ信号と前記第２レイテンシ信号とを出力する第１デコード手段と、第３レイテンシプリ信号と第４レイテンシプリ信号及び前記レイテンシ拡張信号をデコードして、第３レイテンシ信号と前記第４レイテンシ信号とを出力する第２デコード手段と、を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記第１デコード手段は、前記第１レイテンシプリ信号と反転された前記レイテンシ拡張信号とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力を遅延して、前記第１レイテンシ信号を出力する第４遅延部と、前記第２レイテンシプリ信号と反転された前記レイテンシ拡張信号とをＮＡＮＤ演算する第２ＮＡＮＤゲートと、前記第１レイテンシプリ信号と前記レイテンシ拡張信号とをＮＡＮＤ演算する第３ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力と前記第３ＮＡＮＤゲートの出力とをＮＡＮＤ演算する第４ＮＡＮＤゲートと、前記第４ＮＡＮＤゲートの出力を非反転遅延して、前記第２レイテンシ信号を出力する第４遅延部と、を備えることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置のレイテンシ制御回路の前記第２デコード手段は、前記第３レイテンシプリ信号と反転された前記レイテンシ拡張信号とをＮＡＮＤ演算する第５ＮＡＮＤゲートと、該第５ＮＡＮＤゲートの出力を遅延して、前記第３レイテンシ信号を出力する第５遅延部と、前記第４レイテンシプリ信号と反転された前記レイテンシ拡張信号とをＮＡＮＤ演算する第６ＮＡＮＤゲートと、前記第３レイテンシプリ信号と前記レイテンシ拡張信号とをＮＡＮＤ演算する第７ＮＡＮＤゲートと、前記第６ＮＡＮＤゲートの出力と前記第７ＮＡＮＤゲートの出力とをＮＡＮＤ演算する第８ＮＡＮＤゲートと、該第８ＮＡＮＤゲートの出力を非反転遅延して、前記第４レイテンシ信号を出力する第５遅延部と、を備えることを特徴とする。
本発明は、同期式擬似ＳＲＡＭ(Pseudo Static Random Access Memory)で読み出し動作時、リフレッシュによりレイテンシを可変して、動作性能を向上させ得るという効果がある。
以下、添付した図を参照して、本発明の最も好ましい実施の形態を詳細に説明する。
図３は、本発明に係る半導体メモリ装置のレイテンシ制御回路に関する構成図である。
本発明は、プリチャージ部１０、リフレッシュ周期検出部２０、レイテンシデコーダ３０及びレイテンシ制御部４０を備える。
ここで、プリチャージ部１０は、リフレッシュ信号ＲＥＦｂ、上位／下位アドレス遷移検出信号ＡＴＤ＿Ｕ、ＡＴＤ＿Ｌ、センシング信号ＳＥＮ、ノーマルアクティブ信号ＮＡＴＶ、チップ選択信号ＣＳ＿Ｐ及び書き込みイネーブル信号ＷＥＢ＿Ｐに応じてプリチャージ動作を制御することにより、プリチャージ信号ＰＣＧとプリチャージリセット信号ＰＣＧ＿Ｅ＿ＲＥとを出力する。
ここで、チップ選択信号ＣＳ＿Ｐは、チップを非選択する場合、ローパルスが発生する信号である。そして、書き込みイネーブル信号ＷＥＢ＿Ｐは、書き込みイネーブル／ＷＥピンがローからハイに遷移した場合、ローパルスが発生する信号である。
すなわち、プリチャージ部１０は、従来の技術のように、リフレッシュワードラインまたはノーマルワードライン両方がディスエーブルされる場合、プリチャージ信号ＰＣＧを出力するものではなく、ノーマルワードラインのディスエーブルの時のみプリチャージリセット信号ＰＣＧ＿Ｅ＿ＲＥをアクティブにする。これに伴い、リフレッシュを行うバースト読み出し区間の間、レイテンシがそのまま維持され得るようにする。
そして、リフレッシュ周期検出部２０は、プリチャージリセット信号ＰＣＧ＿Ｅ＿ＲＥ、レイテンシセット信号ＢＣＲ［１４］、リフレッシュ開始信号ＲＥＦ＿Ｓ、パワーアップ信号ＰＷＲＵＰ及び書き込みイネーブル信号ＷＥＢに応じてリフレッシュ周期を検出して、レイテンシ拡張信号ＬＴ＿Ｅを出力する。
すなわち、リフレッシュ周期検出部２０は、読み出し動作時、モードレジストセットＭＲＳ信号であるレイテンシセット信号ＢＣＲ［１４］を印加される。ここで、レイテンシセット信号ＢＣＲ［１４」は、固定されたレイテンシを出力するか、可変的なレイテンシを出力するかを区分するために、ＭＯＳレジストセットＭＲＳの時入力されるアドレスＡ１４を示す。
これに伴い、リフレッシュ周期検出部２０は、リフレッシュ動作を行うバースト読み出し区間では、レイテンシ拡張信号ＬＴ＿Ｅをハイレベルで出力し、バースト読み出し区間の終了を通知するプリチャージリセット信号ＰＣＧ＿Ｅ＿ＲＥのアクティブ状態の時、レイテンシ拡張信号ＬＴ＿Ｅをローレベルで出力する。
また、レイテンシデコーダ３０は、レイテンシセット信号ＢＣＲ［１３:１１］をデコードして、レイテンシプリ信号ＬＴ＿ＰＲＥ<２：６>を出力する。ここで、レイテンシセット信号ＢＣＲ［１３:１１」は、レイテンシをセットするためのモードレジスタセットＭＲＳの設定時、外部アドレスＡ１１、Ａ１２、Ａ１３を印加されて生成された信号である。
また、レイテンシ制御部４０は、レイテンシ拡張信号ＬＴ＿Ｅとレイテンシプリ信号ＬＴ＿ＰＲＥ<２：６>とに応じてレイテンシを制御して、レイテンシ信号ＬＴ<２：６>を出力する。すなわち、レイテンシ制御部４０は、リフレッシュ動作を行わない区間では、セットされたレイテンシ信号ＬＴを出力する。そして、リフレッシュを行うサイクルでは、レイテンシ拡張信号ＬＴ＿Ｅがハイレベルになって、決められたクロックと同じ数だけレイテンシサイクルを拡張させて出力する。これにより、ＰＳＲＡＭで初期アクセス動作の遅延を誘発するレイテンシを減少させて、動作性能を向上させ得るようにする。
図４は、図３のプリチャージ部１０に関する詳細回路図である。
プリチャージ部１０は、プリチャージ信号発生部１１、プリチャージリセット信号発生部１２、駆動部１３、１４を備える。
ここで、プリチャージ信号発生部１１は、複数個のインバータＩＶ１〜ＩＶ７、複数個のＮＡＮＤゲートＮＤ１〜ＮＤ３、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１及び遅延部Ｄ１〜Ｄ２を備える。
ＮＡＮＤゲートＮＤ１は、インバータＩＶ１により反転されたリフレッシュ信号ＲＥＦｂとインバータＩＶ８の出力とをＮＡＮＤ演算する。ＰＭＯＳトランジスタＰ１は、遅延部Ｄ１の出力により制御されて、ラッチ部Ｒ１に電源電圧を供給する。ＮＭＯＳトランジスタＮ１は、インバータＩＶ２の出力により制御されて、ラッチ部Ｒ１に接地電圧を供給する。インバータＩＶ３、ＩＶ４からなるラッチ部Ｒ１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との共通ドレイン端子を介して出力される信号の電位をラッチして、リフレッシュセット信号ＲＥＦ＿ＳＥＴを出力する。
ＮＡＮＤゲートＮＤ２は、リフレッシュセット信号ＲＥＦ＿ＳＥＴとプリチャージセット信号ＰＣＧ＿ＳＥＴとをＮＡＮＤ演算する。インバータＩＶ５は、ＮＡＮＤゲートＮＤ２の出力を反転する。遅延部Ｄ２は、インバータＩＶ５の出力を一定時間遅延する。ＮＡＮＤゲートＮＤ３は、遅延部Ｄ２の出力と遅延部Ｄ４の出力とをＮＡＮＤ演算する。インバータＩＶ６は、ＮＡＮＤゲートＮＤ３の出力を反転して、遅延部Ｄ１に出力する。インバータＩＶ７は、インバータＩＶ６の出力を反転して、プリチャージ信号ＰＣＧを出力する。
プリチャージリセット信号発生部１２は、複数個のインバータＩＶ８〜ＩＶ１４、ＮＡＮＤゲートＮＤ４、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２及び遅延部Ｄ３〜Ｄ４を備える。
ここで、遅延部Ｄ３は、センシング信号ＳＥＮを一定時間遅延する。ＰＭＯＳトランジスタＰ２は、遅延部Ｄ１の出力により制御されて、ラッチ部Ｒ２に電源電圧を供給する。ＮＭＯＳトランジスタＮ２は、インバータＩＶ８の出力により制御されて、ラッチ部Ｒ２に接地電圧を供給する。インバータＩＶ９、ＩＶ１０からなるラッチ部Ｒ２は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との共通ドレイン端子を介して出力される信号の電位をラッチして、プリチャージセット信号ＰＣＧ＿ＳＥＴを出力する。
ＮＡＮＤゲートＮＤ４は、プリチャージセット信号ＰＣＧ＿ＳＥＴとプリチャージ待機信号ＰＣＧ＿ＳＴＢとをＮＡＮＤ演算する。インバータＩＶ１１はＮＡＮＤゲートＮＤ４の出力を反転する。遅延部Ｄ４は、インバータＩＶ１１の出力を一定時間遅延する。インバータＩＶ１２〜ＩＶ１４は、遅延部Ｄ４の出力を反転遅延して、プリチャージリセット信号ＰＣＧ＿Ｅ＿ＲＥを出力する。
そして、駆動部１３は、複数個のインバータＩＶ１５〜ＩＶ１７、ＮＡＮＤゲートＮＤ５、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３を備える。
ここで、ＮＡＮＤゲートＮＤ５は、遅延部Ｄ１の出力とノーマルアクティブ信号ＮＡＴＶとをＮＡＮＤ演算する。ＰＭＯＳトランジスタＰ３は、遅延部Ｄ１の出力により制御されて、ラッチ部Ｒ３に電源電圧を供給する。ＮＭＯＳトランジスタＮ３は、インバータＩＶ１５の出力によりスイッチング制御される。インバータＩＶ１６、ＩＶ１７からなるラッチ部Ｒ３は、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３との共通ドレイン端子を介して出力される信号の電位をラッチして、プリチャージ待機信号ＰＣＧ＿ＳＴＢを出力する。
また、駆動部１４は、ＮＡＮＤゲートＮＤ６、ＮＤ７、ＮＭＯＳトランジスタＮ４、Ｎ５を備える。
ここで、ＮＡＮＤゲートＮＤ６は、チップ選択信号ＣＳ＿Ｐと書き込みイネーブル信号ＷＥＢ＿ＰとをＮＡＮＤ演算する。ＮＭＯＳトランジスタＮ４は、ＮＡＮＤゲートＮＤ６の出力に応じて制御されて、ＮＭＯＳトランジスタＮ３に接地電圧を供給する。ＮＡＮＤゲートＮＤ７は、ノーマルアドレスが遷移される場合、トグル信号を検出する上位アドレス遷移検出信号ＡＴＤ＿Ｕと下位アドレス遷移検出信号ＡＴＤ＿ＬとをＮＡＮＤ演算する。ＮＭＯＳトランジスタＮ５は、ＮＡＮＤゲートＮＤ７の出力に応じて制御されて、ＮＭＯＳトランジスタＮ３に接地電圧を供給する。
図５は、図３のリフレッシュ周期検出部２０に関する詳細回路図である。
リフレッシュ周期検出部２０は、複数個のインバータＩＶ１８〜ＩＶ２７、複数個のＰＭＯＳトランジスタＰ４〜Ｐ６、ＮＭＯＳトランジスタＮ６、伝送ゲートＴ１、ＮＯＲゲートＮＯＲ１を備える。
ここで、ＰＭＯＳトランジスタＰ４は、インバータＩＶ１８により反転されたプリチャージリセット信号ＰＣＧ＿Ｅ＿ＲＥによりスイッチング動作する。ＰＭＯＳトランジスタＰ４と並列接続されたＰＭＯＳトランジスタＰ５は、内部電源の印加の際アクティブになるパワーアップ信号ＰＷＲＵＰによりスイッチング動作する。
そして、インバータＩＶ１９、ＩＶ２０からなるラッチＲ４は、ＰＭＯＳトランジスタＰ４、Ｐ５の出力を一定時間ラッチして出力する。インバータＩＶ２１は、ラッチＲ４の出力を反転する。
ＮＭＯＳトランジスタＮ６は、リフレッシュ動作の開始を通知するリフレッシュスタート信号ＲＥＦ＿Ｓによりスイッチング動作する。ＮＯＲゲートＮＯＲ１は、レイテンシセット信号ＢＣＲ［１４］とインバータＩＶ２３により反転された書き込みイネーブル信号ＷＥＢとをＮＯＲ演算する。インバータＩＶ２４は、ＮＯＲゲートＮＯＲ１の出力を反転する。
また、伝送ゲートＴ１は、インバータＩＶ２２、ＩＶ２４に応じて、インバータＩＶ２１の出力を選択的に制御する。ＰＭＯＳトランジスタＰ６は、インバータＩＶ２２の出力に応じてスイッチング動作して、伝送ゲートＴ１の出力段に電源電圧を選択的に供給する。インバータＩＶ２５〜ＩＶ２７は、伝送ゲートＴ１の出力を反転遅延して、レイテンシ拡張信号ＬＴ＿Ｅを出力する。
図６は、図３のレイテンシ制御部４０に関する詳細回路図である。
レイテンシ制御部４０は、複数個のＮＡＮＤゲートＮＤ８〜ＮＤ１５と複数個のインバータＩＶ２８〜ＩＶ３９とを備える。
ここで、ＮＡＮＤゲートＮＤ８は、レイテンシプリ信号ＬＴ＿ＰＲＥ<２>とインバータＩＶ２８の出力とをＮＡＮＤ演算する。インバータＩＶ３０〜ＩＶ３２は、ＮＡＮＤゲートＮＤ８の出力を反転遅延して、レイテンシ信号ＬＴ<２>を出力する。
ＮＡＮＤゲートＮＤ９は、レイテンシプリ信号ＬＴ＿ＰＲＥ<４>とインバータＩＶ２８により反転されたレイテンシ拡張信号ＬＴ＿ＥとをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１０は、レイテンシプリ信号ＬＴ＿ＰＲＥ<２>とレイテンシ拡張信号ＬＴ＿ＥとをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１４は、ＮＡＮＤゲートＮＤ９、ＮＤ１０の出力をＮＡＮＤ演算する。インバータＩＶ３３、ＩＶ３４は、ＮＡＮＤゲートＮＤ１４の出力を遅延して、レイテンシ信号ＬＴ<４>を出力する。
そして、ＮＡＮＤゲートＮＤ１１は、レイテンシプリ信号ＬＴ＿ＰＲＥ<３>とインバータＩＶ２９とをＮＡＮＤ演算する。インバータＩＶ３５〜ＩＶ３７は、ＮＡＮＤゲートＮＤ１１の出力を反転遅延して、レイテンシ信号ＬＴ<３>を出力する。
ＮＡＮＤゲートＮＤ１２は、レイテンシプリ信号ＬＴ＿ＰＲＥ<６>とインバータＩＶ２９により反転されたレイテンシ拡張信号ＬＴ＿ＥとをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１３は、レイテンシプリ信号ＬＴ＿ＰＲＥ<３>とレイテンシ拡張信号ＬＴ＿ＥとをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１５は、ＮＡＮＤゲートＮＤ１２、ＮＤ１３の出力をＮＡＮＤ演算する。インバータＩＶ３８、ＩＶ３９は、ＮＡＮＤゲートＮＤ１５の出力を遅延して、レイテンシ信号ＬＴ<６>を出力する。
このような構成を有する本発明の動作過程を、図７の動作タイミング図を参照して説明すれば、次の通りである。
まず、ノーマル動作モードの際、ノーマルワードラインがアクティブになれば、アクティブ動作が開始されて、ノーマルアクティブ信号ＮＡＴＶがハイとなる。ここで、ノーマルアクティブ信号ＮＡＴＶは、外部アクティブ信号がハイである時、アクティブになり、プリチャージ信号ＰＣＧがハイである時、ローに非アクティブになる信号である。
これにより、プリチャージ部１０は、チップ選択信号／ＣＳがハイに遷移する時発生されるチップ選択信号ＣＳ＿Ｐと、書き込みイネーブル信号／ＷＥがハイに遷移する時発生される書き込みイネーブル信号ＷＥＢ＿Ｐ及びアドレスが遷移する時発生する上位／下位アドレス遷移検出信号ＡＴＤ＿Ｕ、ＡＴＤ＿Ｌに応じて、プリチャージ待機信号ＰＣＧ＿ＳＴＢをハイレベルで出力する。
そして、ワードラインのイネーブルによってデータが印加される時、ビットラインセンスアンプの動作が完了したことを通知するセンシング信号ＳＥＮがアクティブになる。これにより、プリチャージセット信号ＰＣＧ＿ＳＥＴとプリチャージ待機信号ＰＣＧ＿ＳＴＢとがハイになって、プリチャージ信号ＰＣＧがハイになる。この時、ノーマル動作モード時には、リフレッシュ信号ＲＥＦｂがハイ状態を維持する。
一方、リフレッシュ動作モード時、プリチャージ部１０でリフレッシュ信号ＲＥＦｂがローにアクティブになり、ワードラインがディスエーブルされる時、プリチャージリセット信号ＰＣＧ＿Ｅ＿ＲＥがアクティブになる。
これにより、リフレッシュ動作が開始されるバストスタート区間で、バスト区間が終わり、プリチャージ信号ＰＣＧがアクティブになる時まで、レイテンシ拡張信号ＬＴ＿Ｅがアクティブ状態を維持できるようにする。
以後、リフレッシュ周期検出部２０でレイテンシセット信号ＢＣＲ［１４］がハイとなって、固定されたレイテンシ信号ＬＴが出力される場合と、レイテンシセット信号ＢＣＲ［１４］がローであり、書き込みイネーブル信号／ＷＥがローであるライト区間とで、伝送ゲートＴ１がターンオフされる。そして、ＰＭＯＳトランジスタＰ６がターンオンされて、レイテンシ拡張信号ＬＴ＿Ｅがローになれば、セットされたレイテンシで動作するようになる。
これに対し、レイテンシセット信号ＢＣＲ［１４］がローであり、書き込みイネーブル信号／ＷＥがハイである読み出し区間では、伝送ゲートＴ１がターンオンされる。そして、リフレッシュ動作時、リフレッシュスタート信号ＲＥＦ＿Ｓがイネーブルされれば、レイテンシ拡張信号ＬＴ＿Ｅがハイとなる。
次に、レイテンシ制御部４０は、リフレッシュを行うバースト読み出し動作区間でレイテンシ拡張信号ＬＴ＿Ｅを受け取って、レイテンシを決められたクロックと同じ数だけ拡張する。
例えば、レイテンシ拡張信号ＬＴ＿Ｅがローである場合には、レイテンシプリ信号ＬＴ＿ＰＲＥ<２>、レイテンシプリ信号ＬＴ＿ＰＲＥ<３>、レイテンシプリ信号ＬＴ＿ＰＲＥ<４>及びレイテンシプリ信号ＬＴ＿ＰＲＥ<６>がそれぞれレイテンシ信号ＬＴ<２>、レイテンシ信号ＬＴ<３>、レイテンシ信号ＬＴ<４>及びレイテンシ信号ＬＴ<６>で出力される。
これに対し、レイテンシ拡張信号ＬＴ＿Ｅがハイであり、レイテンシが２にセットされた場合、レイテンシプリ信号ＬＴ＿ＰＲＥ<２>がハイであれば、レイテンシ信号ＬＴ<２>がローとなる。そして、レイテンシプリ信号ＬＴ＿ＰＲＥ<２>がハイの場合、レイテンシ信号ＬＴ<４>で経路が形成されて、レイテンシ信号ＬＴ<４>がハイとなる。
すなわち、リフレッシュが行われない区間では、レイテンシ２で速く動作し、リフレッシュが行われる区間では、ウェイト信号ＷＡＩＴが遅延されて、レイテンシ４時点で実際データが出力される。
図８は、本発明のバースト書き込み／読み出し動作に関するシミュレーション図である。
図８のシミュレーション図を見れば、リフレッシュが行われないバースト書き込み／読み出し区間では、レイテンシが２に設定されるが、リフレッシュが行われるバースト読み出し区間では、レイテンシが拡張されてレイテンシ４に可変されることが分かる。
非同期式ＰＳＲＡＭとは異なり、同期式ＰＳＲＡＭでは、データ衝突を防止するために、ウェイトピン(Wait Pin)を介して有効なデータが出力される時点をモニターリングして、データを入／出力するようになる。
このような場合、リフレッシュが行われる場合には、２サイクルが行われて、７０〜８５ｎｓの初期レイテンシを必要とする。しかし、リフレッシュが行われない場合には、４０〜４５ｎｓの初期レイテンシが必要となる。したがって、本発明は、リフレッシュが行われないバースト読み出し区間では、レイテンシサイクルを拡張させて、データ出力の帯域幅を向上させるようにし、リフレッシュが行われない区間では、１サイクルの間のみ読み出し動作を行うようにする。
従来の半導体メモリ装置のレイテンシ制御回路に関する構成図である。 従来の半導体メモリ装置のレイテンシ制御回路に関する動作タイミング図である。 本発明に係る半導体メモリ装置のレイテンシ制御回路に関する構成図である。 図３のプリチャージ部に関する詳細回路図である。 図３のリフレッシュ周期検出部に関する詳細回路図である。 図３のレイテンシ制御部に関する詳細回路図である。 本発明に係る半導体メモリ装置のレイテンシ制御回路に関する動作タイミング図である。 本発明のバースト書き込み／読み出し動作に関するシミュレーション図である。
符号の説明
１０ プリチャージ部
２０ リフレッシュ周期検出部
３０ レイテンシデコーダ
４０ レイテンシ制御部

Claims (15)

  1. リフレッシュ信号とノーマルアクティブ信号とに応じてリフレッシュ動作を行うバースト読み出し区間の間、レイテンシを拡張するためのプリチャージリセット信号を出力するプリチャージ部と、
    前記レイテンシの拡張情報を含むレイテンシセット信号と前記プリチャージリセット信号とに応じてリフレッシュ周期を検出して、前記バースト読み出し区間では、レイテンシ拡張信号をアクティブにし、前記プリチャージリセット信号のアクティブの際に、前記レイテンシ拡張信号を非アクティブにするリフレッシュ周期検出部と、
    外部アドレスをデコードして、固定されたレイテンシ情報を含むレイテンシプリ信号を出力するレイテンシデコーダと、
    前記リフレッシュ動作が行われない区間では、前記レイテンシプリ信号に応じて固定されたレイテンシ信号を出力し、前記リフレッシュ動作が行われる区間では、前記レイテンシ拡張信号に応じて前記レイテンシ信号のサイクルを拡張させて出力するレイテンシ制御部と、
    を備えることを特徴とする半導体メモリ装置のレイテンシ制御回路。
  2. 前記プリチャージ部は、
    前記リフレッシュ信号がアクティブになれば、前記バースト読み出し区間の開始時点からプリチャージ信号がアクティブになるまで、前記プリチャージリセット信号をディスエセーブルさせて、前記レイテンシ拡張信号のアクティブ状態を維持できるようにすることを特徴とする請求項１に記載の半導体メモリ装置のレイテンシ制御回路。
  3. 前記プリチャージ部は、
    センスアンプの動作完了を通知するセンシング信号と前記リフレッシュ信号とを論理組み合わせて、プリチャージ信号を出力するプリチャージ信号発生部と、
    前記センシング信号とプリチャージ待機信号とを論理組み合わせて、前記プリチャージリセット信号を出力するプリチャージリセット信号発生部と、
    チップ選択信号と書き込みイネーブル信号及びアドレス遷移検出信号に応じて、第１電圧を供給する第１駆動部と、
    前記ノーマルアクティブ信号に応じて前記第１電圧をラッチすることにより、前記プリチャージ待機信号を出力する第２駆動部と、
    を備えることを特徴とする請求項１または２に記載の半導体メモリ装置のレイテンシ制御回路。
  4. 前記プリチャージ信号発生部は、
    前記リフレッシュ信号と一定時間遅延された前記センシング信号とを論理組み合わせする第１論理組み合わせ部と、
    該第１論理組み合わせ部の出力に応じて、駆動電圧を選択的に供給する第１電圧駆動部と、
    該第１電圧駆動部の出力をラッチして、リフレッシュセット信号を出力する第１ラッチと、
    前記リフレッシュセット信号とプリチャージセット信号とを論理組み合わせて、一定時間遅延する第２論理組み合わせ部と、
    該第２論理組み合わせ部の出力とプリチャージリセット信号発生部の出力とを論理組み合わせて、前記プリチャージ信号を出力する第３論理組み合わせ部と、
    を備えることを特徴とする請求項３に記載の半導体メモリ装置のレイテンシ制御回路。
  5. 前記プリチャージリセット信号発生部は、
    前記センシング信号を遅延する第１遅延部と、
    該第１遅延部の出力に応じて、駆動電圧を選択的に供給する第２電圧駆動部と、
    該第２電圧駆動部の出力をラッチして、プリチャージセット信号を出力する第２ラッチと、
    前記プリチャージセット信号とプリチャージ待機信号とを論理組み合わせて、一定時間遅延する第３論理組み合わせ部と、
    該第３論理組み合わせ部の出力を一定時間遅延して、プリチャージリセット信号を出力する第２遅延部と、
    を備えることを特徴とする請求項３に記載の半導体メモリ装置のレイテンシ制御回路。
  6. 第１駆動部は、
    前記チップ選択信号と前記書き込みイネーブル信号及び前記アドレス遷移検出信号とを論理組み合わせする第４論理組み合わせ部と、
    該第４論理組み合わせ部の出力に応じて、接地電圧を供給する第３電圧駆動部と、
    を備えることを特徴とする請求項３に記載の半導体メモリ装置のレイテンシ制御回路。
  7. 前記第２駆動部は、
    前記ノーマルアクティブ信号と前記プリチャージ信号発生部の出力とを論理演算する第５論理組み合わせ部と、
    該第５論理組み合わせ部の出力に応じて、駆動電圧を供給する第４電圧駆動部と、
    該第４電圧駆動部の出力をラッチして、プリチャージ待機信号を出力する第３ラッチと、
    を備えることを特徴とする請求項３に記載の半導体メモリ装置のレイテンシ制御回路。
  8. 前記リフレッシュ周期検出部は、
    前記レイテンシセット信号がハイであり、バースト書き込み区間で前記レイテンシ拡張信号を非アクティブにし、前記レイテンシセット信号がローであり、前記バースト読み出し区間で前記レイテンシ拡張信号をアクティブにすることを特徴とする請求項１に記載の半導体メモリ装置のレイテンシ制御回路。
  9. 前記リフレッシュ周期検出部は、
    前記レイテンシセット信号と書き込みイネーブル信号とを論理組み合わせする第６論理組み合わせ部と、
    前記第１論理組み合わせ部の結果に応じて、バースト書き込み区間でセットされたレイテンシ拡張信号を出力し、前記バースト読み出し区間で前記プリチャージリセット信号をラッチ及び遅延して、拡張された前記レイテンシ拡張信号を出力する第３駆動部と、
    を備えることを特徴とする請求項４または８に記載の半導体メモリ装置のレイテンシ制御回路。
  10. 前記第６論理組み合わせ部は、
    前記レイテンシセット信号と反転された前記書き込みイネーブル信号とをＮＯＲ演算するＮＯＲゲートと、
    該ＮＯＲゲートの出力を反転するインバータと、
    を備えることを特徴とする請求項９に記載の半導体メモリ装置のレイテンシ制御回路。
  11. 前記第３駆動部は、
    前記プリチャージリセット信号のアクティブの時、電源電圧を供給する第１駆動素子と、
    前記リフレッシュスタート信号のアクティブの時、接地電圧を供給する第２駆動素子と、
    前記第１駆動素子の出力と前記第２駆動素子の出力とをラッチする第４ラッチと、
    前記第１論理組み合わせ部の出力に応じて、前記第４ラッチの出力を選択的に制御する伝送ゲートと、
    前記第１論理組み合わせ部の出力に応じて、前記伝送ゲートの出力ノードをプリチャージする第３駆動素子と、
    前記伝送ゲートの出力を一定時間遅延して、前記レイテンシ拡張信号を出力する第３遅延部と、
    を備えることを特徴とする請求項９に記載の半導体メモリ装置のレイテンシ制御回路。
  12. 前記レイテンシ制御部は、
    前記レイテンシ拡張信号がローである時、前記レイテンシプリ信号を前記固定されたレイテンシ信号のまま出力し、前記レイテンシ拡張信号がハイである時、前記固定されたレイテンシ信号の出力経路を遮断し、前記レイテンシ信号の出力時点を一定クロック増加させて出力するデコード手段を備えることを特徴とする請求項１に記載の半導体メモリ装置のレイテンシ制御回路。
  13. 前記デコード手段は、
    第１レイテンシプリ信号と第２レイテンシプリ信号及び前記レイテンシ拡張信号をデコードして、第１レイテンシ信号と前記第２レイテンシ信号とを出力する第１デコード手段と、
    第３レイテンシプリ信号と第４レイテンシプリ信号及び前記レイテンシ拡張信号をデコードして、第３レイテンシ信号と前記第４レイテンシ信号とを出力する第２デコード手段と、
    を備えることを特徴とする請求項１２に記載の半導体メモリ装置のレイテンシ制御回路。
  14. 前記第１デコード手段は、
    前記第１レイテンシプリ信号と反転された前記レイテンシ拡張信号とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、
    該第１ＮＡＮＤゲートの出力を遅延して、前記第１レイテンシ信号を出力する第４遅延部と、
    前記第２レイテンシプリ信号と反転された前記レイテンシ拡張信号とをＮＡＮＤ演算する第２ＮＡＮＤゲートと、
    前記第１レイテンシプリ信号と前記レイテンシ拡張信号とをＮＡＮＤ演算する第３ＮＡＮＤゲートと、
    前記第２ＮＡＮＤゲートの出力と前記第３ＮＡＮＤゲートの出力とをＮＡＮＤ演算する第４ＮＡＮＤゲートと、
    前記第４ＮＡＮＤゲートの出力を非反転遅延して、前記第２レイテンシ信号を出力する第４遅延部と、
    を備えることを特徴とする請求項１３に記載の半導体メモリ装置のレイテンシ制御回路。
  15. 前記第２デコード手段は、
    前記第３レイテンシプリ信号と反転された前記レイテンシ拡張信号とをＮＡＮＤ演算する第５ＮＡＮＤゲートと、
    該第５ＮＡＮＤゲートの出力を遅延して、前記第３レイテンシ信号を出力する第５遅延部と、
    前記第４レイテンシプリ信号と反転された前記レイテンシ拡張信号とをＮＡＮＤ演算する第６ＮＡＮＤゲートと、
    前記第３レイテンシプリ信号と前記レイテンシ拡張信号とをＮＡＮＤ演算する第７ＮＡＮＤゲートと、
    前記第６ＮＡＮＤゲートの出力と前記第７ＮＡＮＤゲートの出力とをＮＡＮＤ演算する第８ＮＡＮＤゲートと、
    該第８ＮＡＮＤゲートの出力を非反転遅延して、前記第４レイテンシ信号を出力する第５遅延部と、
    を備えることを特徴とする請求項１３に記載の半導体メモリ装置のレイテンシ制御回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009151856A (ja) * 2007-12-19 2009-07-09 Fujitsu Microelectronics Ltd 半導体メモリおよびシステム
JP2012216283A (ja) * 2012-08-15 2012-11-08 Fujitsu Semiconductor Ltd 半導体メモリおよびシステム
US12387769B2 (en) * 2022-05-23 2025-08-12 Changxin Memory Technologies, Inc. Latency adjustment method, memory chip architecture, and semiconductor memory

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845810B1 (ko) * 2007-08-14 2008-07-14 주식회사 하이닉스반도체 웨이퍼 번인 테스트 회로
KR101096267B1 (ko) * 2010-03-31 2011-12-22 주식회사 하이닉스반도체 출력인에이블신호 생성회로를 포함하는 멀티칩 패키지 및 멀티칩 패키지의 데이터출력 제어방법
TWI498890B (zh) * 2012-08-10 2015-09-01 Etron Technology Inc 偽靜態隨機存取記憶體之運作方法及相關記憶裝置
KR20150051673A (ko) 2013-11-05 2015-05-13 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 시스템
KR20180109902A (ko) 2016-01-29 2018-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
CN111105753B (zh) * 2018-10-29 2021-06-04 瀚宇彩晶股份有限公司 栅极驱动电路和显示装置
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
JP6894459B2 (ja) * 2019-02-25 2021-06-30 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリとその動作方法
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
JP2023069655A (ja) * 2021-11-08 2023-05-18 華邦電子股▲ふん▼有限公司 疑似スタティックランダムアクセスメモリ
TWI777847B (zh) * 2021-11-08 2022-09-11 華邦電子股份有限公司 虛擬靜態隨機存取記憶體
US12125514B2 (en) 2022-04-28 2024-10-22 Micron Technology, Inc. Apparatuses and methods for access based refresh operations
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01125795A (ja) * 1987-11-10 1989-05-18 Toshiba Corp 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム
JPH03207083A (ja) * 1990-01-08 1991-09-10 Mitsubishi Electric Corp メモリ装置
JP2004005821A (ja) * 2002-05-31 2004-01-08 Toshiba Corp 同期型半導体記憶装置
JP2004005780A (ja) * 2002-04-15 2004-01-08 Fujitsu Ltd 半導体メモリ
JP2005285271A (ja) * 2004-03-30 2005-10-13 Nec Electronics Corp 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) * 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
US5903916A (en) * 1996-12-16 1999-05-11 Intel Corporation Computer memory subsystem and method for performing opportunistic write data transfers during an access latency period within a read or refresh operation
US6075740A (en) 1998-10-27 2000-06-13 Monolithic System Technology, Inc. Method and apparatus for increasing the time available for refresh for 1-t SRAM compatible devices
WO2002005281A2 (en) * 2000-07-07 2002-01-17 Mosaid Technologies Incorporated A high speed dram architecture with uniform access latency
KR100378191B1 (ko) 2001-01-16 2003-03-29 삼성전자주식회사 고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치
JP4041358B2 (ja) * 2002-07-04 2008-01-30 富士通株式会社 半導体メモリ
KR100481818B1 (ko) * 2002-07-24 2005-04-11 (주)실리콘세븐 디램 셀을 사용하며, 버스트 억세스 구동이 가능한 동기식 에스램 호환 메모리 및 그 구동 방법
JP2004318500A (ja) 2003-04-16 2004-11-11 Sony Corp メモリ回路
US6853602B2 (en) * 2003-05-09 2005-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Hiding error detecting/correcting latency in dynamic random access memory (DRAM)
US7042777B2 (en) * 2004-01-28 2006-05-09 Infineon Technologies Ag Memory device with non-variable write latency

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01125795A (ja) * 1987-11-10 1989-05-18 Toshiba Corp 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム
JPH03207083A (ja) * 1990-01-08 1991-09-10 Mitsubishi Electric Corp メモリ装置
JP2004005780A (ja) * 2002-04-15 2004-01-08 Fujitsu Ltd 半導体メモリ
JP2004005821A (ja) * 2002-05-31 2004-01-08 Toshiba Corp 同期型半導体記憶装置
JP2005285271A (ja) * 2004-03-30 2005-10-13 Nec Electronics Corp 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009151856A (ja) * 2007-12-19 2009-07-09 Fujitsu Microelectronics Ltd 半導体メモリおよびシステム
US7778099B2 (en) 2007-12-19 2010-08-17 Fujitsu Semiconductor Limited Semiconductor memory, memory system, and memory access control method
JP2012216283A (ja) * 2012-08-15 2012-11-08 Fujitsu Semiconductor Ltd 半導体メモリおよびシステム
US12387769B2 (en) * 2022-05-23 2025-08-12 Changxin Memory Technologies, Inc. Latency adjustment method, memory chip architecture, and semiconductor memory

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