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JP2007011273A - 液晶表示装置とその駆動方法 - Google Patents

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Abstract

【課題】本発明は、データ集積回路の発熱温度を下げ、消費電力を減らすようにした液晶表示装置とその駆動方法に関する。
【解決手段】本発明に従う液晶表示装置は、液晶セルに接続されるデータ出力ラインと、前記データ出力ラインに接続され、前記液晶セルに供給されるビデオデータ信号に対応するピックセル駆動信号を前記データ出力ラインに選択的に供給する出力駆動部と、前記データ出力ラインに接続され、前記ビデオデータ信号の値に応じて一つ以上の電圧レベルで前記データ出力ラインを選択的にプリチャージするプリチャージング回路とを備える。
【選択図】図６

Description

本発明は、液晶表示装置に関し、特に、データ集積回路の動作温度を下げ、消費電力を減らすようにした液晶表示装置とその駆動方法に関する。
液晶表示装置(Liquid Crystal Display)は、ビデオ信号によって液晶セルの光透過率を調節することで画像を表示するようになる。
アクティブマトリックス(Active Matrix)型の液晶表示装置は、スイッチング素子の能動的な制御が可能であるため動画具現に有利である。アクティブマトリックス型の液晶表示素子に使用されるスイッチング素子には主に薄膜トランジスタ(Thin Film Transistor ; TFT)（以下、ＴＦＴとする。）が用いられている。
このような液晶表示装置は、図１のように、複数のデータライン５と複数のゲートライン６とが交差され、その交差部に液晶セルを駆動するためのＴＦＴが形成された液晶表示パネル２と、データライン５にデータを供給するためのデータ駆動部３と、ゲートライン６にスキャンパルスを供給するためのゲート駆動部４と、データ駆動部３とゲート駆動部４とを制御するためのタイミングコントローラ１とを備える。
液晶表示パネル２は、２枚のガラス基板の間に液晶が注入され、その下部ガラス基板上にデータライン５とゲートライン６とが直交される。データライン５とゲートライン６との交差部に形成されたＴＦＴは、ゲートライン６からのスキャンパルスに応じて、データライン５からのデータを液晶セルに供給する。このために、ＴＦＴのゲート電極はゲートライン６に接続され、ソース電極はデータライン５に接続される。そして、ＴＦＴのドレーン電極は液晶セルの画素電極に接続される。尚、液晶表示パネル２の下部ガラス基板上には液晶セルの電圧を保持させるためのストレージキャパシタが形成される。
タイミングコントローラ１は、デジタルビデオデータ（ＲＧＢ）、水平同期信号(Ｈ)、垂直同期信号(Ｈ、Ｖ)およびクロック信号(ＣＬＫ)の入力を受け、ゲート駆動部４を制御するためのゲート制御信号(ＧＤＣ)を発生することと共に、データ駆動部３を制御するためのデータ制御信号(ＤＤＣ)を発生する。尚、タイミングコントローラ１は、システムからのデータ（ＲＧＢ）をデータ駆動部３に供給する。データ制御信号(ＤＤＣ)は、ソースシフトクロック(ＳＳＣ)、ソーススタートパルス(ＳＳＰ)、極性制御信号(ＰＯＬ)およびソース出力イネーブル信号(ＳＯＥ)等を含み、データ駆動部３に供給される。ゲート制御信号(ＧＤＣ)は、ゲートスタートパルス(ＧＳＰ)、ゲートシフトクロック(ＧＳＣ)およびゲート出力イネーブル信号(ＧＯＥ)等を含み、ゲート駆動部４に供給される。
ゲート駆動部４は、タイミングコントローラ１からのゲート制御信号(ＧＤＣ)に応じて、スキャンパルスを順次発生するシフトレジスタ、スキャンパルスのスイング幅を液晶セル(Ｃｌｃ)の駆動に適したレベルにシフトさせるためのレベルシフター、出力バッファなどで構成される。このゲート駆動部４は、スキャンパルスをゲートライン６に供給することにより、そのゲートライン６に接続されたＴＦＴをターンオン(Ｔｕｒｎ-ｏｎ)させ、データの画素電圧、即ち、アナログガンマ補償電圧が供給される一水平ラインの液晶セルを選択する。データ駆動部３から発生されるデータは、スキャンパルスにより選択された水平ラインの液晶セルに供給される。
データ駆動部３は、タイミングコントローラ１から供給されるデータ駆動制御信号(ＤＤＣ)に応じて、データをデータライン５に供給する。このデータ駆動部３は、タイミングコントローラ１からのデジタルデータ(ＲＧＢ)をサンプリングし、そのデータをラッチした後、アナログガンマ電圧に変換する。このデータ駆動部３は、図２のような構成を有する複数のデータ集積回路(Integrated Circuit ; IC)３Ａ（以下、データＩＣとする。）に具現される。
各々のデータＩＣ３Ａは、図２のように、タイミングコントローラ１からデジタルデータ(ＲＧＢ)が入力されるデータレジスタ２１と、サンプリングクロックを発生するためのシフトレジスタ２２と、シフトレジスタ２２とｋ（但し、ｋはｍより小さな整数）個のデータライン(ＤＬ１〜ＤＬｋ)の間に接続された第１のラッチ回路２３、第２のラッチ回路２４、デジタル／アナログ変換器(Digital to Analog Converter : DAC)２５（以下、ＤＡＣとする。）および出力回路２６と、ガンマ基準電圧発生部（図示せず）とＤＡＣ２５の間に接続されたガンマ電圧供給部２７とを備える。
データレジスタ２１は、タイミングコントローラ１からのデジタルデータ(ＲＧＢ)を第１のラッチ回路２３に供給する。シフトレジスタ２２はタイミングコントローラ１からのソーススタートパルス(ＳＳＰ)をソースサンプリングクロック信号(ＳＳＣ)によってシフトさせ、サンプリング信号を発生する。尚、シフトレジスタ２２はソーススタートパルス(ＳＳＰ)をシフトさせ、次の段のシフトレジスタ２２にキャリー信号(ＣＡＲ)を伝達する。第１のラッチ回路２３はシフトレジスタ２２から順次入力されるサンプリング信号に応じて、データレジスタ２１からのデジタルデータ(ＲＧＢ)を順次サンプリングする。第２のラッチ回路２４は第１のラッチ回路２３から入力されるデータをラッチした後、ラッチされたデータをタイミングコントローラ１からのソース出力イネーブル信号(ＳＯＥ)に応じて、同時出力する。ＤＡＣ２５は第２のラッチ回路２４からのデータをガンマ電圧供給部２７からのガンマ電圧(ＤＧＨ、ＤＧＬ)に変換する。ガンマ電圧(ＤＧＨ、ＤＧＬ)は、デジタル入力データの階調値の各々に対応するアナログ電圧である。出力回路２６はデータラインの各々に接続された出力バッファを含む。ガンマ電圧供給部２７はガンマ基準電圧発生部（図示せず）から入力されるガンマ基準電圧を細分化し、各階調に対応するガンマ電圧をＤＡＣ２５に供給する。
このようなデータＩＣ３Ａは、液晶表示装置が大型化、高精細化に発展することに応じて負荷が増加され、駆動周波数が上昇されて発熱量が多くなるようになった。このようなデータＩＣ３Ａの発熱によってデータＩＣ３Ａの駆動信頼性は落ちてしまい、さらに、発火されること等の安全上の危険性が増大されている。データＩＣ３Ａの発熱を起こす主要原因は、図３のように、出力バッファ２６Ａである。この出力バッファ２６Ａの内部抵抗成分を通じて流れる電流(iｓｏｕｒｃｅ、iｓｉｎｋ)による電力消耗によりデータＩＣ３Ａが発熱される。
最近は、液晶セルの充電特性を改善し、消費電力を減らすために、隣接するデータラインを接続し、そのデータラインの間のチャージシェアにより発生されるチャージシェア電圧(Ｃｈａｒｇｅ Ｓｈａｒｅ Ｖｏｌｔａｇｅ)でデータラインをプリチャージした後、データラインを分離した状態でデータ電圧を各データラインに供給するチャージシェア方式や、予め設定されている外部電圧であるプリチャージ電圧でデータラインをプリチャージさせた後、データ電圧をそのデータラインに供給するプリチャージ方式でデータＩＣが具現されている。
チャージシェア方式は、図４のように、チャージシェア電圧(Ｖ−ｓｈａｒｅ)からデータ電圧に変わる出力バッファ駆動区間で、出力バッファ２６Ａに多くの電流が流れることにより発熱と消費電力が増大されるという問題点があった。
プリチャージ方式は、図５のように、データ電圧が高い際、例えば、ノーマリブラック(Ｎｏｒｍａｌｙ ｂｌａｃｋ)モードの液晶表示装置においてホワイト電圧である際、予め比較的に高い外部電圧として供給されるプリチャージ電圧(＋Ｖｐｒｅ、−Ｖｐｒｅ)により出力バッファ２６Ａの駆動領域の電圧が減ってデータＩＣ３Ａの温度を下げることはできるものの、平均以下のデータ電圧に対して外部から供給される高いプリチャージ電圧(＋Ｖｐｒｅ、−Ｖｐｒｅ)により低いデータ電圧のプリチャージ駆動領域５１、５２で、データＩＣ３Ａの温度が上昇し、電力消費が急増するという問題点があった。
従って、本発明は、かかる問題点を解決するためになされたものであり、データ集積回路の発熱温度を下げ、消費電力を減らすようにした液晶表示装置とその駆動方法を提供することを目的としている。
前記目的を達成するために、本発明に従う液晶表示装置は、液晶セルに接続されるデータ出力ラインと；前記データ出力ラインに接続され、前記液晶セルに供給されるビデオデータ信号に対応するピックセル駆動信号を前記データ出力ラインに選択的に供給する出力駆動部と；前記データ出力ラインに接続され、前記ビデオデータ信号の値に応じて一つ以上の電圧レベルで前記データ出力ラインを選択的にプリチャージするプリチャージング回路とを備える。
本発明に従う液晶表示装置は、デジタルビデオデータ信号の値が所定の臨界値以上であるか、またはその未満であるかを指示する出力信号を発生する比較器と；液晶セルのデータラインをチャージシェア電圧まで１次プリチャージした後、前記比較器の出力信号に応じて前記データラインを前記チャージシェア電圧より絶対値電圧が高いプリチャージ電圧まで２次プリチャージするプリチャージ制御部とを備える。
前記液晶表示装置の駆動方法は、デジタルビデオデータ信号の値を所定の臨界値と比較する段階と；前記比較結果に基づいて、複数の互いに異なる電圧レベルのうち何れか一つの電圧で液晶セルのデータラインをプリチャージする段階と；前記デジタルビデオデータを用いて前記液晶セルの画素駆動電圧を発生し、前記画素駆動電圧を前記データラインに供給する段階とを含む。
前記液晶表示装置の駆動方法は、デジタルビデオデータの入力を受ける段階と；液晶セルのデータラインをチャージシェア電圧までプリチャージする段階と；前記デジタルビデオデータの値が所定の臨界値以上であるとプリチャージ電圧まで前記データラインをプリチャージする段階と；前記デジタルビデオデータを用いて前記液晶セルの画素駆動電圧を発生し、前記画素駆動電圧を前記データラインに供給する段階とを含む。
本発明に従う液晶表示装置とその駆動方法は、データ集積回路のバッファ駆動区間を減少させることにより発熱温度を下げ、消費電力を減らすことが可能になる。
以下、図６ないし図１３を参照し、本発明の好ましい実施の形態についての説明する。
この発明に係る液晶表示装置は、液晶セルに接続されるデータ出力ラインと、データ出力ラインに接続され、液晶セルに供給されるビデオデータ信号に対応するピクセル駆動信号を前記データ出力ラインに選択的に供給する出力駆動部と、データ出力ラインに接続され、ビデオデータ信号の値に応じて一つ以上の電圧レベルで前記データ出力ラインを選択的にプリチャージするプリチャージング回路とを備えている。このデータ駆動部は、複数のデータ集積回路（以下、データＩＣとする。）から構成される。
図６は本発明の実施の形態における液晶表示装置のデータＩＣの回路構成を示す回路図であり、図７は図６に示したソース出力イネーブル信号（ＳＯＥ１、ＳＯＥ２）と極性制御信号（ＰＯＬ）の波形を示す波形図である。
図６および図７を参照すると、本発明の実施の形態に従う液晶表示装置のデータＩＣは、データレジスタ６１、ラッチ回路６２、比較器６３、デジタル／アナログ変換器(Digital to Analog Converter : DAC)６４（以下、ＤＡＣとする。）、出力バッファ６５、デマルチプレクサー(ＤＭＵＸ)６６、ＯＲゲート６７およびトランジスタｐＴ、ｎＴ１、ｎＴ２、ｎＴ３を備える。
比較器６３は、ビデオデータ信号の値が所定の臨界値以上であるか、またはそれ未満であるかを指示する出力信号を発生するレベル検出回路を構成している。また、複数のスイッチングトランジスタとデマルチプレクサーは、比較器６３の出力信号に応じてデータ出力ラインに電圧レベルのうち一つを供給する電圧選択回路（プリチャージ制御部）を構成している。これらの複数のスイッチングトランジスタは、各々ゲート信号に応じて電圧レベルのうち一つをデータ出力ラインに供給する。デマルチプレクサーは、比較器６３の出力信号に応じてこれらの複数のスイッチングトランジスタのゲート制御信号を発生することに用いられる出力イネーブル信号を出力する。
プリチャージ制御部は、液晶セルのデータラインをチャージシェア電圧まで１次プリチャージした後、比較器６３の出力信号に応じてデータラインをチャージシェア電圧より絶対値電圧が高いプリチャージ電圧まで２次プリチャージする。
プリチャージ制御部は、第１ソース出力イネーブル信号、第１ソース出力イネーブル信号より位相が遅い第２ソース出力イネーブル信号およびデータ信号の極性を制御する極性制御信号の入力を受ける複数の入力ラインと、比較器６３の出力と極性制御信号の出力に応じて第２ソース出力イネーブル信号を複数の出力端子のうち何れか一つに出力するデマルチプレクサー６６と、デマルチプレクサー６６の出力、または第１ソース出力イネーブル信号に応じてデータラインにチャージシェア電圧を供給する第１トランジスタｎＴ１と、デジタルビデオデータの値が所定の臨界値以上であり、極性制御信号が正極性電圧出力を指示する際、デマルチプレクサー６６の出力に応じて正極性プリチャージ電圧をデータラインに供給する第２トランジスタｎＴ２と、デジタルビデオデータの値が所定の臨界値より小さくて、極性制御信号が負極性電圧出力を指示する際、デマルチプレクサー６６の出力に応じて負極性プリチャージ電圧をデータラインに供給する第３トランジスタｎＴ３とを備えている。なお、比較器６３は、デジタルビデオデータのビットのうち何れか一つをデマルチプレクサー６６に供給する信号配線を備えているとともに、デジタルビデオデータの上位ビットを論理和演算する、少なくとも一つ以上の論理ゲート素子を備える。
図７において、第１ソース出力イネーブル信号（ＳＯＥ１）はチャージシェア電圧（Ｖ−Ｓｈaｒe）の出力を指示する制御信号であり、第２ソース出力イネーブル信号（ＳＯＥ２）はデータの比較結果に応じてプリチャージ電圧（Ｖ−ＰＯＳ、Ｖ−ＮＥＧ）とチャージシェア電圧（Ｖ−Ｓｈaｒe）との出力の可否を選択的に指示する制御信号である。ここで、正極性プリチャージ電圧（Ｖ−ＰＯＳ）は液晶セルの共通電極に供給される共通電圧より高い所定の正極性電圧であり、負極性プリチャージ電圧（Ｖ−ＮＥＧ）は液晶セルの共通電極に供給される共通電圧より低い所定の負極性電圧である。そして、チャージシェア電圧（Ｖ−Ｓｈaｒe）の電圧は正極性および負極性のプリチャージ電圧（Ｖ−ＰＯＳ、Ｖ−ＮＥＧ ）の絶対値電圧より低い中間電圧である。
第２ソース出力イネーブル信号（ＳＯＥ２）は第１ソース出力イネーブル信号（ＳＯＥ１）の一パルス幅程シフトされる。このソース出力イネーブル信号（ＳＯＥ１、ＳＯＥ２）は１水平期間の間隔に発生される。極性制御信号（ＰＯＬ）は１水平期間の間隔にその論理値が反転され、液晶表示パネルのデータラインに供給されるデータ電圧の極性を制御する。このようなソース出力イネーブル信号（ＳＯＥ１、ＳＯＥ２）と極性制御信号（ＰＯＬ）はタイミングコントローラから発生される。
データレジスタ６１はタイミングコントローラからのデジタルデータをラッチ回路６２に供給する。ラッチ回路６２は、シフトレジスタから順次入力されるサンプリング信号に応じて、データレジスタ６１からのデジタルデータを順次サンプリングしてラッチした後、同時出力し、データの直列体系を並列体系に変換する。ＤＡＣ６４は、ラッチ回路６２からのデータをアナログガンマ電圧に変換する。出力バッファ６５は、ＤＡＣ６４からのアナログ電圧を損失なしにｐ型トランジスタ(ｐＴ)のドレーン端子に供給する。ｐ型トランジスタ(ｐＴ)はＯＲゲート６７の出力がロー論理電圧である際にターンオンされ、出力バッファ６５からのアナログデータ電圧を液晶表示パネルのデータラインに出力する。ＯＲゲート６７は第１ソース出力イネーブル信号（ＳＯＥ１）と第２ソース出力イネーブル信号（ＳＯＥ２）とを論理和演算して出力信号を発生し、その出力信号でｐ型トランジスタ(ｐＴ)を制御する。
比較器６３はラッチ回路６２からのデータの入力を受けてデジタルデータの階調値を判断し、そのデジタルデータに応じてＤＭＵＸ６６を制御する。この比較器６３はデータ電圧が高い際、例えば、ノーマリブラックモードでホワイト階調電圧と、それに近い電圧からハイ論理電圧の出力信号を発生する反面、データ電圧が相対的に低い際、例えば、ノーマリブラックモードでブラック階調電圧と、それに近い電圧からロー論理電圧の出力信号を発生する。データ電圧が高い電圧区間は、デジタルデータが８ビットを含んで表現可能な階調数が２５６個であると仮定する際、１２７階調以上の電圧、１６０階調以上の電圧、１９１階調以上の電圧または２２４階調以上の電圧のうち何れか一つの階調電圧区間であり、データ電圧が相対的に低い電圧区間は、１２７階調未満の電圧、１６０階調未満の電圧、１９１階調未満の電圧または２２４階調未満の電圧である。比較される階調値に応じて、比較器６３は入力されるデータの上位ビット数と回路の構成が区別され、これについて詳細な説明は図８〜図１１をと結び付いて後術する。
ＤＭＵＸ６６は、図８のように、比較器６３の出力信号と極性制御信号(ＰＯＬ)に応じてソース出力イネーブル信号(ＳＯＥ)を複数の出力端子(Ｍ０〜Ｍ３)のうち何れか一つに出力する。ＤＭＵＸ６６の第１および第２の出力端子(Ｍ０、Ｍ１)にはＯＲゲートが接続され、そのＯＲゲートの出力端は第１のｎ型トランジスタ（ｎＴ１)のゲート端子に供給される。このようなＤＭＵＸ６６は図８の真理表のように、極性制御信号(ＰＯＬ)の論理値に関係なく、比較器６３の出力信号の電圧がロー論理電圧である際、即ち、データ電圧が低電圧である際、ハイ論理電圧の第２ソース出力イネーブル信号(ＳＯＥ２)をＯＲゲートを経由し、第１のｎ型トランジスタ（ｎＴ１）のゲート端子に供給し、プリチャージ電圧(Ｖ−ＰＯＳ、Ｖ−ＮＥＧ)より低いチャージシェア電圧(Ｖ−ｓｈａｒｅ)を液晶表示パネルのデータラインに供給する。これとは相違に、ＤＭＵＸ６６は比較器６３の出力信号の電圧がハイ論理電圧であり、極性制御信号(ＰＯＬ)の電圧がロー論理電圧である際、即ち、データ電圧が相対的に高電圧であり、その極性が正極性である際、ハイ論理電圧の第２ソース出力イネーブル信号(ＳＯＥ２)を第２のｎ型トランジスタ（ｎＴ２）のゲート端子に供給し、正極性プリチャージ電圧(Ｖ−ＰＯＳ)を液晶表示パネルのデータラインに供給する。尚、ＤＭＵＸ６６は比較器６３の出力信号の電圧がハイ論理電圧であり、極性制御信号(ＰＯＬ)の電圧がハイ論理電圧である際、即ち、データ電圧が相対的に高電圧であり、その極性が負極性である際、ハイ論理電圧の第２ソース出力イネーブル信号(ＳＯＥ２)を第３のｎ型トランジスタ（ｎＴ３）のゲート端子に供給し、負極性プリチャージ電圧(Ｖ−ＮＥＧ)を液晶表示パネルのデータラインに供給する。このようなＤＭＵＸ６６、トランジスタ(ｐＴ、ｎＴ１、ｎＴ２、ｎＴ３)および制御／駆動電圧(ＰＯＬ、ＳＯＥ１、ＳＯＥ２ 、Ｖ-Ｓｈａｒｅ、Ｖ-ＰＯＳ、Ｖ-ＮＥＧ)はデータラインのプリチャージを制御するプリチャージ制御部の役割をする。
第１ソース出力イネーブル信号(ＳＯＥ１)は第２ソース出力イネーブル信号(ＳＯＥ２)よりも先に第１のｎ型トランジスタ（ｎＴ１）のゲート端子に供給され、データ電圧が高電圧である際にもプリチャージ電圧（Ｖ−ＰＯＳ、Ｖ−ＮＥＧ）よりも先にチャージシェア電圧(Ｖ−ｓｈａｒｅ)でデータラインをプリチャージさせる。
一方、チャージシェア電圧(Ｖ-Ｓｈａｒｅ)はデータＩＣの外部に配置された電源回路から別途に発生されることもでき、データＩＣ内でデータラインのチャージシェアリングによって生成されることもできる。このようなチャージシェア電圧(Ｖ-Ｓｈａｒｅ)は、正極性プリチャージ電圧(Ｖ−ＰＯＳ)より低くて負極性プリチャージ電圧(Ｖ−ＮＥＧ)より高い電圧の範囲内で一つに設定されるか、または２つ以上に分けられる可能性がある。
図９〜図１２は比較器６３の多様な実施の形態を示す図面である。
本発明の第１の実施の形態における比較器６３は、図９のように、ノーマリブラックモードで１２８と同じであるか、またはその以上の階調以上でハイ論理で発生され、１２７階調以下でロー論理で発生される２７加重値のＤ７ビットをＤＭＵＸ６６のＳ１の入力端子に入力する。従って、本実施の形態の比較器６３はＤ７ビットを供給するための配線のみで具現される。このような比較器６３で具現される際、本発明に従うデータＩＣは１２８階調以上のデータ電圧でプリチャージングされた後、高いプリチャージ電圧(Ｖ−ＰＯＳ、Ｖ−ＮＥＧ)でデータラインを充電させ、データＩＣの負担を低減させ、１２７階調以下のデータ電圧で低いチャージシェア電圧(Ｖ−Ｓｈａｒｅ)のみでデータラインを充電させ、バッファの駆動期間を減少させることによってデータＩＣの負荷を減らすことができる。
本発明の第２の実施の形態における比較器６３は、図１０のように、２６加重値のＤ６ビットと２５加重値のＤ５ビットとを論理和するＯＲゲートと、そのＯＲゲートの出力と２７加重値のＤ７ビットを論理積するＡＮＤゲートで構成される。この比較器６３のＡＮＤゲート出力は、ノーマリブラックモードで１６０階調以上でハイ論理で発生され、１５９階調以下でロー論理で発生され、ＤＭＵＸ６６のＳ１入力端子に入力する。従って、本実施の形態の比較器６３は、２つの論理ゲート素子で具現される。このような比較器６３で具現される際、本発明に従うデータＩＣは１６０階調以上のデータ電圧でチャージシェアリングされた後、高いプリチャージ電圧(Ｖ−ＰＯＳ、Ｖ−ＮＥＧ)でデータラインを充電させ、データＩＣの負担を低減させ、１５９階調以下のデータ電圧で低いチャージシェア電圧(Ｖ−Ｓｈａｒｅ)のみでデータラインを充電させ、バッファの駆動期間を減少させることによってデータＩＣの負荷を減らすことができる。
本発明の第３の実施の形態における比較器６３は、図１１のように、２６加重値のＤ６ビットと２７加重値のＤ７ビットとを論理積するＡＮＤゲートで構成される。この比較器６３のＡＮＤゲート出力は、ノーマリブラックモードで１９１階調以上でハイ論理で発生され、１９１階調未満でロー論理で発生され、ＤＭＵＸ６６のＳ１入力端子に入力する。従って、本実施の形態の比較器６３は、１つの論理ゲート素子で具現される。このような比較器６３で具現される際、本発明に従うデータＩＣは１９２階調以上のデータ電圧でチャージシェアリングされた後、高いプリチャージ電圧(Ｖ−ＰＯＳ、Ｖ−ＮＥＧ)でデータラインを充電させ、データＩＣの負担を低減させ、１９２階調より低い階調のデータ電圧で低いチャージシェア電圧(Ｖ−Ｓｈａｒｅ)のみでデータラインを充電させ、バッファの駆動期間を減少させることによってデータＩＣの負荷を減らすことができる。
本発明の第４の実施の形態における比較器６３は、図１２のように、２６加重値のＤ６ビットと２５加重値のＤ５ビットとを論理積する第１ＡＮＤゲートと、前記第１ＡＮＤゲートの出力と２７加重値のＤ７ビットとを論理積する第２ＡＮＤゲートで構成される。この比較器６３のＡＮＤゲート出力は、ノーマリブラックモードで２２４階調以上でハイ論理で発生され、２２４階調より低い階調でロー論理で発生され、ＤＭＵＸ６６のＳ１入力端子に入力する。従って、本実施の形態の比較器６３は、２つの論理ゲート素子で具現される。このような比較器６３で具現される際、本発明に従うデータＩＣは２２４階調以上のデータ電圧でプリチャージされた後、高いプリチャージ電圧(Ｖ−ＰＯＳ、Ｖ−ＮＥＧ)でデータラインを充電させ、データＩＣの負担を低減させ、２２４階調より低い階調のデータ電圧で低いチャージシェア電圧(Ｖ−Ｓｈａｒｅ)のみでデータラインを充電させ、バッファの駆動期間を減少させることによってデータＩＣの負荷を減らすことができる。
図６で８ビットの第１デジタルデータが２５６の階調(１１１１ １１１１)であると比較器６３の出力がハイ論理電圧になり、極性制御信号(ＰＯＬ)がハイ論理電圧である際、第１ソース出力イネーブル信号（ＳＯＥ１）によってチャージシェア電圧（Ｖ−Ｓｈａｒｅ)で液晶表示パネルの第１データラインが１次プリチャージされた後、正極性プリチャージ電圧（Ｖ−ＰＯＳ）で第１データラインが２次プリチャージされる。第１デジタルデータと隣接する第２デジタルデータが第１デジタルデータと同様に(１１１１ １１１１)であると、極性制御信号のみ反転され、チャージシェア電圧(Ｖ−Ｓｈａｒｅ)で液晶表示パネルの第２のデータラインが１次プリチャージされた後、負極性プリチャージ電圧（Ｖ−ＮＥＧ）で第２データラインがプリチャージされる。第２デジタルデータと隣接する第３デジタルデータとその第３デジタルデータと隣接する第４デジタルデータが６３階調（００１１ １１１１）であると、比較器６３の出力がロー論理電圧で反転され、チャージシェア電圧(Ｖ−Ｓｈａｒｅ)で液晶表示パネルの第３および第４データラインがプリチャージされる。
図１３が図４および図５と同一なデータ電圧で本発明に従うデータＩＣの出力波形を示す。
図１３を参照すると、本発明に従うデータＩＣは、高電圧のデータ電圧が入力されるとチャージシェアに続いてプリチャージ機能を使用し、相対的に低電圧のデータ電圧が入力される場合、チャージシェア機能を使用し、出力バッファの動作区間を最小化し、全体電流消費を減少させることは勿論、プリチャージ電圧を更に上昇させ、最高電圧でのデータＩＣ発熱温度を下げることが可能になる。
上述したように、本発明に従う液晶表示装置とその駆動方法は、高電圧のデータでチャージシェア電圧でデータラインを１次プリチャージさせた後、そのチャージシェア電圧より高いプリチャージ電圧でデータラインを２次プリチャージさせる反面、低電圧のデータでチャージシェア電圧のみでデータラインをプリチャージさせることによって、バッファ駆動を減少させ、データ集積回路の発熱温度を低減させ、消費電力を下げることが可能になる。
以上、説明した内容により、当業者であれば、本発明の技術思想を逸脱しない範囲内で種々なる変更および修正が可能であることが分かる。従って、本発明の技術的範囲は、明細書の詳細な説明に記載した内容に限定されるものではなく、特許請求の範囲により定めなければならない。
液晶表示装置を概略的に示すブロック図である。 図１に示しているデータ駆動部を詳しく示すブロック図である。 出力バッファ内の内部抵抗と、その内部抵抗を通じて流れる電流を示す回路図である。 外部プリチャージ電圧でデータラインをプリチャージするプリチャージング方式の一例を示す波形図である。 チャージシェア電圧でデータラインをプリチャージするチャージシェア方式の一例を示す波形図である。 本発明の実施の形態における液晶表示装置のアナログサンプリング装置を示す回路図である。 図６に示しているソース出力イネーブル信号と極性制御信号を示す波形図である。 図６に示しているデマルチプレクサーを詳しく示す回路図である。 図６に示している比較器の第１の実施の形態を示す回路図である。 図６に示している比較器の第２の実施の形態を示す回路図である。 図６に示している比較器の第３の実施の形態を示す回路図である。 図６に示している比較器の第４の実施の形態を示す回路図である。 本発明の実施の形態に従う液晶表示装置のデータ集積回路から出力される波形の一例を示す波形図である。
符号の説明
１ タイミングコントローラ、２ 液晶表示パネル、３ データ駆動部、４ ゲート駆動部、２１，６１ データレジスタ、２２ シフトレジスタ、２３，２４，６２ ラッチ回路、２５，６４ デジタル／アナログ変換器、２６Ａ，６５ 出力バッファ、２７ ガンマ電圧供給部、６３ 比較器、６６ デマルチプレクサー、ｐＴ，ｎＴ１，ｎＴ２，ｎＴ３ トランジスタ。

Claims (18)

  1. 液晶セルに接続されるデータ出力ラインと、
    前記データ出力ラインに接続され、前記液晶セルに供給されるビデオデータ信号に対応するピクセル駆動信号を前記データ出力ラインに選択的に供給する出力駆動部と、
    前記データ出力ラインに接続され、前記ビデオデータ信号の値に応じて一つ以上の電圧レベルで前記データ出力ラインを選択的にプリチャージするプリチャージング回路と
    を備えることを特徴とする液晶表示装置。
  2. 前記電圧レベルは、正極性プリチャージ電圧、前記正極性電圧より低い負極性プリチャージ電圧およびチャージシェア電圧を含み、
    前記正極性プリチャージ電圧および負極性プリチャージ電圧の絶対値電圧は前記チャージシェア電圧より高いものを特徴とする請求項１に記載の液晶表示装置。
  3. 前記電圧レベルは、正極性プリチャージ電圧、前記正極性電圧より低い負極性プリチャージ電圧およびチャージシェア電圧を含み、
    前記チャージシェア電圧は前記正極性プリチャージ電圧と前記負極性プリチャージ電圧との間の電圧であることを特徴とする請求項１に記載の液晶表示装置。
  4. 前記プリチャージング回路は、
    前記ビデオデータ信号の値が所定の臨界値以上であるか、またはその未満であるかを指示する出力信号を発生するレベル検出回路と、
    前記レベル検出回路の前記出力信号に応じて前記データ出力ラインに前記電圧レベルのうち一つを供給する電圧選択回路と
    を備えることを特徴とする請求項１に記載の液晶表示装置。
  5. 前記電圧選択回路は、
    各々ゲート信号に応じて前記電圧レベルのうち一つを前記データ出力ラインに供給する複数のスイッチングトランジスタと、
    前記レベル検出回路の出力信号に応じて前記スイッチングトランジスタのゲート制御信号を発生することに用いられる出力イネーブル信号を出力するデマルチプレクサーと
    を備えることを特徴とする請求項４に記載の液晶表示装置。
  6. デジタルビデオデータ信号の値が所定の臨界値以上であるか、またはそれ未満であるかを指示する出力信号を発生する比較器と、
    液晶セルのデータラインをチャージシェア電圧まで１次プリチャージした後、前記比較器の出力信号に応じて前記データラインを前記チャージシェア電圧より絶対値電圧が高いプリチャージ電圧まで２次プリチャージするプリチャージ制御部と
    を備えることを特徴とする液晶表示装置。
  7. 前記プリチャージ制御部は前記比較器の出力信号が所定の臨界値以上のデジタルビデオデータ信号を指示する際、前記データラインを２次プリチャージすることを特徴とする請求項６に記載の液晶表示装置。
  8. 前記比較器と前記プリチャージ制御部は一つの半導体集積回路の内に実装されることを特徴とする請求項６に記載の液晶表示装置。
  9. 前記プリチャージ制御部は、
    第１ソース出力イネーブル信号、前記第１ソース出力イネーブル信号より位相が遅い第２ソース出力イネーブル信号および前記データ信号の極性を制御する極性制御信号の入力を受ける複数の入力ラインと、
    前記比較器の出力と前記極性制御信号の出力に応じて前記第２ソース出力イネーブル信号を複数の出力端子のうち何れか一つに出力するデマルチプレクサーと、
    前記デマルチプレクサーの出力、または前記第１ソース出力イネーブル信号に応じて前記データラインに前記チャージシェア電圧を供給する第１トランジスタと、
    前記デジタルビデオデータの値が前記所定の臨界値以上であり、前記極性制御信号が正極性電圧出力を指示する際、前記デマルチプレクサーの出力に応じて正極性プリチャージ電圧を前記データラインに供給する第２トランジスタと、
    前記デジタルビデオデータの値が前記所定の臨界値より小さくて、前記極性制御信号が負極性電圧出力を指示する際、前記デマルチプレクサーの出力に応じて負極性プリチャージ電圧を前記データラインに供給する第３トランジスタと
    を備えることを特徴とする請求項７に記載の液晶表示装置。
  10. 前記比較器は前記デジタルビデオデータのビットのうち何れか一つを前記デマルチプレクサーに供給する信号配線を備えることを特徴とする請求項９に記載の液晶表示装置。
  11. 前記比較器は前記デジタルビデオデータの上位ビットを論理和演算する、少なくとも一つ以上の論理ゲート素子を備えることを特徴とする請求項９に記載の液晶表示装置。
  12. 前記比較器は
    前記デジタルビデオデータの２５加重値の第１上位ビットと２６加重値の第２上位ビットとを論理和演算するＯＲゲートと、
    前記ＯＲゲートの出力と前記データの２７加重値の第３上位ビットとを論理積演算するＡＮＤゲートと
    を備えることを特徴とする請求項１１に記載の液晶表示装置。
  13. 前記比較器は前記デジタルビデオデータの２６加重値の第１上位ビットと２７加重値の第２上位ビットとを論理積演算するＡＮＤゲートとを備えることを特徴とする請求項１１に記載の液晶表示装置。
  14. 前記比較器は
    前記デジタルビデオデータの２５加重値の第１上位ビットと２６加重値の第２上位ビットとを論理和演算する第１ＡＮＤゲートと、
    前記第１ＡＮＤゲートの出力と前記データの２７加重値の第３上位ビットとを論理積演算する第２ＡＮＤゲートと
    を備えることを特徴とする請求項１１に記載の液晶表示装置。
  15. 前記所定の臨界値は１２８階調以上の階調レベル、１６０階調以上の階調レベル、１９２階調以上の階調レベル、２２４階調以上の階調レベルのうち何れか一つに対応することを特徴とする請求項６に記載の液晶表示装置。
  16. デジタルビデオデータ信号の値を所定の臨界値と比較する段階と、
    前記比較結果に基づいて、複数の互いに異なる電圧レベルのうち何れか一つの電圧で液晶セルのデータラインをプリチャージする段階と、
    前記デジタルビデオデータを用いて前記液晶セルの画素駆動電圧を発生し、前記画素駆動電圧を前記データラインに供給する段階と
    を含むことを特徴とする液晶表示装置の駆動方法。
  17. デジタルビデオデータの入力を受ける段階と、
    液晶セルのデータラインをチャージシェア電圧までプリチャージする段階と、
    前記デジタルビデオデータの値が所定の臨界値以上であるとプリチャージ電圧まで前記データラインをプリチャージする段階と、
    前記デジタルビデオデータを用いて前記液晶セルの画素駆動電圧を発生し、前記画素駆動電圧を前記データラインに供給する段階と
    を含むことを特徴とする液晶表示装置の駆動方法。
  18. 前記プリチャージ電圧の絶対値電圧は前記チャージシェア電圧より高いことを特徴とする請求項１７に記載の液晶表示装置の駆動方法。
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