JP2008186011A

JP2008186011A - 液晶表示装置及びその駆動方法

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Publication number: JP2008186011A
Application number: JP2007324445A
Authority: JP
Inventors: Won Yong Park; 元用朴; Chang In Kim; 昌仁金
Original assignee: LG Display Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2007-01-29
Filing date: 2007-12-17
Publication date: 2008-08-14
Anticipated expiration: 2027-12-17
Also published as: JP4982349B2; CN101236731A; TW200837710A; KR101264714B1; US8253719B2; CN101236731B; TWI451390B; KR20080070950A; US20080180429A1

Abstract

【課題】各ピクセルのディスチャージング時間を一定時間遅延させる遅延素子の個数が最小限に抑えられる液晶表示装置を提供する。
【解決手段】印加された高電位電源電圧を一次ポンピングする第１ポンピング部と、該第１ポンピング部によって一次ポンピングされた高電位電源電圧を二次ポンピングしてゲートハイ電圧を発生する第２ポンピング部と、入力されたハイ電圧を前記第２ポンピング部からのゲートハイ電圧レベルにシフトさせ、ゲートハイ電圧をディスチャージング回路に供給するレベルシフターと、前記第２ポンピング部の入力側と出力側間に接続され、前記レベルシフターから出力されるゲートハイ電圧を一定時間維持させる遅延素子と、を備える構成とした。
【選択図】図３

Description

本発明は液晶表示装置に係り、特に、各ピクセルのディスチャージング時間を一定時間遅延させる遅延素子の個数が最小限に抑えられる液晶表示装置及びその駆動方法に関する。

液晶表示装置は、ビデオ信号によって液晶セルの光透過率を調節して画像を表示し、また、液晶セルごとにスイッチング素子が形成されたアクティブマトリクス（ＡｃｔｉｖｅＭａｔｒｉｘ）タイプの液晶表示装置は、スイッチング素子の能動的な制御が可能なため、動映像具現に有利である。このようなアクティブマトリクスタイプの液晶表示装置のスイッチング素子としては、図１に示すように、主として薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ；以下、“ＴＦＴ”という。）が用いられている。

図１を参照すると、アクティブマトリクスタイプの液晶表示装置は、ガンマ基準電圧を基準にしてデジタル入力データをアナログデータ電圧に変換してデータラインＤＬに供給すると同時に、スキャンパルスをゲートラインＧＬに供給して液晶セルＣｌｃを充電する。

ＴＦＴは、ゲート電極がゲートラインＧＬに接続され、ソース電極はデータラインＤＬに接続され、ドレイン電極は液晶セルＣｌｃの画素電極とストレージキャパシタＣｓｔの一側電極に接続される。

液晶セルＣｌｃの共通電極には、共通電圧Ｖｃｏｍが供給される。

ストレージキャパシタＣｓｔは、ＴＦＴがターンオンされる時にデータラインＤＬから印加されるデータ電圧を充電し、液晶セルＣｌｃの電圧を一定に維持する役割を担う。

スキャンパルスがゲートラインＧＬに印加されると、ＴＦＴはターンオン（Ｔｕｒｎｏｎ）されてソース電極とドレイン電極間のチャネルを形成し、データラインＤＬ上の電圧を液晶セルＣｌｃの画素電極に供給する。この時に、液晶セルＣｌｃの液晶分子は、画素電極と共通電極間の電界によって配列が変わりながら入射光を変調するようになる。

このような構造を持つピクセルを備える従来の液晶表示装置は、電源電圧ＶＣＣの供給が中断されると、ディスチャージング回路（図示せず）を用いて各ピクセルの残留電荷をディスチャージングさせる。ここで、ディスチャージング回路は、電源電圧（ＶＣＣ）の供給が中断されてから一定時間の間にゲートハイ電圧（ＶＧＨ）をゲートラインＧＬに供給することによって、各ピクセルの残留電荷がデータラインＤＬを通してディスチャージングされるようにする。このようなディスチャージング回路は、多数の低容量キャパシタ（約１５個の低容量キャパシタ）を用いてゲートハイ電圧（ＶＧＨ）の供給時間を一定時間に維持させる。

このように従来の液晶表示装置は、約１５個の低容量キャパシタを持つディスチャージング回路を備えるから、比較的高い製造コストがかかる他、複雑な回路構成を持つという問題点があった。

本発明は上記の問題点を解決するためのもので、その目的は、各ピクセルのディスチャージング時間を一定時間遅延させる遅延素子の個数が最小限に抑えられる液晶表示装置及びその駆動方法を提供することにある。

本発明の他の目的は、各ピクセルのディスチャージング時間を一定時間遅延させる遅延素子の個数を最小限に抑えることによって、製造コストの低減及び回路構成の簡素化が図られる液晶表示装置及びその駆動方法を提供することにある。

上記の目的を達成する本発明の一実施例に係る液晶表示装置は、印加された高電位電源電圧を一次ポンピングする第１ポンピング部と、前記第１ポンピング部によって一次ポンピングされた高電位電源電圧を二次ポンピングしてゲートハイ電圧を発生する第２ポンピング部と、入力されたハイ電圧を前記第２ポンピング部からのゲートハイ電圧レベルにシフトさせ、ゲートハイ電圧をディスチャージング回路に供給するレベルシフターと、前記第２ポンピング部の入力側と出力側間に接続され、前記レベルシフターから出力されるゲートハイ電圧を一定時間の間に維持させる遅延素子と、を備える構成とした。

本発明の一実施例に係る液晶表示装置の駆動方法は、第１ポンピング部が、印加された高電位電源電圧を一次ポンピングする段階と、第２ポンピング部が、前記第１ポンピング部によって一次ポンピングされた高電位電源電圧を二次ポンピングしてゲートハイ電圧を発生する段階と、ロー電圧がレベルシフターに入力されると、前記レベルシフターがゲートロー電圧をディスチャージング回路に供給する段階と、ハイ電圧が前記レベルシフターに入力されると、前記レベルシフターが、入力されたハイ電圧を前記第２ポンピング部から発生したゲートハイ電圧レベルにシフトさせ、ゲートハイ電圧を前記ディスチャージング回路に供給する段階と、前記第２ポンピング部の入力側と出力側間に接続された遅延素子が、前記レベルシフターから出力されるゲートハイ電圧を一定時間の間に維持させる段階と、を含む構成とした。

本発明の他の実施例に係る液晶表示装置は、印加された高電位電源電圧を一次ポンピングする第１ポンピング部と、前記第１ポンピング部によって一次ポンピングされた高電位電源電圧を二次ポンピングしてゲートハイ電圧を発生させる第２ポンピング部と、入力されたハイ電圧を前記第２ポンピング部からのゲートハイ電圧レベルにシフトさせ、ゲートハイ電圧をディスチャージング回路に供給するレベルシフターと、前記第１ポンピング部の入力側と出力側間に接続され、前記レベルシフターから出力されるゲートハイ電圧を一定時間の間に維持させる遅延素子と、を備える構成とした。

また、本発明の他の実施例に係る液晶表示装置の駆動方法は、第１ポンピング部が、印加された高電位電源電圧を一次ポンピングする段階と、第２ポンピング部が、前記第１ポンピング部によって一次ポンピングされた高電位電源電圧を二次ポンピングしてゲートハイ電圧を発生する段階と、ロー電圧がレベルシフターに入力されると、前記レベルシフターが、ゲートロー電圧をディスチャージング回路に供給する段階と、ハイ電圧が前記レベルシフターに入力されると、前記レベルシフターが、入力されたハイ電圧を前記第２ポンピング部から発生したゲートハイ電圧レベルにシフトさせ、ゲートハイ電圧を前記ディスチャージング回路に供給する段階と、前記第１ポンピング部の入力側と出力側間に接続された遅延素子が、前記レベルシフターから出力されるゲートハイ電圧を一定時間の間に維持させる段階と、を含む構成とした。

本発明によれば、各ピクセルのディスチャージング時間を一定時間遅延させる遅延素子の個数が最小限に抑えられるため、製造コストの節減及び回路構成の簡素化ができる他、占有空間を確保してその活用性を高めることが可能になる。

以下、添付の図面を参照しつつ、本発明の好適な実施例について詳細に説明する。

図２は、本発明の実施例による液晶表示装置の構成図である。

図２を参照すると、本発明の液晶表示装置１００は、複数のデータラインＤＬ１乃至ＤＬｍと複数のゲートラインＧＬ１乃至ＧＬｎが対応するように交差され、その交差部に液晶セルＣｌｃを駆動するための薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）が形成された液晶表示パネル１１０と、液晶表示パネル１１０のデータラインＤＬ１乃至ＤＬｍにデータを供給するデータ駆動部１２０と、液晶表示パネル１１０のゲートラインＧＬ１乃至ＧＬｎにスキャンパルスを供給するゲート駆動部１３０と、データ駆動部１２０及びゲート駆動部１３０を制御するタイミングコントローラ１４０と、液晶表示パネル１１０に形成された各ピクセルのディスチャージングを制御するディスチャージング駆動部１５０と、ディスチャージング駆動部１５０の制御によって各ピクセルをディスチャージングさせるディスチャージング回路１６０と、を備える。

液晶表示パネル１１０は、２枚のガラス基板間に液晶が注入されてなる。液晶表示パネル１１０の下部ガラス基板上にはデータラインＤＬ１乃至ＤＬｍとゲートラインＧＬ１乃至ＧＬｎが直交して配置される。データラインＤＬ１乃至ＤＬｍとゲートラインＧＬ１乃至ＧＬｎとの交差部にはＴＦＴが形成される。ＴＦＴは、スキャンパルスに応答してデータラインＤＬ１乃至ＤＬｍ上のデータを液晶セルＣｌｃに供給する機能を果たす。ＴＦＴは、ゲート電極がゲートラインＧＬ１乃至ＧＬｎに接続され、ソース電極はデータラインＤＬ１乃至ＤＬｍに接続され、また、ドレイン電極は液晶セルＣｌｃの画素電極とストレージキャパシタＣｓｔに接続される。

ＴＦＴは、ゲートラインＧＬ１乃至ＧＬｎのうち、自分のゲート端子に接続されたゲートラインを経由し、ゲート端子に供給されるスキャンパルスに応答してターンオンされる。ＴＦＴのターンオン時に、データラインＤＬ１乃至ＤＬｍのうちＴＦＴのドレイン端子に接続されたデータライン上のビデオデータは、液晶セルＣｌｃの画素電極に供給される。

データ駆動部１２０は、タイミングコントローラ１４０から供給されるデータ駆動制御信号ＤＤＣに応答してデータをデータラインＤＬ１乃至ＤＬｍに供給し、また、タイミングコントローラ１４０から供給されるデジタルデータ（ＲＧＢデータやＲＧＢＷデータ等）をサンプリングしてラッチした後、ガンマ基準電圧発生部（図示せず）から供給されるガンマ基準電圧を基準にして液晶表示パネル１１０の液晶セルＣｌｃで階調を表現できるアナログデータ電圧に変換させてデータラインＤＬ１乃至ＤＬｍに供給する。

ゲート駆動部１３０は、タイミングコントローラ１４０から供給されるゲート駆動制御信号ＧＤＣとゲートシフトクロックＧＳＣに応答してスキャンパルス、すなわち、ゲートパルスを順次に発生してゲートラインＧＬ１乃至ＧＬｎに供給する。この時、ゲート駆動部１３０は、ゲート駆動電圧発生部（図示せず）から供給されるゲートハイ電圧ＶＧＨとゲートロー電圧ＶＧＬによってそれぞれスキャンパルスのハイレベル電圧とローレベル電圧を決定する。ゲート駆動電圧発生部は、高電位電源電圧ＶＤＤを受けてゲートハイ電圧ＶＧＨとゲートロー電圧ＶＧＬを発生させてゲート駆動部１３０に供給する。ここで、ゲート駆動電圧発生部は、液晶表示パネル１１０の各ピクセルに備えられたＴＦＴのしきい電圧以上のゲートハイ電圧ＶＧＨを発生し、ＴＦＴのしきい電圧未満のゲートロー電圧ＶＧＬを発生し、これらをゲート駆動部１３０に供給する。

インバータ（図示せず）は、内部に発生する矩形波信号を三角波信号に変化させた後、三角波信号と上記のシステムから供給される直流電源電圧ＶＣＣを比較し、比較結果に比例するバーストディミング（ＢｕｒｓｔＤｉｍｍｉｎｇ）信号を発生する。このように内部の矩形波信号によって決定されるバーストディミング信号が発生すると、上記インバータ内で交流電圧と電流の発生を制御する駆動ＩＣ（図示せず）は、バーストディミング信号によってバックライトアセンブリ（図示せず）に供給される交流電圧と電流の発生を制御する。

タイミングコントローラ１４０は、システムから供給されるデジタルデータ（ＲＧＢデータやＲＧＢＷデータ等）をデータ駆動部１２０に供給し、また、クロック信号ＣＬＫによって水平／垂直同期信号Ｈ，Ｖを用いてデータ駆動制御信号ＤＤＣとゲート駆動制御信号ＧＤＣを発生し、データ駆動部１２０とゲート駆動部１３０にそれぞれ供給する。

ここで、データ駆動制御信号ＤＤＣは、ソースシフトクロックＳＳＣ、ソーススタートパルスＳＳＰ、極性制御信号ＰＯＬ及びソース出力イネーブル信号ＳＯＥなどを含み、ゲート駆動制御信号ＧＤＣは、ゲートスタートパルスＧＳＰ、ゲートシフトクロックＧＳＣ及びゲート出力イネーブル信号ＧＯＥなどを含む。

ディスチャージング駆動部１５０は、直流電源電圧ＶＣＣを受けて高電位電源電圧ＶＤＤを発生した後、この高電位電源電圧ＶＤＤをポンピングしてスキャンパルスのハイレベルと同じレベルのゲートハイ電圧ＶＧＨを発生する。そして、ディスチャージング駆動部１５０は、印加される直流電源電圧ＶＣＣのレベルを検出し、検出された電圧レベルによってゲートロー電圧ＶＧＬをディスチャージング回路１６０に出力する、または、ゲートハイ電圧ＶＧＨをディスチャージング回路１６０に出力する。すなわち、ディスチャージング駆動部１５０は、液晶表示装置１００に電源電圧ＶＣＣが正常に供給される間には、各ピクセルのディスチャージングが行われないようにディスチャージング回路１６０を制御し、逆に、電源電圧ＶＣＣの供給が中断されると、一定時間の間に各ピクセルの残留電荷がディスチャージングされるようにディスチャージング回路１６０を制御する。

ディスチャージング回路１６０は、入力側がディスチャージングラインＤＣＬと共通接続され、出力側のゲートラインＧＬ１乃至ＧＬｎと一対一に対応するように接続された第１乃至第ｎディスチャージング部１６０−１乃至１６０−ｎで構成される。すなわち、最初の水平ラインに位置した第１ディスチャージング部１６０−１の出力側は、最初のゲートラインＧＬ１に接続され、最後の水平ラインに位置した第ｎディスチャージング部１６０−ｎの出力側は、最後のゲートラインＧＬｎに接続される。

第１乃至第ｎディスチャージング部１６０−１乃至１６０−ｎは、液晶表示装置１００に供給される直流電源電圧ＶＣＣのレベルが所定の基準電圧レベル以下に減少する時、ディスチャージング駆動部１５０からスキャンパルスのハイレベルと一致するレベルのゲートハイ電圧ＶＧＨを受け、液晶表示パネル１１０の各ピクセルの残留電荷を放電させる。すなわち、第１乃至第ｎディスチャージング部１６０−１乃至１６０−ｎは、データラインＤＬ１乃至ＤＬｍにデータ電圧が供給されていない期間にディスチャージング駆動部１５０からゲートハイ電圧ＶＧＨが供給されると、ゲートハイ電圧ＶＧＨを自分と対応接続されたゲートラインに供給し各ピクセルの薄膜トランジスタＴＦＴをターンオンさせることによって、各ピクセルの残留電荷がデータラインＤＬ１乃至ＤＬｍを通してディスチャージングされるようにする。

第１乃至第ｎディスチャージング部１６０−１乃至１６０−ｎはそれぞれ、ディスチャージングラインＤＣＬと対応して接続されたゲートラインＧＬ間に同じ構造で接続された２個の薄膜トランジスタＴＦＴを備える。例えば、最初のゲートラインＧＬ１と最後のゲートラインＧＬｎにそれぞれ接続された第１及び第ｎディスチャージング部１６０−１，１６０−ｎの回路構成について説明すると、下記の通りである。

第１ディスチャージング部１６０−１は、ディスチャージングラインＤＣＬとゲートラインＧＬ１間に直列接続された薄膜トランジスタＴＦＴ１−１，ＴＦＴ１−２を備える。

薄膜トランジスタＴＦＴ１−１は、ディスチャージングラインＤＣＬに接続されたゲート及びドレイン、並びに、ゲートラインＧＬ１と薄膜トランジスタＴＦＴ１−２のドレインに共通接続されたソースを持つ。

薄膜トランジスタＴＦＴ１−２は、ディスチャージングラインＤＣＬに接続されたゲート及びソース、並びに、ゲートラインＧＬ１と薄膜トランジスタＴＦＴ１−１のソースに共通接続されたドレインを持つ。ここで、ゲートラインＧＬ１は、薄膜トランジスタＴＦＴ１−１のソースと薄膜トランジスタＴＦＴ１−２のドレイン間に位置する出力ノードＮ１に接続される。

ディスチャージング駆動部１５０がディスチャージングラインＤＣＬを通して０Ｖ以下のゲートロー電圧ＶＧＨを供給すると、薄膜トランジスタＴＦＴ１−１、ＴＦＴ１−２がターンオフされるから、第１ディスチャージング部１６０−１はゲートラインＧＬ１に電圧を供給しない。この場合、ゲートラインＧＬ１に接続された各ピクセルのディスチャージングが行われない。

ディスチャージング駆動部１５０がディスチャージングラインＤＣＬを通してゲートハイ電圧ＶＧＨを供給すると、薄膜トランジスタＴＦＴ１−１、ＴＦＴ１−２がターンオンされるから、第１ディスチャージング部１６０−１はゲートラインＧＬ１にゲートハイ電圧ＶＧＨを供給し、ゲートラインＧＬ１に接続された各ピクセルの残留電荷をディスチャージングさせる。この時、ゲートラインＧＬ１に接続された各ピクセルの薄膜トランジスタＴＦＴが、第１ディスチャージング部１６０−１から供給されたゲートハイ電圧ＶＧＨによってターンオンされ、ピクセルの残留電荷をデータラインＤＬに供給する。

第ｎディスチャージング部１６０−ｎは、ディスチャージングラインＤＣＬとゲートラインＧＬｎとの間に直列接続された薄膜トランジスタＴＦＴｎ−１，ＴＦＴｎ−２を備える。

薄膜トランジスタＴＦＴｎ−１は、ディスチャージングラインＤＣＬに接続されたゲート及びドレイン、並びに、ゲートラインＧＬｎと薄膜トランジスタＴＦＴｎ−２のドレインに共通接続されたソースを持つ。

薄膜トランジスタＴＦＴｎ−２は、ディスチャージングラインＤＣＬに接続されたゲート及びソース、並びに、ゲートラインＧＬｎと薄膜トランジスタＴＦＴｎ−１のソースに共通接続されたドレインを持つ。ここで、ゲートラインＧＬｎは、薄膜トランジスタＴＦＴｎ−１のソースと薄膜トランジスタＴＦＴｎ−２のドレインとの間に位置する出力ノードＮｎに接続される。

ディスチャージング駆動部１５０がディスチャージングラインＤＣＬを通して０Ｖ以下のゲートロー電圧ＶＧＨを供給すると、薄膜トランジスタＴＦＴｎ−１、ＴＦＴｎ−２がターンオフされるから、第ｎディスチャージング部１６０−ｎはゲートラインＧＬｎに電圧を供給しない。この場合、ゲートラインＧＬｎに接続された各ピクセルのディスチャージングが行われない。

ディスチャージング駆動部１５０がディスチャージングラインＤＣＬを通してゲートハイ電圧ＶＧＨを供給すると、薄膜トランジスタＴＦＴｎ−１、ＴＦＴｎ−２がターンオンされるので、第ｎディスチャージング部１６０−ｎはゲートラインＧＬｎにゲートハイ電圧ＶＧＨを供給し、ゲートラインＧＬｎに接続された各ピクセルの残留電荷をディスチャージングさせる。この時、ゲートラインＧＬｎに接続された各ピクセルの薄膜トランジスタＴＦＴが、第ｎディスチャージング部１６０−ｎから供給されたゲートハイ電圧ＶＧＨによってターンオンされ、ピクセルの残留電荷をデータラインＤＬに供給する。

図３は、図２に示すディスチャージング駆動部の構成図である。

図３を参照すると、ディスチャージング駆動部１５０は、直流電源電圧ＶＣＣを受けて高電位電源電圧ＶＤＤを発生する電圧発生部１５１と、電圧発生部１５１から出力された高電位電源電圧ＶＤＤを一次的にポンピング（Ｐｕｍｐｉｎｇ）する第１ポンピング部１５２と、一次ポンピングされた高電位電源電圧ＶＤＤを二次的にポンピングしてゲートハイ電圧ＶＧＨを発生させる第２ポンピング部１５３と、印加される直流電源電圧ＶＣＣのレベルを検出し、検出された電圧レベルによって電源電圧ＶＣＣレベルのハイ電圧ＶＣＣやロー電圧０Ｖを出力する電圧検出部１５４と、電圧検出部１５４から出力されたハイ電圧ＶＣＣやロー電圧０Ｖを反転させてロー電圧０Ｖやハイ電圧ＶＣＣを出力するインバータ１５５と、インバータ１５５からのロー電圧０Ｖのレベルをシフトさせてゲートロー電圧ＶＧＬをディスチャージング回路１６０に出力したり、インバータ１５５からのハイ電圧ＶＣＣをシフトさせてゲートハイ電圧ＶＧＨをディスチャージング回路１６０に出力するレベルシフター１５６と、レベルシフター１５６からディスチャージング回路１６０に供給されるゲートハイ電圧ＶＧＨを一定時間維持させる遅延素子１５７と、を備える。

電圧発生部１５１は、直流電源電圧ＶＣＣを受けて高電位電源電圧ＶＤＤを発生して第１ポンピング部１５２に出力する。ここで、高電位電源電圧ＶＤＤは、液晶表示パネル１１０に供給される電圧のうち最も高い電圧で、電源電圧ＶＣＣよりも高い。

第１ポンピング部１５２は、電圧発生部１５１から出力された高電位電源電圧ＶＤＤを一次ポンピングして第２ポンピング部１５３に出力する。

第２ポンピング部１５３は、第１ポンピング部１５２によって一次ポンピングされた高電位電源電圧ＶＤＤを二次ポンピングし、スキャンパルスのハイレベルと同じレベルのゲートハイ電圧ＶＧＨとしてレベルシフター１５６に出力する。

電圧検出部１５４は、液晶表示装置１００に供給される直流電源電圧ＶＣＣのレベルを検出し、検出された電圧レベルと所定の基準電圧レベルとを比較し、比較結果によって電源電圧ＶＣＣレベルのハイ電圧ＶＣＣやロー電圧０Ｖをインバータ１５５に出力する。図４に示すように、比較の結果、検出された電圧レベルが所定の基準電圧Ｖｒｅｆレベルよりも高いと、電圧検出部１５４は、電源電圧ＶＣＣレベルのハイ電圧ＶＣＣをインバータ１５５に出力し、各ピクセルのディスチャージングが行われないようにする。比較の結果、検出された電圧レベルが所定の基準電圧Ｖｒｅｆレベルよりも低いと、電圧検出部１５４は、ロー電圧０Ｖをインバータ１５５に出力し、各ピクセルの残留電荷がディスチャージングされるようにする。

すなわち、図４に示すように、電圧検出部１５４は、電源電圧ＶＣＣのレベルが減少される時点を検出し、電源電圧ＶＣＣレベルが所定の基準電圧Ｖｒｅｆレベル以下と減少する時点からディスチャージング期間Ｔｄｃに各ピクセルのディスチャージングが行われるようにする。

インバータ１５５は、電圧検出部１５４からハイ電圧ＶＣＣが入力されると、このハイ電圧ＶＣＣのレベルを反転させてロー電圧０Ｖをレベルシフター１５６に出力し、逆に、電圧検出部１５４からロー電圧０Ｖが入力されると、このロー電圧０Ｖのレベルを反転させ、ハイ電圧ＶＣＣをレベルシフター１５６に出力する。

レベルシフター１５６は、インバータ１５５からロー電圧０Ｖが入力されると、このロー電圧０Ｖのレベルを０Ｖ電圧よりも低いレベルにシフトさせ、約−５Ｖのゲートロー電圧ＶＧＬをディスチャージングラインＤＣＬを通してディスチャージング回路１６０に出力する。この時、ディスチャージング回路１６０に備えられた薄膜トランジスタＴＦＴは、レベルシフター１５６からのゲートロー電圧ＶＧＬによってターンオフされ、各ピクセルのディスチャージングが行われないようにする。

レベルシフター１５６は、インバータ１５５からハイ電圧ＶＣＣが入力されると、このハイ電圧ＶＣＣレベルを第２ポンピング部１５３からのゲートハイ電圧ＶＧＨレベルにシフトさせ、スキャンパルスのレベルと同じレベルのゲートハイ電圧ＶＧＨをディスチャージングラインＤＣＬを通してディスチャージング回路１６０に出力する。この時、ディスチャージング回路１６０に備えられた薄膜トランジスタＴＦＴは、レベルシフター１５６からのゲートハイ電圧ＶＧＨによってターンオンされ、各ピクセルの残留電荷がディスチャージングされるようにする。

遅延素子１５７は、第２ポンピング部１５３の入力側と出力側間に接続された一つの低容量キャパシタＣｄからなり、このキャパシタＣｄは、レベルシフター１５６からディスチャージング回路１６０に供給されるゲートハイ電圧ＶＧＨをディスチャージング期間Ｔｄｃの間に維持させる。

また、図５に示すように、遅延素子１５７のキャパシタＣｄは、第１ポンピング部１５２の入力側と出力側間に接続されても良い。

一方、上記では、本発明が遅延素子１５７として一つのキャパシタＣｄのみを備えるとしたが、これに限定されることはない。他の例として、遅延素子１５７は、並列接続または直列接続された少なくとも２つのキャパシタを備えても良い。

したがって、本発明は、一つのキャパシタを第１ポンピング部１５２の両側端間に接続する、または、第２ポンピング部１５３の両側端間に接続し、ディスチャージング回路１６０に供給されるゲートハイ電圧ＶＧＨをディスチャージング期間の間に維持させることによって、製造コストの節減及び回路構成の簡素化を図る他、占有空間を確保してその活用性を高めることができる。

以上では具体的な実施例に挙げて本発明を説明してきたが、これらの実施例は単に本発明を説明するためのもので、本発明を制限するためのものではない。したがって、本発明の技術思想を逸脱しない範囲内で様々な変形実施が可能であるということが、当該技術分野における通常の知識を持つ者にとっては明らかである。

一般の液晶表示装置の各ピクセルの等価回路図である。本発明の実施例による液晶表示装置の構成図である。図２におけるディスチャージング駆動部の一例を示す構成図である。図２に示す液晶表示装置に供給される電源電圧の特性図である。図２におけるディスチャージング駆動部の他の例を示す構成図である。

符号の説明

１００液晶表示装置
１１０液晶表示パネル
１２０データ駆動部
１３０ゲート駆動部
１４０タイミングコントローラ
１５０ディスチャージング駆動部
１６０ディスチャージング回路
１６０−１乃至１６０−ｎ第１乃至第ｎディスチャージング部

Claims

印加された高電位電源電圧を一次ポンピングする第１ポンピング部と、
前記第１ポンピング部によって一次ポンピングされた高電位電源電圧を二次ポンピングしてゲートハイ電圧を発生する第２ポンピング部と、
入力されたハイ電圧を前記第２ポンピング部からのゲートハイ電圧レベルにシフトさせ、ゲートハイ電圧をディスチャージング回路に供給するレベルシフターと、
前記第２ポンピング部の入力側と出力側間に接続され、前記レベルシフターから出力されるゲートハイ電圧を一定時間の間に維持させる遅延素子と、
を備える、液晶表示装置。
前記遅延素子は、前記第２ポンピング部の入力側と出力側間に接続された一つのキャパシタを含むことを特徴とする、請求項１に記載の液晶表示装置。
前記キャパシタは、低容量キャパシタであることを特徴とする、請求項２に記載の液晶表示装置。
前記遅延素子は、前記第２ポンピング部の入力側と出力側間に接続された２つ以上のキャパシタを含むことを特徴とする、請求項１に記載の液晶表示装置。
前記キャパシタは、並列に接続されたことを特徴とする、請求項４に記載の液晶表示装置。
前記キャパシタは、直列に接続されたことを特徴とする、請求項４に記載の液晶表示装置。
前記キャパシタは、低容量キャパシタであることを特徴とする、請求項４乃至６のいずれか１項に記載の液晶表示装置。
印加された高電位電源電圧を一次ポンピングする第１ポンピング部と、
前記第１ポンピング部によって一次ポンピングされた高電位電源電圧を二次ポンピングしてゲートハイ電圧を発生させる第２ポンピング部と、
入力されたハイ電圧を前記第２ポンピング部からのゲートハイ電圧レベルにシフトさせ、ゲートハイ電圧をディスチャージング回路に供給するレベルシフターと、
前記第１ポンピング部の入力側と出力側間に接続され、前記レベルシフターから出力されるゲートハイ電圧を一定時間の間に維持させる遅延素子と、
を備える、液晶表示装置。
前記遅延素子は、前記第１ポンピング部の入力側と出力側間に接続された一つのキャパシタを含むことを特徴とする、請求項８に記載の液晶表示装置。
前記キャパシタは、低容量キャパシタであることを特徴とする、請求項９に記載の液晶表示装置。
前記遅延素子は、前記第１ポンピング部の入力側と出力側間に接続された２つ以上のキャパシタを含むことを特徴とする、請求項８に記載の液晶表示装置。
前記キャパシタは、並列に接続されたことを特徴とする、請求項１１に記載の液晶表示装置。
前記キャパシタは、直列に接続されたことを特徴とする、請求項１１に記載の液晶表示装置。
前記キャパシタは、低容量キャパシタであることを特徴とする、請求項１１乃至１３のいずれか１項に記載の液晶表示装置。
第１ポンピング部が、印加された高電位電源電圧を一次ポンピングする段階と、
第２ポンピング部が、前記第１ポンピング部によって一次ポンピングされた高電位電源電圧を二次ポンピングしてゲートハイ電圧を発生する段階と、
ロー電圧がレベルシフターに入力されると、前記レベルシフターがゲートロー電圧をディスチャージング回路に供給する段階と、
ハイ電圧が前記レベルシフターに入力されると、前記レベルシフターが、入力されたハイ電圧を前記第２ポンピング部から発生したゲートハイ電圧レベルにシフトさせ、ゲートハイ電圧を前記ディスチャージング回路に供給する段階と、
前記第２ポンピング部の入力側と出力側間に接続された遅延素子が、前記レベルシフターから出力されるゲートハイ電圧を一定時間の間に維持させる段階と、
を含む、液晶表示装置の駆動方法。
前記遅延素子は、前記第２ポンピング部の入力側と出力側間に接続された一つのキャパシタを含むことを特徴とする、請求項１５に記載の液晶表示装置の駆動方法。
第１ポンピング部が、印加された高電位電源電圧を一次ポンピングする段階と、
第２ポンピング部が、前記第１ポンピング部によって一次ポンピングされた高電位電源電圧を二次ポンピングしてゲートハイ電圧を発生する段階と、
ロー電圧がレベルシフターに入力されると、前記レベルシフターが、ゲートロー電圧をディスチャージング回路に供給する段階と、
ハイ電圧が前記レベルシフターに入力されると、前記レベルシフターが、入力されたハイ電圧を前記第２ポンピング部から発生したゲートハイ電圧レベルにシフトさせ、ゲートハイ電圧を前記ディスチャージング回路に供給する段階と、
前記第１ポンピング部の入力側と出力側間に接続された遅延素子が、前記レベルシフターから出力されるゲートハイ電圧を一定時間の間に維持させる段階と、
を含む、液晶表示装置の駆動方法。
前記遅延素子は、前記第１ポンピング部の入力側と出力側間に接続された一つのキャパシタを含むことを特徴とする、請求項１７に記載の液晶表示装置の駆動方法。