JP2007080965A - 半導体装置の製造方法、これに用いられるライブラリ、記録媒体および半導体製造装置 - Google Patents

Abstract

【課題】 高速かつ高精度のパターン形成を可能にする半導体装置の製造方法を提供する。
【解決手段】 ＯＰＣ処理工程においてレイアウトデータをセル毎に分解してＯＰＣを実施することで１セル１回の処理で完了し、各セルのＯＰＣ適用セルをチップ上に、配置した後にセル境界部のみＯＰＣを実施することでセル境界近傍の寸法精度を確保する。また、セル境界部のＯＰＣはセル境界上のパターンを一律にシュリンクすることで簡易化し高速処理を行うこともできる。
【選択図】図１

Description

本発明は、半導体装置の製造方法、これに用いられるライブラリ、記録媒体および半導体製造装置に係り、特に半導体装置の設計方法において光近接効果の影響を低減するための設計パターンの補正および前記パターンの検証に関するものである。

半導体工程の研究開発あるいは開発試作段階において、コンピュータシミュレーション技術は、そのプロセスや製造物の特性を把握し、製造条件に対する特性の予測や評価を仮想的に実験するための技術として、現在では半導体設計に不可欠の技術として利用されている。

特に半導体製造技術の中で中心となる微細加工技術であるフォトリソグラフィ工程のシミュレーション技術は、理論的にも確立しており、研究開発において必要不可欠の技術となっている。

フォトリソグラフィのシミュレーションの中で露光工程のシミュレーションは特に「光強度シミュレーション」と称され、投影露光装置（ステッパーとも称する）を用いてフォトマスクパターン（以降マスクパターンと呼ぶ）をウェハ上に露光転写した場合の投影光学像の光強度分布を演算によって求めるものである。

光強度シミュレーション技術の基礎となる理論は、すでに確立されており、種々のコンピュータ計算モデルも提案されている。また、コンピュータシミュレーションを行うソフトウェアをシミュレータとも呼ぶ。
このようなシミュレーションによって、実際にリソグラフィを行うことなしにウェハ上の露光分布が推定できるため、リソグラフィ工程の研究開発やデバイス試作において頻繁に光強度シミュレーションが利用されてきている。

特に近年、要求される微細加工技術が光による加工の限界にまで到達し、技術的かつコスト的にも実際に実験を行ってのデバイス開発が困難になってきており、コンピュータを利用するため低コストかつ迅速にシミュレーション結果を得ることができるシミュレーション手法はますます重要となっている。

また、パターン設計工程においても、従来から論理設計や回路設計等において所望の電子特性・回路特性を得るために設計シミュレーションが用いられるようになり、現在は量産工程においてもシミュレーションが不可欠のものとなっている。

ところで、現在、リソグラフィでは、光近接効果補正（ＯＰＣ）技術が注目されている。ＯＰＣは、配線パターンとそれに近接する他の配線パターンまでの距離から配線パターンの光近接効果による配線幅変動量を予測し、その変動量を打ち消すように配線パターンを形成するためのレジストパターン形成用のマスクをあらかじめ補正することによって露光後の配線幅の仕上がり値を一定値に保つための技術である。しかしながら、この技術はマスクパターンの加工が必要である。

しかもこの加工ルールは論理回路のデザインルールとは別のものであり、リソグラフィ工程における露光条件や現像条件などのプロセス条件として設定する必要がある。このことから、マスクパターンを最適化するためにはリソグラフィ工程、少なくとも露光工程を考慮した最適化手段が必要であり、そのために光強度シミュレーションを利用して露光条件に基づくパターンの最適化手段が必要となっている。

しかしながら、実際のＬＳＩのパターンデータは非常に複雑かつ膨大であり、数十万〜数百万もの閉図形で構成されているのが通常であり、将来的には更に増大することは確実とされる。このような膨大なデータ量を持つパターンに対して微細加工精度を最適化するために、マスクパターン全体について光強度シミュレーションを行い、ＯＰＣ処理を行うことは時間及びコストの点から極めて困難であった。

従来、半導体装置の光近接効果補正方法や補正パターンの検証方法はチップ全面で実施することでセル境界部の光近接効果の影響を考慮していた（特許文献１）。
しかしながら、設計パターンの光近接効果補正はプロセス微細化につれてセンシティブになり、隣接するセルの形状に依存した複雑で高精度な補正が必要となってきている。このためＬＳＩのチップ全面に数千万規模のトランジスタを集積した場合、ＯＰＣ処理で莫大なＣＡＤ時間が必要となってきており、ＯＰＣ処理の高速化による設計期間短縮が求められている。

そこで、基本セルライブラリに、外周にダミー配線パターンを形成した基本セルを登録しておくようにした方法が提案されている（特許文献２）。すなわちこの方法では、基本セルごとに外周にダミーパターンをもつようにし、基本セル内で回路に使用しているポリシリコンゲートとこれに近接するダミー配線パターンとの距離をセル内で確定するようにし、光近接効果によるゲート幅の変動の大きさを予測し、マスク上のゲート幅を補正する。

特開２００２−１０７９０８号公報 特開平１０−３２２５３号公報

しかしながら、上記方法では、基本セル単位を固定しなければならない上、補正のための演算量は低減されるものの、ダミー配線パターン分のセル面積の増大は避けることができず、これはセルの微細化、高集積化を阻む大きな問題となっている。
このように、設計パターンの光近接効果補正（以下ＯＰＣ）はプロセス微細化につれてセンシティブになり、隣接するセルの形状に依存した複雑で高精度の補正と、ＯＰＣ処理の高速化による設計期間短縮への要求が高まっている。

本発明は前記実情に鑑みてなされたもので、高速かつ高精度のパターン形成を可能にする半導体装置の製造方法を提供することを目的とする。すなわち、設計パターンのＯＰＣやリソグラフィシミュレーション及び検証を高速かつ精度良く行うことができ、半導体の生産における歩留の向上に寄与するＯＰＣ装置及びＯＰＣ後パターン検証装置を提供することを目的とする。

本発明では、ＯＰＣ処理工程においてレイアウトデータをセル毎に分解してＯＰＣを実施することで１セル１回の処理で完了し、各セルのＯＰＣ適用セルをチップ上に、配置した後にセル境界部のみＯＰＣを実施することでセル境界近傍の寸法精度を確保する。また、セル境界部のＯＰＣはセル境界上のパターンを一律にシュリンクすることで簡易化し高速処理を行うこともできる。さらに特定のセル同士が隣接する境界部はＯＰＣ適用セルをライブラリとして予め準備しておくことで、セル配置後のＯＰＣ処理を省くことができ、高速処理が可能となる。また各セルに対して境界近傍にダミーゲートを形成しておき、各セルのＯＰＣ処理後、このダミーゲートに対してシュリンク処理などの補正処理を行うようにすれば、より高精度でかつ占有面積の低減をはかることができる。
リソグラフィ検証工程においてもセル毎に検証を実施する工程とセル境界部のみを検証する工程とに分離することで同セルの検証を省略し、高速検証を可能とする。

すなわち、本発明の方法では、半導体装置を構成する集積回路のレイアウトデータを複数のブロックに分割する工程と、前記ブロックごとに光近接効果補正（以下ＯＰＣ）を実施するＯＰＣ処理工程と、前記ブロック間の境界部のパターンを補正する境界部補正工程と、前記境界部補正工程後のレイアウトデータに基づいて露光を行い、所望のパターンを形成する工程とを含む。
この方法によれば、ＯＰＣ処理工程においてレイアウトデータをブロック毎に分解してＯＰＣを実施することで同一ブロックは１回の処理で完了するため大幅な処理時間の短縮をはかることができる。また各ＯＰＣ適用ブロックをチップ上に、配置した後にブロック境界部のみＯＰＣを実施すれば、ブロック境界近傍のゲート寸法などの寸法精度を確保することができる。

また、本発明は、上記半導体装置の製造方法において、前記レイアウトデータを、複数のセルに分割する工程と、前記セルごとに光近接効果補正（以下ＯＰＣ）を実施するＯＰＣ処理工程と、前記セル間の境界部のパターンを補正する境界部補正工程とを含む。
この方法によれば、ＯＰＣ処理工程においてレイアウトデータをセル毎に分解してＯＰＣを実施することで同一セルは１回の処理で完了するため大幅な処理時間の短縮をはかることができる。また各ＯＰＣ適用セルをチップ上に、配置した後にセル境界部のみＯＰＣを実施することでセル境界近傍のゲート寸法などの寸法精度を確保することができる。

また、本発明は、上記半導体装置の製造方法において、前記ＯＰＣ処理の実施された各ＯＰＣ適用セルを配置合成し、補正レイアウトデータを生成する工程を含む。
この方法によれば、一旦分割してＯＰＣを適用した後に合成することにより、処理時間の短縮をはかることができる。

また、本発明は、上記半導体装置の製造方法において、前記境界部補正工程が、前記セル境界部のパターンをシュリンク補正する工程である。
境界部にはパターンがないことを想定してＯＰＣ処理を行っているため、結果として境界部のパターンは増大している。そこで単純にシュリンク補正を行うことによってきわめて容易にパターン精度を向上することができる。

また、本発明は、上記半導体装置の製造方法において、前記境界部補正工程が、分割された前記ブロックまたは前記セルの境界部のパターンを、デザインルールに基づいてあらかじめ決定された補正ルールに従って補正する工程である。
この方法によれば、より高精度の補正が可能となる。

また、本発明は、上記半導体装置の製造方法において、前記境界部補正工程が、分割された前記ブロックまたは前記セルの境界部のパターンをモデルに対応してあらかじめ決定された補正ルールに従って補正する工程であるものを含む。
この方法によれば、あらかじめライブラリ化することが容易となり、容易に高精度の補正が可能となる。

また、本発明は、上記半導体装置の製造方法において、前記境界部補正工程は、必要とするパターン精度に応じて、補正ルールを部分的に調整するようにしたものを含む。
この方法によれば、より高精度の補正が可能となる。

また、本発明は、上記半導体装置の製造方法において、前記境界部補正工程は、チップ全体にわたり、補正ルールを一律にしたものを含む。
この方法によれば、より高速に補正が実現可能となる。

また、本発明は、上記半導体装置の製造方法において、前記ＯＰＣ処理工程は、前記集積回路で所定の個数以上使用するセルのみについて、前記ＯＰＣ処理を適用するものを含む。
この方法によれば、より高速の補正が可能となる。

また、本発明は、上記半導体装置の製造方法において、特定のセル同士が隣り合う場合に、前記補正工程で得られた前記特定のセルの境界部の補正を適用したＯＰＣ適用セルをライブラリとして格納する格納工程と、前記ライブラリからＯＰＣ適用セルを取り出して適用する工程とを含むものを含む。
この方法によれば、ライブラリを参照するだけで逐次補正を行う必要がなく、高精度で信頼性の高い補正が短時間で実現可能である。

また、本発明は、上記半導体装置の製造方法において、前記分割された単位ごとにリソグラフィシミュレーション検証（以下リソグラフィ検証）を実施する工程を備えたものを含む。
この方法によれば、容易に検証が可能となる。

また、本発明は、上記半導体装置の製造方法において、前記集積回路のセル境界部のみでリソグラフィ検証を実施する工程を備えたものを含む。
この方法によれば、セル毎の補正を行った場合セル境界部で不良が生じやすいため、セル境界部で検証を行うことにより、不良検出が容易となる。

また、本発明は、上記半導体装置の製造方法において、前記分割された単位ごとにリソグラフィシミュレーション検証（以下リソグラフィ検証）を実施する工程を備えたものを含む。
この方法によれば、より短時間で高精度の検証が可能となる。

また、本発明の記録媒体は、上記半導体装置の製造方法における各工程の手順が記録され、コンピュータにより読み取り可能なように構成される。

また、本発明のライブラリは、上記半導体装置の製造方法におけるＯＰＣ処理の適用されたデータを格納する。ライブラリとしては、各セルのレイアウトデータに対してＯＰＣ処理を適用したものを格納するとともに、隣接セルの組み合わせ分だけ、対応する境界部ＯＰＣ処理データを格納しておくことにより、きわめてＴＡＴの短いレイアウト設計が可能となる。また、リソグラフィの条件に対応した補正データをライブラリ化しておくことにより、より短時間で効率よく高精度のパターン形成が可能なレイアウトデータを得ることができる。

また、本発明は、半導体装置を構成する集積回路のレイアウトデータを入力するデータ入力部と、前記データ入力部で入力されたレイアウトデータを複数のブロックに分割する分割部と、前記ブロックごとに光近接効果補正（ＯＰＣ）を実施するＯＰＣ処理部と、前記ＯＰＣ処理の実施された各ＯＰＣ適用ブロックを配置合成する合成部と、前記補正後のレイアウトデータに基づいて露光を行い、マスクブランクに所望のパターンを形成する露光部とを含み、前記ＯＰＣ処理部が、各ブロックのＯＰＣ処理データと、前記ブロック間の境界部のパターンを補正する境界部補正データとを格納するライブラリとを具備し、前記合成部は、前記ライブラリからデータを読み出して合成し、レイアウトデータを生成するように構成される。

本発明によれば、ブロック毎にＯＰＣ処理を行い、境界部はシュリンク補正をするなど、パターン変動を招きやすい境界部でＯＰＣ処理を行うようにしているため、高速かつ高精度のパターン形成が可能となる。また、設計パターンのＯＰＣ処理やリソグラフィシミュレーション及び検証を高速かつ精度良く行うことができ、半導体生産におけるコスト低減及び歩留の向上を可能とする。

以下、本発明を実施の形態について図面を参照しつつ詳細に説明する。
図１は本発明の一実施の形態の半導体装置の製造方法を示す概念図である。
この方法は、図１に示すように、半導体装置を構成する集積回路のレイアウトデータを複数のセルに分割する工程と、セルごとに光近接効果補正（以下ＯＰＣ）を実施するＯＰＣ工程と、前記補正後のレイアウトデータに基づいて露光を行い、所望のパターンを形成する工程と、前記ＯＰＣ処理工程の実施された各ＯＰＣ適用セルを配置合成する工程と、セル境界部を境界部ＯＰＣ処理によって補正する工程とを含むことを特徴とする。

すなわち、図１に概念図を示すように、レイアウトデータ１００をセルごとに分割しセルレイアウトデータ１０１に分割し、セルレイアウトデータ毎にセルＯＰＣ処理（ステップ１０２）を実行し、ＯＰＣセル２００を得る。次に、このＯＰＣセル２００を合成し、ＯＰＣレイアウト３００を得る。そしてこの後、このＯＰＣレイアウト３００のセル境界部で境界部ＯＰＣ処理（ステップ４００）を行い、この処理後、ＯＰＣ後のレイアウトデータに基づいてマスク製作（ステップ５００）を行う。

このデータフローを実現するための半導体製造装置は、図２に一例を示すようにまず、レイアウトデータを入力するためのレイアウトデータ入力部１と、この得られたレイアウトデータに対してブロック或いはセルに分割し、ＯＰＣ処理を行うべきセルを選択するＯＰＣセル選択部２と、図１で説明した上記セルＯＰＣ処理を行うＯＰＣ処理部３と、このＯＰＣ処理部３で得られた補正後のレイアウトデータに基づいて配置合成を行うと共に、ライブラリ４から必要なデータを抽出し、ＯＰＣ後データ配置処理を行うデータ配置処理部５と、セル境界部のＯＰＣ処理を行う境界部ＯＰＣ処理部６と、境界部ＯＰＣ処理部６で算出されたＥＢ露光のためのデータすなわち、ＥＢデータに基づいて露光処理を実行する露光処理部１０とを具備するものである。

ここでＯＰＣ処理部３では、図１に示した、セルへの分割、セルレイアウトデータ毎のセルＯＰＣ処理（ステップ１０２）を行い、得られたＯＰＣセル２００の合成、このＯＰＣセル２００の合成によって得られたＯＰＣレイアウト３００を配置処理部５で実施し、境界部ＯＰＣ処理部６で境界部ＯＰＣ処理（ステップ４００）を行い、マスク上へのレイアウトデータを作成する。

次に、この方法を図３に示す処理フローに従って説明する。
まず、レイアウトデータ入力部で入力されたレイアウトデータから、ＯＰＣが必要なセルを適当な階層レベルで選択して（ステップ３００１）、選択されたセル個別にＯＰＣ処理を実施する（ステップ３００２）。このように階層レベルで選択してＯＰＣ処理を行うことで、同じセルを繰り返しＯＰＣする手間を省きＣＡＤ処理時間を短縮することができ、ＴＡＴの短縮を行うことができる。図４（ａ）は、ＯＰＣ前ライブラリの単位セルのレイアウトデータを示す図である。このレイアウトデータを、ＯＰＣ処理した後のレイアウトデータを図４（ｂ）に示す。

次に、ＯＰＣ実施前のセルレイアウト配置情報を元にステップ３００１で処理した各ＯＰＣ後セルを配置する（ステップ３００３）。図４（ｃ）はこのＯＰＣ処理後のライブラリ配置を示す図である。ＯＰＣ処理後のセルレイアウトＣ_０ＯＰＣの境界部のパターンＣ_Ｂが存在している。
そして、レイアウト情報全体を検証し、ステップ３００３で配置したＯＰＣ後セルのうち隣接するセルの組み合わせが多いセル境界部はＯＰＣ後データからパターンを除外する（ステップ３００４）。

ステップ３００５ではステップ３００４でパターン除外した領域に予めライブラリとして準備していたセル境界パターンＣ_ＢＯＰＣを配置する（図４（ｄ））。これにより、セル配置後のセル境界部のＯＰＣ領域を削減し、ＣＡＤ時間を短縮することができる。図４（ｅ）は拡大図である。

前記セル境界パターンライブラリは隣接配置したＯＰＣ実施前のセルレイアウトにＯＰＣを実施後、セル境界部のみ切り取ったパターンであり、このように、セル配置後に前記セル境界部のみ入れ替えることでチップ構成のＯＰＣと同程度の補正精度を実現できる。

最後にステップ３００６ではステップ３００５で入れ替えなかった残りの境界部に対しＯＰＣを実施する。

このように、隣接するセルの組み合わせ頻度が多いセル境界部に対してはあらかじめライブラリに格納されているＯＰＣ処理のなされたセル境界パターンＣ_ＢＯＰＣを用いることで、チップ規模ＯＰＣと同程度の補正精度をセル規模ＯＰＣ時間で高速処理することができる。

このようにして形成されたレイアウトデータに基づいて、レジストの形成されたマスクブランクに対してＥＢ露光処理を行い、現像によりレジストパターンを形成する。そしてこのレジストパターンをマスクとして、マスクブランクのクロム薄膜をエッチング処理しクロムパターンを形成する。このクロムパターンの形成されたマスクがフォトマスクとして用いられる。このフォトマスクがたとえば配線パターン形成用のフォトマスクである場合には、金属薄膜の形成されたシリコンウェハにレジストを塗布し、このシリコンウェハに前記フォトマスクを介して露光処理を行う。

そして露光処理によって形成された潜像を現像処理し、レジストパターンを形成する。そしてさらにこのレジストパターンをマスクとして多結晶シリコン薄膜をエッチング処理し所望のゲートパターンを形成する。

この方法によれば、ＯＰＣ処理ステップにおいて、セル毎に分解してＯＰＣを実施することで同一セルの処理を省略することができ、チップレイアウトに要する処理時間を大幅に短縮することができる。

また、ＯＰＣ処理後のレイアウトを配置した後にセル内部の補正結果を固定した上で、光学的な影響のあるセル周辺のみ再度補正することでトランジスタの寸法精度を向上することができる。

なお前記実施の形態では、ステップ３００６において、セル境界部に対して個別にＯＰＣを実施したが、場所によっては、回路ショートのみを考慮した簡易処理を行うようにしてもよく、これにより、さらなる高速処理が可能となる。

また、前記実施の形態では、ゲートパターン形成用のフォトマスク形成のためのマスクパターンの形成について説明したが、これに限定されることなく適宜変更可能である。
さらにまた、この補正において、補正を完了する必要はなく、エッチングプロセスにおいてプロセス条件を調整することにより、種々の調整をプロセス中で実行するように補正することも可能である。

（実施の形態２）
次に、本発明の実施の形態２について説明する。
前記実施の形態１では、隣接するセル配置の組み合わせで頻度の高い境界部を選択し、頻度の高い境界部のパターンを取り除いて、ライブラリからこの境界部のパターンを取り出し配置することにより、補正精度の向上を図るようにしたが、本実施の形態では、配置後、隣接するセル境界部のパターンのみシュリンクし、簡略化した補正を実現するものである。

図５にこの方法を説明するための処理フローを示す。
まず、実施の形態１と同様に、レイアウトデータ入力部で入力されたレイアウトデータから、ＯＰＣが必要なセルを適当な階層レベルで選択して（ステップ５００１）、選択されたセル個別にＯＰＣ処理を実施する（ステップ５００２）。

次に、ＯＰＣ実施前のセルレイアウト配置情報を元にステップ５００２で処理した各ＯＰＣ後セルを配置する（ステップ５００３）。

そして、隣接するセル境界部のパターンをあらかじめ決めておいたルールに従って、所定幅だけシュリンクする。（ステップ５００４）。

この方法は、簡易かつ、ほぼ同程度の精度でＯＰＣを実施することのできる方法である。
セル個別にＯＰＣを実施した場合、セル周辺にパターンが存在しないためセル境界部は隣接セルが存在する場合に比べてＯＰＣ後寸法が太くなる傾向となる。
そこでステップ５００４ではステップ５００３でＯＰＣ処理後のセルをチップ配置した後にセル境界部が太くなったパターンを簡易的に寸法シュリンクすることで、精度を確保しながら処理を簡易化し高速処理することができる。

このように、セル境界のＯＰＣ後パターンはセル単体で補正すると最適解より太くなるため、配置後単純にシュリンクすることで、短ＴＡＴで最適解に近い補正形状を計算することが可能となる。
また、使用頻度の高いセルに限定して上記補正を適用し、処理時間を抑えた上で補正精度を考慮した補正を実施するようにしてもよい。

（実施の形態３）
次に、本発明の実施の形態３について説明する。

そしてこの半導体製造装置は図６に示すように、前記実施の形態１で説明した図２の装置に加え、さらに、検証機能を備えており、この検証機能部は、レイアウトデータ入力部１に入力されたレイアウトデータから、検証すべきセル（ブロック）を選択する検証選択部７と、この検証選択部７で選択されたセルに対しリソグラフィ検証を行うリソグラフィ検証処理部８と、セル境界部に対し、リソグラフィ検証を行う境界部リソグラフィ検証処理部９とを具備している。

このリソグラフィ検証処理部８では、検証選択部７で選択されたセルに対しＯＰＣ処理部３の出力データを用いてシミュレーションを行い、シミュレーション結果とこれに対応するレイアウトデータとを比較し差分が所定の値以下であるか否かを検証する。また境界部リソグラフィ検証部９は、検証選択部７で選択されたセルに対し境界部ＯＰＣ処理部６の出力データを用いてシミュレーションを行いシミュレーション結果と、これに対応するレイアウトデータとを比較し差分が所定の値以下であるか否かを検証する。この境界部リソグラフィ検証処理部９は、上記差分が所定の値以下であった場合は、境界部ＯＰＣ処理部６から出力されるＥＢデータを露光処理部１０に出力する。一方、ＯＰＣ検証処理部９で算出される差分が所定の値を超えているとき、再度ＯＰＣ選択部２に戻り、ＯＰＣ処理を行うセルの選択を詳細条件に基づいて実行する。また、リソグラフィ検証処理部８で算出される差分が所定の値を超えているときも、再度ＯＰＣ選択部２に戻り、ＯＰＣ処理を行うセルの選択を詳細条件に基づいて実行する。各処理部については前記実施の形態１と同様であるため、ここでは説明を省略する。

図７は図６の半導体製造装置を用いた半導体装置のリソグラフィ検証のフローである。
まず検証選択部７では、レイアウトデータからリソグラフィ検証が必要なセルを検出し階層レベルで選択する（ステップ７００１）。そして、この選択されたセルに対し、前記実施の形態１においてＯＰＣ処理部３で得られた該当するセルのＯＰＣ処理後のデータを用いて、検証処理部８ではシミュレーションを行う（ステップ７００２）。そしてこのシミュレーション結果とデータ入力部で得られたレイアウトデータを比較し、差分があらかじめ決定された所定の値以下であるか否かを判断する（ステップ７００３）。

この判断ステップ７００３の判断結果において差分があらかじめ決定された所定の値以下であると判断された場合は、さらに境界部検証処理部９において境界部の検証処理を行う。

この境界部検証処理部９では隣接するセル境界部のパターンに対してのみシミュレーションを行う（ステップ７００４）。ここでも、前記実施の形態１において境界部ＯＰＣ処理部６で得られた該当する境界部のＯＰＣ処理後のデータを用いて、境界部リソグラフィ検証処理部９ではシミュレーションを行う。そしてこのシミュレーション結果とデータ入力部で得られたレイアウトデータを比較し、差分があらかじめ決定された所定の値以下であるか否かを判断する（ステップ７００５）。

この判断ステップ７００５の判断結果において差分があらかじめ決定された所定の値以下であると判断された場合は、境界部ＯＰＣ処理部６から出力されるＥＢデータを露光処理部１０に出力し、露光を実行する（ステップ７００６）。

一方この判断ステップ７００５の判断結果において差分があらかじめ決定された所定の値を越えていると判断された場合は、実施の形態１のステップ７００１に戻り、再度セルの選択を行い、ＯＰＣ処理を再度、実行する。

このように、検証処理部８ではセルごとに検証を行い、境界部リソグラフィ検証処理部では、隣接するセル境界部のパターンに対してのみ検証を行う。

このように、リソグラフィ検証が必要なセルを適当な階層レベルで選択して、セル個別に検証処理を実施することで、同じセルを繰り返し検証処理する手間を省きＣＡＤ処理時間を短縮することができる。

この方法によれば、境界部のシミュレーションステップ７００４ではシミュレーションステップ７００２で検証できなかったセル境界部を詳細に検証することでＯＰＣ実施後レイアウトセルを配置したチップのリソグラフィ検証を高精度に実施することができる。

このように、各セル毎にＯＰＣ検証を実施することで検証時間を高速化することができる。また、検証後にセル境界のみ再度ＯＰＣを実施することでセル境界の検証精度を向上する。

（実施の形態４）
上記半導体装置の製造方法に用いられる、ライブラリについて説明する。このライブラリは、図４（ｄ）に一例を示したようにあらかじめ、フォトマスクの形成条件に対応して補正および検証処理を行うことにより形成し、記録媒体としてのデータベースに格納される。ライブラリとしては、各セルのレイアウトデータに対してＯＰＣ処理を適用したものを格納するとともに、隣接セルの組み合わせ分だけ、対応する境界部ＯＰＣ処理データを格納しておくことにより、きわめてＴＡＴの短いレイアウト設計が可能となる。

また、フォトマスクの形成条件に対応したＯＰＣ処理データに加え、このフォトマスクを用いてレジストパターンを形成する際のリソグラフィの条件、エッチング工程におけるエッチャントや温度条件などのエッチング条件、ドーピング工程におけるドーピング条件、アニール条件など、条件に対応した補正データをライブラリ化しておき、これらを組み合わせることにより、より短時間で効率よく高精度のパターン形成が可能なレイアウトデータを得ることができる。

本発明の半導体装置の製造方法、これに用いられるライブラリ、記録媒体および半導体製造装置は、生産性の向上をはかりつつも、パターンの高精度加工を実現することができることから、ＬＳＩにおけるパターン形成のみならず、液晶テレビやプラズマディスプレイパネル（ＰＤＰ）における回路パターンの形成、またマイクロマシン等の微細加工用途にも有効である。

本発明の実施の形態１の半導体装置の製造方法の概念を説明するための図 本発明の実施の形態１の半導体製造装置を示す図 本発明の実施の形態１の半導体装置の製造方法を示す処理フローを示す図 本発明の実施の形態１の半導体装置の製造方法を示す説明図 本発明の実施の形態２の半導体装置の製造方法を示す処理フローを示す図 本発明の実施の形態３の半導体装置製造装置を示す図 本発明の実施の形態３の半導体装置の製造方法を示す処理フローを示す図

符号の説明

１ レイアウトデータ入力部
２ ＯＰＣセル選択部
３ ＯＰＣ処理部
４ ライブラリ
５ データ配置処理部
６ 境界部ＯＰＣ処理部
７ 検証選択部
８ リソグラフィ検証処理部
９ 境界部リソグラフィ検証処理部
１０ 露光処理部

Claims (16)

1. 半導体装置を構成する集積回路のレイアウトデータを複数のブロックに分割する工程と、
   前記ブロックごとに光近接効果補正（以下ＯＰＣ）を実施するＯＰＣ処理工程と、
   前記ブロック間の境界部のパターンを補正する境界部補正工程と、
   前記境界部補正工程後のレイアウトデータに基づいて露光を行い、所望のパターンを形成する工程とを含む半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、
   前記レイアウトデータを、複数のセルに分割する工程と、
   前記セルごとに光近接効果補正（以下ＯＰＣ）を実施するＯＰＣ処理工程と、
   前記セル間の境界部のパターンを補正する境界部補正工程とを含む半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法であって、
   前記ＯＰＣ処理の実施された各ＯＰＣ適用セルを配置合成し、補正レイアウトデータを生成する工程を含む半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法であって、
   前記境界部補正工程は、前記セル境界部のパターンをシュリンク補正する工程である半導体装置の製造方法。
5. 請求項１乃至３のいずれかに記載の半導体装置の製造方法であって、
   前記境界部補正工程は、分割された前記ブロックまたは前記セルの境界部のパターンを、デザインルールに基づいてあらかじめ決定された補正ルールに従って補正する工程である半導体装置の製造方法。
6. 請求項３に記載の半導体装置の製造方法であって、
   前記境界部補正工程は、分割された前記ブロックまたは前記セルの境界部のパターンをモデルに対応してあらかじめ決定された補正ルールに従って補正する工程である半導体装置の製造方法。
7. 請求項５または６に記載の半導体装置の製造方法であって、
   前記境界部補正工程は、必要とするパターン精度に応じて、補正ルールを部分的に調整するようにした半導体装置の製造方法。
8. 請求項５または６に記載の半導体装置の製造方法であって、
   前記境界部補正工程は、チップ全体にわたり、補正ルールを一律にした半導体装置の製造方法。
9. 請求項３乃至６のいずれかに記載の半導体装置の製造方法であって、
   前記ＯＰＣ処理工程は、前記集積回路で所定の個数以上使用するセルのみについて、前記ＯＰＣ処理を適用する半導体装置の製造方法。
10. 請求項３に記載の半導体装置の製造方法であって、
    特定のセル同士が隣り合う場合に、前記ＯＰＣ処理工程で得られた前記特定のセルの境界部の補正を適用したＯＰＣ適用セルをライブラリとして格納する格納工程と、
    前記ライブラリからＯＰＣ適用セルを取り出して適用する工程とを含む半導体装置の製造方法。
11. 請求項１または２に記載の半導体装置の製造方法であって、
    前記分割された単位ごとにリソグラフィシミュレーション検証（以下リソグラフィ検証）を実施する工程を備えた半導体装置の製造方法。
12. 請求項２に記載の半導体装置の製造方法であって、
    前記集積回路のセル境界部のみでリソグラフィ検証を実施する工程を備えた半導体装置の製造方法。
13. 請求項１または２に記載の半導体装置の製造方法であって、
    前記分割された単位ごとにリソグラフィシミュレーション検証（以下リソグラフィ検証）を実施する工程を備えた半導体装置の製造方法。
14. 請求項１乃至１３のいずれかに記載の半導体装置の製造方法における各工程の手順が記録され、コンピュータにより読み取り可能な記録媒体。
15. 請求項１乃至１３のいずれかに記載の半導体装置の製造方法におけるＯＰＣ処理の適用されたデータを格納したライブラリ。
16. 半導体装置を構成する集積回路のレイアウトデータを入力するデータ入力部と、
    前記データ入力部で入力されたレイアウトデータを複数のブロックに分割する分割部と、
    前記ブロックごとに光近接効果補正（以下ＯＰＣ）を実施するＯＰＣ処理部と、
    前記ＯＰＣ処理の実施された各ＯＰＣ適用ブロックを配置合成する合成部と、
    前記補正後のレイアウトデータに基づいて露光を行い、マスクブランクに所望のパターンを形成する露光部とを含み、
    前記ＯＰＣ処理部が、各ブロックのＯＰＣ処理データと、前記ブロック間の境界部のパターンを補正する境界部補正データとを格納するライブラリとを具備し、
    前記合成部は、前記ライブラリからデータを読み出して合成し、レイアウトデータを生成するように構成された半導体製造装置。
    

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