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JP2006521681A - 低エネルギープラズマを用いた化学気相蒸着法による半導体層の形成及び半導体ヘテロ構造デバイス - Google Patents

低エネルギープラズマを用いた化学気相蒸着法による半導体層の形成及び半導体ヘテロ構造デバイス Download PDF

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JP2006521681A JP2004569851A JP2004569851A JP2006521681A JP 2006521681 A JP2006521681 A JP 2006521681A JP 2004569851 A JP2004569851 A JP 2004569851A JP 2004569851 A JP2004569851 A JP 2004569851A JP 2006521681 A JP2006521681 A JP 2006521681A
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Abstract

厚さ100nm〜800nmを有し高度に緩和したエピタキシャル半導体層（52）をチャンバ内で形成する方法である。本発明の方法は、基板キャリア上の成長チャンバ内に基板（51）を配置し、基板（51）の基板温度（Ts）を350〜500℃の範囲で一定に維持し、基板（51）をプラズマに曝すように成長チャンバ内に高密度・低エネルギーのプラズマを発生させ、ガス導入口からシランガス（SiH4）とゲルマンガス（GeH4）をチャンバ内に導入し、その際、上記半導体層（52）を成長速度1〜10nm/sで蒸着により形成可能にシランガスとゲルマンガスの流速を調整し、かつ上記半導体層（52）のゲルマニウム濃度xを、0＜x＜50％とする。

Description

本発明は、薄い半導体層、特にシリコン−ゲルマニウム層をプラズマを用いた化学気相蒸着法により形成する方法と、プラズマを用いた化学気相蒸着法により作製された半導体ヘテロ構造デバイスに関する。
例えばトランジスタ等の半導体デバイスの改良を目的として、新たな材料及び組成物が産業界において採用されている。これにより、集積回路（IC）の処理速度及び特性を向上させることが可能となる。代表的な例として、シリコン（Si）基板上のシリコン−ゲルマニウム（SiGe）バッファ層の上に薄い歪んだシリコン膜を配置することが挙げられる。
バッファとして緩和した組成傾斜（graded）SiGe層を用いる従来の方法について説明する。組成傾斜SiGeバッファ層の概念は、1991年にフィツジェラルドらにより発明されたものである。彼らの研究成果は、F.A.Fitzerald, Y.-H.Xie, M.L.Green, D.Brasen, A.R.Kortan, J.Michel, Y.-J Mii, B.E.Weir, Appl.Phys.Lett.,Vol.58,p.811,1991、に記載されている。そのバッファ層は、歪みを受けたSi又はSi1-xGex（0＜x≦1）に基づく金属−酸化物半導体電界効果トランジスタ（MOSFETs）や変調ドープ電界効果トランジスタ（MODFETs）を用いた高速エレクトロニクスの領域において、仮想基板（virtual substrates）（VS）として用いられている。VSの上の活性層（例えばSi）は歪んでいるが、これはVSがSiとGeの中間の格子定数を有しているからである。
組成傾斜バッファを用いる方法においては、Si1-xGex合金中のGe濃度xは、ゼロから所定の最終的な値xfへと直線的又は段階的に高くなる。この場合、均一組成のSiGe膜と比較し、転位は大体積に分散される。ここで、転位は通常、界面に存在する。その結果、貫通転位（TD）（threading dislocation）のアームが移動し易くなり、長い不整合部分が形成され（典型的には全ウエハを横切り）、デバイスの活性層を貫通するTDの密度及び特性の低下が抑制される。
従来、歪んだシリコンチャンネル層における、低温における最高の電子及びホールの移動度は、以下の２つの論文、K.Ismail, M.Arafa, K.L.Saenger, J.O.Chu, B.S.Meyerson, Appl.Phys.Lett,Vol.66,P.1077,1995と、P.Weitz, R.J.Haug, K.Von Klitzing, F.Schaffler, Surf.Sci.361/362,p.542,1996、に報告されており、歪んだゲルマニウムチャンネル層については、H.von Kanel, M.Kummer, G.Isella, E.Muller, T.Hackbarth, Appl.Phys.Lett.,Vol.80,p.2922,2002、に報告されている。これは、フィツジェラルドの概念に基づくVSを用いて達成されている。
しかしながら、従来のVSは典型的には数ミクロンの厚さであり、これはTD密度を低くするために、傾斜速度を低く維持する必要があるからである（典型的には約10％／μm）。そのため、従来の成長技術を用いると、VSを作製するのに非常に時間がかかる。
しかし、速い蒸着プロセスとしては、低エネルギープラズマを用いた化学気相蒸着法（LEPECVD）が存在し、それを用いると、時間と材料の消費を最小限に抑えることができる。”エピタキシーに対する十分な品質”を有するシリコンとシリコン・ゲルマニウム膜のみに適用する、基本的なプロセスが、米国特許第6,454,855号と、WO98/58099として公開されたPCT出願に記載及びクレームされている。
LEPECVDのp-MODFETsへの適用例として、欧州特許出願が2001年の11月22日に出願されている。出願番号は、01127834.8である。次に、PCT特許出願が2002年の9月5日に出願され、その国際出願番号はPCT/EP02/09922である。これらの出願、01127834.8とPCT/EP02/09922においては、LEPECVDは傾斜した緩和SiGe層を厚く成長させるために用いられている。層の熱伝導率がかなり低いということは、厚い組成傾斜SiGeバッファ層には不利な点である。そのような厚いSiGeバッファ層を備えた基板を用いると、特に高度集積回路の場合には、熱の放散が問題となる。厚いSiGeバッファ層を備えた基板を用いると、シリコン回路の集積化は困難となる。なぜなら、バッファ層と、バッファ層がエッチングにより除去された領域との間に大きな高低差（大きな段差）が存在するからである。
組成傾斜し緩和した厚いバッファ層は、例えばLEPECVDにより効率的に成長させることができる。厚いVSの概念には、以下のような大きな欠点がある。すなわち、小さな熱伝導率、これは上述のようにSiGeデバイスに熱の放散の問題をもたらし、クロスハッチ（cross-hatch）による大きな表面粗さは化学的機械的研磨を必要とし、上述のようにSiGe層の大きな厚さによる大きな段差が集積化を困難にするという問題がある。
以下に、VSとして用いる薄い緩和バッファ層について説明する。過去数年の間、厚い従来の組成傾斜バッファの欠点を克服し、厚さを実質的に100〜500nmに低減したバッファ層を得ることを目的として、多くの検討が行われてきた。これらの検討のほとんどは、固体源を用いる分子ビームエピタキシー法（MBE）を用いて行われたが、MBEは大規模製造には適さない方法である。注目すべき一つの例外は、K.K.Linderらの研究であり、ガス源を用いる分子ビームエピタキシー法と超高真空の化学気相蒸着法を用いている。詳細は、K.K.Linder et al., Appl.Phys.Lett., Vol.70, p.3224, 1997、を参照されたい。しかしながら、これらの方法は非常に遅く、要求される低い基板温度では、一層／分又はそれ以下である。
MBEの最も問題となる欠点は、蒸発ルツボの容量が制限されていることである。これは、最大厚さ500nmのSiGeバッファ層を成長させる場合に特に問題となる。そのため、MBEは、SiGe層を含むデバイスを工業規模で製造するには不向きな方法である。
一般に、CVDプロセスは、500nmよりも薄いVSを成長させる場合であっても、低い基板温度における蒸着には適していないと考えられている。「薄膜蒸着のプロセス及び技術のハンドブック」（Klaus.K.Schuegraf著、Noyes Publication, New Jersey, USA, 1988, ISBN:0-8155-1153-1, p.26-79）には、M.L.HammondによるCVDを用いたシリコンエピタキシーについての総説論文がある。この論文によれば、基板温度が低下すると成長速度は指数関数的に減少する。多くの刊行物に記載された図から推定すると、約400℃のCVDプロセスを用いた場合、シリコンの成長速度は0.01nm/分〜0.0001nm/分である。約400℃のCVDプロセスを用いた場合、SiGe合金層の成長速度は、おそらく、1nm/分（0.0166nm/秒）以下であろう。
検討された一つのアイデアは、SiGeを成長させる前に低温のシリコンバッファを蒸着する方法である。この、いわゆる低温シリコン（LT-Si）バッファのアイデアは、H.Chenらにより紹介されたものである（J.Appl.Phys., Vol.79, p.1167, 1995）。Chenは２段階成長法を提案した。その方法は、以下の前提、すなわち、低い基板温度（典型的には400℃程度）でエピタキシャル成長したシリコンは、高濃度の点欠陥を含む、に基づくものである。これらの点欠陥は、続いて行う高基板温度のSiGe成長の間に界面に拡散し、転位ループの核化を促進する。したがって、SiGe膜の緩和には、表面における転位半ループの形成は不要となる。半ループは常に２つのTDと結合しているので、半ループの密度を減らすことは、TDの密度を減らすことになる。
この２段階成長法の欠点は、Ge濃度xを30％以上にできないことである。しかし、層を１段階以上で成長させることができれば（C.S.Peng at ak., Appl.Phys.Lett., Vol.72, p.3160, 1998を参照）、高いxについても適用可能である。しかし、そのような方法は明らかに時間の無駄である。
別の２段階成長法は、超低温でのSiGeのエピタキシャル成長で開始する。E.Kasperらにより、Thin Solid Films, Vol.336, p.319, 1998で提案されたこのアイデアによれば、第１段階では、MBEにより約200℃の低温でSiGe膜を成長させる。第２段階では、高温でその最終的な厚さまで成長させてVSを完成させる（M.Bauer et al., Thin Solid Films, Vol. 369, p.152, 2000を参照）。このアイデアは、膜中の点欠陥が、転位の上昇により、対向するバーガース・ベクトルを有する転位同士を消滅させるのを助けるというものである。さらに、LT-Siの場合のように、点欠陥の凝縮（condensation）は、SiGe層内部に転位ループを生成させ、表面サイトからの転位の核化を抑制する。E.Kasperらにより提案されたこのアイデアの欠点は、MBEを必要とする点である。
別の方法は、水素イオン注入、又は水素クリーニングとアニーリングの後にSiGe成長を行う方法である。この方法は、S.MantlらによりNucl.Instr. and Meth.in Phys.Res., Vol. B147, p.29, 1999に、そしてB.HollanderらによりNucl.Instr. and Meth.in Phys.Res., Vol. B148, p.200, 2000、に記載されており、SiGエピ層の下の深さに水素を注入する。続くアニール工程では、転位ループの核化を促進すると思われるミクロな空洞が生成する。後者は界面に広がり、歪みの緩和を可能とする不整合部分として働く。
別の方法は、J.Kuchenbeckerらにより、Thin Solid Films, Vol.389, p.146, 2001で提案されている。この論文では、MBEによるSiGeのエピタキシャル成長に先立って、シリコンウエハを低エネルギー水素プラズマに曝し、次いで短時間アニールする。水素注入と同様に、この方法は界面の下に空洞を生成させるので、アニール時にSiGe膜の緩和を促進する。
これらの方法の欠点として考えられるのは、一段階成長では、VS中のGe濃度が約20％に制限されるという点である。
別の方法、これは上述の一つの方法と実質的に同じ方法であるが、ヘリウムイオン注入とアニールをした後でSiGe成長を行う方法である。前の方法とは、注入種が水素でなくヘリウムである点が相違する。しかし、Ge濃度を30％まで高めることができることが示されている（B.Hollander et al., Nucl.Instr. and Meth.in Phys.Res.B175-177, p.357, 2001を参照）。厚さ95nmのSi0.69Ge0.31 のVSについてトランジスタのデータとして、従来の組成傾斜VS（H.-J.Herzog at al., IEEE Electron Device Letters, Vol.23, p.485, 2002を参照）と同様のデータが得られている。
上記のすべての文献で用いられているMBEではなく、気相プロセスによりSiGe層を成長させることができれば、水素とヘリウムの注入及びアニールによるVS成長は工業規模の製造に用いることができる。
上述のように、VSの厚さを500nm以下にするため、いくつかの方法が提案、そして実行されている。科学的な観点から言えば一部は成功と言えるが、これらすべての方法は、大規模製造に適さないプロセスに大部分を依存している。
成長速度が遅いのが公知のCVD法の欠点である。半導体層（例えば、SiGeのVS）には、100nm以下の所定の最小厚みが要求されるので、従来の方法ではこの層を作製するのに長時間を要する。しかしながら、これは工業的な大量生産には大きな問題である。
本発明の目的は、大規模製造に適した方法を用い、薄くかつ高度に緩和した半導体層を作製する方法を提供することである。
また、本発明の別の目的は、高度に緩和したSiGe層を作製する方法を提供することである。
また、本発明の別の目的は、それらの方法により作製されたヘテロ構造デバイスを提供することである。
本発明は、低エネルギープラズマを用いる化学気相蒸着法（LEPECVD）を用いる。
本発明は、薄く（100nm〜800nm）、高度に緩和した半導体層の作製方法を提案する。それは、以下の工程からなる。すなわち、
基板キャリア上の成長チャンバ内に基板（例えば、シリコンウエハ）を配置する工程と、
基板の基板温度（Ts）を350〜500℃の範囲で一定温度に維持する工程と、
基板をプラズマに曝すように、高密度かつ低エネルギーのプラズマを成長チャンバ内に発生させる工程と、
シランガス（SiH4）とゲルマンガス（GeH4）をガス導入口から成長チャンバ内に導入する工程とからなり、この導入する工程において、上記半導体層を低エネルギープラズマを用いた化学気相蒸着法により成長速度1〜10nm/sで形成すべくシランガスとゲルマンガスの流速を調整し、かつ上記半導体層のゲルマニウム濃度xを、0＜x＜50％とする方法である。
種々の好適な方法が、従属クレーム２から１７にクレームされている。
本発明では、ヘテロ構造の半導体デバイスが提案されている。そのデバイスは、基板と、Geが一定濃度xであるSi1-xGex層と、そのSi1-xGex層の上に配置された活性層を有している。そのSi1-xGex層の厚さは100nm〜800nmであり、緩和度は少なくとも75％である。
種々の好適なデバイスが、従属クレーム１９から２２にクレームされている。
上述のプロセス及びアプローチに対し、本発明は、半導体製造に適した気相プロセスに関する。他の公知の気相プロセス、常圧化学気相蒸着法（APCVD）、減圧CVD（RPCVD）、低圧CVD（LPCVD）、超高真空CVD（UHV-CVD）のいずれの方法も、極めて低い蒸着速度（１層／分あるいはそれ以下）により、問題となっている低い基板温度には適用することができない。
n-MODFET又はMOSFET製造に適したVSを作製するには、本発明では、成長工程に加え後続の一つのアニール工程の間においてだけ、一つの単一基板温度が必要である。このアニール工程は任意である。
以下に説明及びクレームする混合MBE/LEPECVD技術では、このアニール工程は、MBEにより活性層を成長させる前に行う基板作製の一部である。
p-MODFET又はMOSFET製造に適した薄膜VSの作製には、成長時には多くても２つの基板温度で十分である。
本発明の別の利点は、プロセスのスピードが速いことである。薄膜VSの蒸着は、すべての関連するGeの濃度及び厚さに対して、5分以下である。上述のすべての従来の気相プロセスは遅く、少なくとも103のオーダーである。これは、実際の蒸着時間のみを計算したものである。基板温度の変動に消費される時間を考慮すると、その競合するプロセスの速度はさらに遅くなる。
ここで、説明する方法は、薄膜SiGeのVSの一段階作製が、Ge濃度50％まで可能であることを特徴とするものである。
本発明の別の利点は、公知の方法の障害及び欠点を克服あるいは回避さえできる。成長速度が顕著に増加したので、その効率的な方法を半導体デバイスの工業的製造に用いることができる。詳細に説明することにより、さらなる利点を明らかにする。
本発明、その目的及び利点についてもより完全に説明するため、添付図面を参照して説明する。
本発明は、低エネルギープラズマを用いる化学気相蒸着法（LEPECVD）を用いるものである。典型的なLEPECVDシステム20を図１に示す。LEPECVDは、プラズマチャンバ22内のホットフィラメント21と、成長チャンバ23の壁及び／又は補助アノード24との間の低電圧直流アーク放電を利用するものである。その上に薄膜で高度に緩和したSiGe半導体層を一段階プロセスで形成するシリコン基板25は、高強度で低エネルギーのプラズマに直接曝される。基板のポテンシャルは、基板25が高エネルギーイオンにより損傷を受けることのないように、例えば約-12Vである。この値を維持するために、バイアスコントロールユニット31を用いて適当なバイアスを基板25に加える。蒸着の間、バイアスを加えない浮動基板25を用いることもでき、この場合、蒸着の間、基板のポテンシャルは外部から制御することができない。
LEPECVDは、プラズマポテンシャルが0Vに近いという特徴を有する。必要な反応性ガス、例えば、シラン（SiH4）やゲルマン（GeH4）はポート26及びガス導入口30を通って直接成長チャンバ23に導入されるのに対し、アルゴン（Ar）放電ガスは、成長チャンバ23に取り付けられ、その成長チャンバと小さなオリフィス28により分離されたプラズマチャンバ22に、ポート27から供給される。高強度のプラズマは、前駆体ガス（例えば、シランやゲルマン）を効率的に分解し、SiGe膜の異常なほど高い成長速度を与える。成長チャンバ23の周囲に巻回されたコイルにより磁場を発生させてプラズマを閉じ込めることにより、さらに成長速度を増加させることができる。適当な電圧を加えてフィラメント21に交流を流す。この電流（本実施形態では約130A）はフィラメント21を所望の温度に加熱する。さらに、フィラメント21とアースとの間のDC電圧源32（約25V）は、アーク放電を発生するのに用いられる。本システム20では、基板25における又はその近傍におけるアーク電流密度が少なくとも0.2A/cm2である。アーク電流密度を0.3A/cm2より大きくすることが好ましい。
LEPECVDシステムのさらなる詳細については、例えば、上述のPCT特許出願WO 98/58099に説明されている。このPCT特許出願は、出典を示すことにより本明細書の一部となる。
非常に高いプラズマ密度を達成できるというのが、LEPECVDシステムの一つの利点である。本発明によれば、その高密度プラズマを、薄膜の半導体層（実質的な基板）を成長させるのに用いることができる。高密度プラズマ中では反応ガスの分解が非常に効率的に行われ、成長速度を増加させることができる。基板温度Tsが350℃〜500℃の間で最大10nm/sの非常に高い成長速度が可能である。従来の化学気相蒸着（CVD）システムと比較して、LEPECVDシステムの成長速度は、所定の温度範囲では基板温度に完全に無関係である。
さらに、本発明によれば、LEPECVDシステムにおけるSiGeの成長速度は、全体流量が一定の条件では、成長チャンバ内のガス反応物の濃度には完全に無関係であるが、従来のCVDシステムでは、成長速度とガス濃度の間には強い依存関係がある。したがって、本発明には、大きな膜厚と組成の制御がとても容易である、という利点がある。
効率的なプロセス工程を実行するため、LEPECVDを用いることにより、1〜10nm/sの非常に高い成長速度で、薄膜の実質的な基板を有する合成デバイスを成長させることができる。MBEシステムにおける典型的な成長速度は0.1〜0.3nm/sである。UHV-CVDシステムにおける成長速度は、同様の基板温度では、少なくともさらに一桁低い。
本発明は、LEPECVDに基づく新しい一段階気相プロセスを提案するものであり、以下の特徴を有する。
すなわち、
350℃〜500℃の低い基板温度Tsで、
基板TsはすべてのVSを蒸着させるまで一定に維持され、
SiGeの蒸着速度は1nm/s〜10nm/s、好ましくは2nm/sのオーダーであり、
SiGe層の厚さは100nm〜800nmである。
さらに、仮想基板を形成する間、プラズマ密度を高レベルに維持する。
薄膜の半導体層（VS）の形成に続き、必要に応じてアニール工程を行う。アニールは、本発明では、例えば適度な温度（典型的には600℃〜870℃）で活性層の積層成長を行う前に行う。急加熱アニール（RTA）は、本発明に用いるのに特に適している。
本発明では、薄膜の仮想基板を形成する間は、基板温度Tsは変えない。すなわち、本発明では、半導体層を形成する間は基板温度Tsを一定に維持し、基板温度の最大変動を±5％に抑える。
本発明の、厚さ100nm〜800nmの薄膜の半導体層を形成する方法は、以下の工程からなる。
基板（例えばシリコンウエハ）を基板キャリア上の成長チャンバ23の中に配置する。
基板の基板温度Tsを増加させ、薄膜の半導体層を形成する間、350℃〜500℃の間の一定の基板温度に維持する。基板温度は、380℃〜420℃に維持するのが好ましい。
高密度で低エネルギーのプラズマを、ウエハがプラズマに曝されるように成長チャンバ23内に発生させる。
シランガス（SiH4）とゲルマンガス（GeH4）をガス導入口26,30から成長チャンバ23内に供給する。シランガスとゲルマンガスの流速は、上記薄膜の半導体層を一段階の気相蒸着プロセスで成長速度1〜10nm/sで形成可能に調整する。成長速度は、1.5nm/s〜4nm/sが好ましい。薄膜の半導体層のゲルマニウム濃度は0＜x＜50％である。
公知の気相プロセスの実験データを外挿して得られた予想とは異なり、本発明では、350℃〜500℃の低い基板温度、好ましくは380℃〜420℃の範囲で非常に良く一致した。これら低温での成長速度が高いのみならず、膜質も予想よりもはるかに優れていた。ここで、説明及びクレームしているプロセスパラメータ及び一段階プロセスが、薄膜の高品質の非組成傾斜SiGe層を、高い緩和度Rを維持した状態で成長させることを可能にしたことがわかった。
緩和度Rの定義は以下の通りである。自立合金の格子定数（すなわちバルクの格子定数）をaSiGe、シリコンの格子定数をaSi、基板界面に対し平行なエピタキシャル合金の測定した格子定数をaparとした場合、Rは、
R=(apar-aSi)/(aSiGe-aSi)
で与えられる。本明細書では、高い緩和度を有する層を高度緩和層という。本明細書及びクレームの目的を達成するため、高度緩和層は少なくとも75％の緩和度を有する必要がある。
薄膜で高度に緩和した半導体層の形成に要する時間は、どのような場合であっても5分以内、好ましくは1〜4分の間である。これが、公知の方法との別の明確な違いである。
＜100＞又は＜111＞配向のシリコンを用いることが好ましい。
本発明の好ましい態様においては、基板のポテンシャルは約-12V、プラズマポテンシャルは0V程度である。
別の実施形態によれば、薄膜のシリコンバッファ層を、薄膜の高度に緩和した半導体層を形成するに先立って、シリコンウエハ上に形成する。その薄膜のシリコンバッファ層は、700℃〜750℃の基板温度で形成することが好ましい。
付加的な工程として、シリコンウエハの最上層部を、薄膜の半導体層を形成するに先立ってドライエッチング又はウエットエッチングにより処理する。
好ましい実施形態においては、ガス導入口における全反応ガス流量を5sccm〜50sccmに制御して、成長速度を1〜10nm/sに抑える。
薄膜の半導体層の緩和は非常に重要な問題であり、この薄膜を半導体デバイスの製造に用いるべく最適化する必要がある。効率的な一段階プロセスに用いるプロセスパラメータ（基板温度等）と、薄膜半導体層の特性（ゲルマニウム濃度、厚さt等）を、少なくとも75％の緩和度が得られるように意図的に選択する必要がある（図２参照）。
図２は、LEPECVDで成長させた薄膜のSi0.56Ge0.44（実線）について、X線回折で測定した緩和度と、nmで表した厚さtとの関係を示している。他の曲線は、付加的なアニール工程を行った後の緩和度を示している。アニールは、600℃、700℃、830℃、870℃、955℃、そして970℃で行った。300〜500nmの厚さの膜は、830℃のアニールで約97％緩和していることに注意すべきである。90nmの厚さのVSでさえ、この温度でアニールした後でも緩和度は87％である。さらに、300nmよりも厚い膜は、700℃のアニール温度であっても、最終的な緩和状態（約97％）を達成している。しかし、900℃以上のアニールを行うと薄膜及び表面の質が低下する。
図２に示した結果から、薄膜の一段階蒸着を完了した後で付加的なアニール工程を行うことが好ましいことがわかる。アニール工程は、600℃〜870℃の温度Tsで行うことが好ましい。これにより、緩和度に関しては良好な結果が得られる。
本明細書で説明及びクレームした、LEPECVD成長による薄膜で達成された緩和度は、超低温MBE（K. Lyutovich et al., Mat.Sci.Eng.Vol.B89, p.341, 2002を参照）で成長させた同様の膜の緩和度よりも優れている。
続いて、本発明の薄膜の表面形態について説明する。ゲルマニウム濃度が約50％以下のすべての薄膜VSの表面構造は、厚く直線的に組成傾斜したバッファ層にも見られるクロスハッチにより特徴付けることができる。しかしながら、本発明の薄膜の自乗平均（rms）表面粗さと、ピークと谷との高低差は実質的に小さい。換言すると、本発明の薄膜VSは従来のVSよりも平坦である。これが本発明の一段階プロセスの別の利点である。
図２に示した、同じ薄膜Si0.56Ge0.44のVS試料の表面粗さを原子間力顕微鏡（AFM）により評価した。その結果を図３に示す。アニール温度が870℃より低い場合であって、厚さが500nmまでであれば全てのVSのrms値は1.5nm以下であり、厚さが800nmまでであれば全てのVSのrms値は1.8nm以下である。これは、同じ濃度に組成傾斜させた従来のVSよりも実質的に低い値である。これは、同等又は低いゲルマニウム濃度であってMBEにより得られた以下の文献に記載された値よりも優れた値である。
500nmのSi0.7Ge0.3について1.2nm（J.H. Li et al., Appl. Phys. Lett., Vol.71, p.3132, 1997）
500nmのSi0.7Ge0.3について1.8nm（C.S. Peng et al., Appl. Phys. Lett., Vol.72, p.3160, 1988）
500nmのSi0.6Ge0.4について〜4.9nm（T. Ueno et al., Thin Solid Films, Vol.369, p. 320, 2000）
高いゲルマニウム濃度のVSについてさらに小さな表面粗さを得ることができ、それは低ゲルマニウム濃度の薄膜半導体層（合金）を本発明の一段階プロセスで最初に蒸着し、続いて高ゲルマニウム濃度の合金層（第２半導体層）を蒸着する、２段階プロセスにより達成することができる。厚さ150nmのSi0.55Ge0.45の上部に厚さ220nmのSi0.28Ge0.72バッファ層が形成されたもの、いずれも基板温度400℃で成長させたものである、についてAFM像を得た。ここで、クロスハッチは非常に不明確であり、rms粗さは0.7nmに過ぎない。この値は、MBEでSi0.4Ge0.6バッファ層についての研究（C.S. peng et al., Appl. Phys. Lett., Vol.72, p.3160, 1998）で得られた値2.3nmと対比可能なものである。
前述のプロセスパラメータの特定の組み合わせにより、形成時に薄膜半導体層が自己緩和を示すという利点がある。これにより、一段階プロセス完了後、緩和度75％以上の薄膜半導体層を形成することができる。さらに、本発明では、薄膜の高度に緩和した半導体層は、表面粗さ（rms）が1.8nm以下及び／又はピークと谷の高低差が5nm以下である。
本発明では、前述のように、薄膜半導体層を一段階蒸着で形成した後、後続工程を実施することができる。この後続工程において、ゲルマニウム濃度が50＜x＜100％である第２の半導体層を形成する。この第２の半導体層は第２の基材温度Ts2で形成することができる。この第２の基材温度Ts2は、薄膜の半導体層の一段階蒸着の際に用いた基材温度Tsと同等又はそれより少し低い温度であることが好ましい。好ましくは、Ts-50℃＜Ts2≦Ts、である。
本発明の新しいプロセスは、薄膜VSの上に活性層を積層して成長させる場合、混合技術として、MBE又はUHV-CVD等の他の技術と組み合わせることができる。あるいは、LEPECVDにより薄膜VSの上に活性層を形成することもできる。本発明は、歪んだチャンネル層を有するデバイスにも適用できる。
前述のように、MBE又はUHV-CVD等の従来の蒸着プロセスと組み合わせ、混合技術の中で、新しいプロセスを用いることができる。n型変調ドープ電界効果トランジスタ（MODFET）の模式的な構成を図４に示す。ここで、各層の厚さは実際のスケールには対応していない。MEDFET50は以下の層から構成されている。それはシリコン基板51を含み、その上には薄膜のシリコンバッファ層52が形成されている。シリコン基板51には、＜001＞配向で1500〜3000Ωcmのn型（P）又はp型（B）のシリコンウエハを用いることができる。バッファ層52は、750℃において成長速度0.15nm/sで成長させた20nmのシリコンと、それに続いて形成され、750℃において成長速度0.72nm/sで成長させた100nmのシリコンとを有している。このバッファ層52の上には、薄膜のSiGeのVS53が形成されている（厚さ約500nm）。VS53の組成はSi0.58Ge0.42である。本発明においては、LEPECVDを用い、400℃で成長速度2nm/sでVS53は形成されている。VS53は組成傾斜を有していない。すなわち、VS53はゲルマニウム濃度が一定であり、濃度xが0.42である。以下の層は、MBEをベースとするプロセスにより形成されている。
活性層59はVS53の上に配置されている。それは、Si0.6Ge0.4クラッド層54を有し、その上にはδドーピングスパイク（Sb）の上に設けたスペーサ層55（変調ドープ層）を有している。シリコンチャンネル層56は、スペーサ層55の上に配置されている。シリコンチャンネル層は厚さが約10nmである。チャンネル層56の上には、δドーピングスパイク（Sb）を上に設けたスペーサ層57（変調ドープ層）と、Si0.6Ge0.4のクラッド層58が形成されている。ここで、変調ドープ層55と57は、それぞれ一つのドーピングスパイクだけを含む。スパイクを有する変調ドープ層に代えて、ドーパント濃度が一定の厚膜を用いることもできる。
ファン・デル・パウの４端子法を用いて電気測定を行った。これらの測定結果は、本発明のプロセスにより成長させたVSの電子移動度が、VSとして標準的な組成傾斜バッファからなり十分に確立されたMBE試料のそれと競合可能であることを示している。本発明のプロセスを用いた混合テクノロジーと薄膜VSの作製法により、LEPECVDで成長させた従来の厚膜とほとんど同様の良好な特性が得られる。
ここで説明した混合技術プロセスにおいては、活性層の成長に先立って、VSの湿式化学洗浄とMBEにおける酸化物除去が必要であるため、LEPECVDやMBE工程は２つの別々の成長システムで実施されていたことを強調する必要がある。MBEにおける酸化物除去は、典型的には700℃で行うアニール工程を含むものである。混合技術を実質的に可能とするには、VSを空気に曝すのを防止するため、２つのシステム（LEPECVDとMBE）を結合させることが望ましい。
図５に関連する別の実施形態について説明する。この実施形態によれば、薄膜のVSと、活性層スタックとをLEPECVDで成長させる。図５はp-MODFET構造の構成の例を示しており、VS基板は本発明のLEPECVDプロセスで作製され、活性層スタックはPCT/EP02/09922に記載されたLEPECVDプロセスにより作製される。
ここで、各層の厚さは実際のスケールに対応していない。p-MODFET60は以下の層から構成されている。それはシリコン基板61を含み、その上には薄膜のシリコンバッファ層62が形成されている。シリコン基板61には、＜001＞配向で抵抗が1000Ωcmより大きいn型（P）又はp型（B）のシリコンウエハを用いることができる。バッファ層62は、750℃において成長速度0.1nm/sで成長させた17nmのシリコンと、それに続いて形成され、750℃において成長速度0.5nm/sで成長させた75nmのシリコンとを有している。このバッファ層62の上には、薄膜で高度に緩和したSiGeのVS 63.1が形成されている（厚さ約150nm）。VS 63.1の組成はSi0.55Ge0.45である。VS 63.1は組成傾斜を有していない。すなわち、VS 63.1はゲルマニウム濃度が一定であり、濃度xが0.45である。次の工程で、第２の半導体層63.2が以下の方法により形成される。すなわち、厚さが220nm、組成がSi0.28Ge0.72であり、400℃で成長速度6.3nm/sでLEPECVDによる蒸着を行い、その後5分のアニールを行う（アニール温度は約500℃）。
層63.2の上に活性層70が形成されている。活性層70のすべての層はLEPECVDを用いて形成されている。層64は、厚さが31nmのSi0.3Ge0.7層である。次にゲルマニウムチャンネル層65が形成されている。ゲルマニウムチャンネル層65の厚さは10nmである。ゲルマニウムチャンネル層65の上にはSi0.3Ge0.7から成るスペーサ層66が蒸着されている。スペーサ層66の厚さは15nmである。6nmの距離で離間する２つのδドーピングスパイク（B）を有する変調ドープのSi0.3Ge0.7層67がある。スペーサ層66の上には、厚さ31nmのSi0.3Ge0.7から成るクラッド層68が形成されている。その上には、一つのδドーピングスパイク（B）を有し厚さ3nmのSi0.3Ge0.7層69.1が形成されている。最後に、クラッド層68の上に薄膜のシリコンキャップ層69.2が形成されている。このシリコンキャップ層69.2の厚さは約3nmである。
その構造体60のホール移動度とシートキャリア密度を測定した。得られた移動度は20Kで13000cm2/Vsであり、従来のMBEにより作製され同等のホール密度を有するものの値11000cm2/Vs（T. Ueno et al., Thin Solid Films, Vol.369, p.320, 2000）よりも良好な結果が得られている。これらの結果は、VS作製及び活性層成長のために新しい一段階プロセスとLEPECVDを用いれば、高品質のデバイス材料を得ることができることを示している。
本発明によれば、シリコン・オン・インシュレータ（SOI）基板の上に一段階プロセスで薄膜のSiGe半導体層を形成することもできる。SOI基板の上のSiGeは、大規模集積回路（VLSI）に非常に適している。図６に実施形態80を示す。実施形態80は、シリコン基板71を含んでいる。基板71の上には埋め込みSiO2層が形成され、続いて薄膜のシリコン膜73が設けられている。この薄膜のシリコン膜の厚さは50nm〜500nmである。SiGe層74は、低い基材温度TsでLEPECVDにより蒸着されている。ゲルマニウム濃度は10％〜40％である。SiGe層74の厚さは、層74が蒸着の間は緩和しないように選択されている。次のアニール工程で、SiGe層74は緩和する。層71から74は、VSとして働く。緩和したSiGe層75はこのVSの上に形成されている。活性層スタック76は、上記SiGe層75の上に位置している。活性層スタック76は、例えば、図４の層55から58を含むこともできる。
前述の実施形態で説明したように、本発明のプロセスは、多くの点を変更することが可能である。本発明の範囲は実施形態に限定されるものではない。
本発明の概念は、トランジスタ、センサ、分光法、量子コンピュータ、太陽電池、及び他のデバイス／システムへの応用に適するものである。本発明は、n-及びp-MOSFETSや他のCMOS回路のみならず、特にn-及びp-MODFETの製造に適している。
図１は、本発明に係る低エネルギープラズマを用いた化学気相蒸着（LEPECVD）システムの一例を示す模式断面図である。 図２は、本発明の一段階LEPECVD法で成長させた薄い層の厚さtと緩和度との関係を示すグラフであり、種々の温度のアニールの前後での結果を示している。 図３は、本発明の一段階LEPECVD法で成長させた薄い層の厚さtと自乗平均表面粗さとの関係を示すグラフであり、種々の温度のアニールの前後での結果を示している。 図４は、本発明に係るSiGeヘテロ構造半導体デバイス（n-MODFET）の一例を示す模式断面図である。 図５は、本発明に係る別のSiGeヘテロ構造半導体デバイス（p-MODFET）の一例を示す模式断面図である。 図６は、SOI基板を含む本発明のデバイスの一例を示す模式断面図である。

Claims (22)

  1. ガス導入口（26,30）を備えた成長チャンバ（23）内で、厚さ100nm〜800nmの高度に緩和された半導体層（52,63.1,74）を形成する方法であって、
    基板キャリア上の成長チャンバ（23）内に基板（25,51,61,71）を配置する工程と、
    基板（25,51,61,71）の基板温度（Ts）を350〜500℃の範囲で一定温度に維持する工程と、
    基板（25,51,61,71）をプラズマに曝すように、高密度かつ低エネルギーのプラズマを成長チャンバ（23）内に発生させる工程と、
    シランガス（SiH4）とゲルマンガス（GeH4）をガス導入口から成長チャンバ（23）内に導入する工程とからなり、この導入する工程において、上記半導体層（52）を低エネルギープラズマを用いた化学気相蒸着法により成長速度1〜10nm/sで形成すべくシランガスとゲルマンガスの流速を調整し、かつ上記半導体層（52）のゲルマニウム濃度xを、0＜x＜50％とする形成方法。
  2. 上記半導体層（52,63.1,74）の形成を、5分以下、好ましくは1〜4分で行う請求項１記載の形成方法。
  3. 上記半導体層（52,63.1,74）の形成に際し、基板温度（Ts）を一定に維持し、かつ基板温度（Ts）の変動を好ましくは±5％とする請求項１記載の形成方法。
  4. 上記基板が、＜100＞又は＜111＞配向のシリコンウエハあるいはシリコン・オン・インシュレータ（SOI）基板である請求項１記載の形成方法。
  5. 上記基板が約-12Vのポテンシャルを有し、かつプラズマポテンシャルが0Vに近い請求項１から４のいずれか一つに記載の形成方法。
  6. 上記半導体層（63.1）を形成するに先立って、薄いシリコンバッファ層（62）を基板（61）上に形成するが、その薄いシリコンバッファ層（62）を基板温度700〜750℃の範囲で形成する請求項１から５のいずれか一つに記載の形成方法。
  7. 上記基板（51,63.1）の最上層を、上記半導体層（25,51）を形成するに先立ってドライエッチング又はウェットエッチングにより処理する請求項１又は６に記載の形成方法。
  8. 上記基板温度が380〜420℃である請求項１記載の形成方法。
  9. 上記成長速度が1.5〜4nm/sである請求項１記載の形成方法。
  10. 蒸着後の上記半導体層（52,63.1,74）の厚さが、100〜800nmである請求項１記載の形成方法。
  11. 上記半導体層（52,63.1,74）は形成時に自己緩和し、形成後に75％以上の緩和率を有する請求項１から１０のいずれか一つに記載の形成方法。
  12. 形成後の上記半導体層（52,63.1,74）が、1.8nm以下の表面粗さ及び／又はピークと谷の高低差5nm以下を有する請求項１から１１のいずれか一つに記載の形成方法。
  13. 上記半導体層（63.1）を形成後、第２の半導体層（63.2）を形成する工程を有し、第２の半導体層はゲルマニウム濃度が50＜x＜100％であり、かつ第２の基板温度で形成される請求項１記載の形成方法。
  14. 第２の基板温度（Ts2）が、上記半導体層を形成する際の基板温度（Ts）と、その基板温度（Ts）から50℃を引いた温度との間である請求項１３記載の形成方法。
  15. 上記成長チャンバが、高密度かつ低エネルギーのプラズマを用いた化学気相蒸着法（LEPECVD）用チャンバである請求項１記載の形成方法。
  16. 上記半導体層を形成後にアニール工程を行うが、そのアニール工程を600〜870℃の範囲の温度で行う請求項１記載の形成方法。
  17. 上記ガス導入口における全反応ガスの流量が、5〜50sccmである請求項１記載の形成方法。
  18. 基板（25,51,61,71）と、
    Geが一定濃度xであり高度に緩和したエピタキシャルSi1-xGex層（52,63.1,74）と、
    上記Si1-xGex層（52,63.1,74）の上に形成された活性領域（59,70,76）とを有し、
    上記の高度に緩和したSi1-xGex層（52,63.1,74）の厚さが100〜800nmであり、かつ緩和度が少なくとも75％である、ヘテロ構造半導体デバイス（50,60,80）。
  19. 上記のSi1-xGex層（52,63.1,74）の表面粗さが1.8nm以下であり、かつピークと谷との高低差が5nm以下である請求項１８記載のデバイス。
  20. 上記基板（51,61,71）が、＜100＞又は＜111＞配向のシリコンウエハあるいはSOI基板である請求項１８記載のデバイス。
  21. 上記のSi1-xGex層（52,63.1,74）の上に形成された第２の半導体層（63.2）を有し、その第２の半導体層（63.2）のゲルマニウム濃度が50＜x＜100％である請求項１８記載のデバイス。
  22. 大規模集積回路（VLSI）の一部である請求項２０記載のデバイス。
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