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JP2006080510A - ホウ素またはヘリウムと、水素とともにシリコンを注入することによって、Ｇｅ含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法 - Google Patents

ホウ素またはヘリウムと、水素とともにシリコンを注入することによって、Ｇｅ含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法 Download PDF

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JP2006080510A JP2005250221A JP2005250221A JP2006080510A JP 2006080510 A JP2006080510 A JP 2006080510A JP 2005250221 A JP2005250221 A JP 2005250221A JP 2005250221 A JP2005250221 A JP 2005250221A JP 2006080510 A JP2006080510 A JP 2006080510A
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David R Evans
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Sheng Teng Hsu
シェン テン スー
Jer-Shen Maa
ジェー−シェン マー
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Abstract

【課題】 水素注入ドーズおよび／またはアニーリング温度および時間を低減させることによって、費用を削減し、かつ、膜の性質を向上させることができる緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層の形成方法を提供する。
【解決手段】 本発明による、半導体デバイスにおいて、ゲルマニウム含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法は、シリコン基板を準備することと（１２）、歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと（１４）、歪ＳｉＧｅ層内にイオンを注入することであって、イオンは、シリコンイオンと、ホウ素およびヘリウムからなるイオンの群から選択されるイオンとを含み、Ｈ＋イオンを注入することをさらに包含する、ことと（１６、１８）、アニーリングすること（２０）により歪ＳｉＧｅ層を緩和し、それにより、第１の緩和ＳｉＧｅ層を形成することと、半導体デバイスを完成することとを包含する。
【選択図】 図１

Description

本発明は、高速ＣＭＯＳ集積回路に関し、詳細には、中に緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を有するそのようなデバイスの製造に関する。
移動度の向上したＭＯＳＦＥＴデバイスアプリケーションにおいて、キャリア移動度を向上させるために、ｎＭＯＳ（Ｗｅｌｓｅｒらによる「Ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｅｎｈａｎｃｅｍｅｎｔ ｉｎ ｓｔｒａｉｎｅｄ−Ｓｉ Ｎ−ｔｙｐｅ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ」、１９９４ ＩＥＤＭ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ、ｐ．３７３（１９９４）、ＩＥＥＥ ＥＤＬ−１５、＃３、ｐ．１００、（１９９４）、Ｒｉｍらによる（Ｒｉｍ Ｉ）「Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ａｎａｌｙｓｉｓ ｏｆ Ｄｅｅｐ ｓｕｂｍｉｃｒｏｎ ｓｔｒａｉｎｅｄ−Ｓｉ Ｎ−ＭＯＳＦＥＴｓ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ」、Ｖｏｌ ４７、１４０６、（２０００）、およびＲｉｍらによる（Ｒｉｍ ＩＩ）「Ｓｔｒａｉｎｅｄ Ｓｉ ＮＭＯＳＦＥＴｓ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ」、２００１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐ．５９、ＩＥＥＥ ２００１）ならびにＰＭＯＳ（Ｒｉｍらによる（Ｒｉｍ ＩＩＩ）「Ｅｎｈａｎｃｅｄ ｈｏｌｅ ｍｏｂｉｌｉｔｉｅｓ ｉｎ ｓｕｒｆａｃｅ−ｃｈａｎｎｅｌ ｓｔｒａｉｎｅｄ−Ｓｉ ｐ−ＭＯＳＦＥＴｓ」、１９９５ ＩＥＤＭ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ、ｐ．５１７（１９９５）、およびＮａｙａｋらによる「Ｈｉｇｈ−Ｍｏｂｉｌｉｔｙ Ｓｔｒａｉｎｅｄ−Ｓｉ ＰＭＯＳＦＥＴ’ｓ ［ｓｉｃ］」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．４３、１７０９（１９９６））の両方について、厚い緩和Ｓｉ１−ｘＧｅｘバッファ層が、薄い歪シリコン層のための仮想基板として用いられている。バルクシリコンデバイスと比較して、Ｌｅｆｆが７０ｎｍ未満であるデバイスについて電子移動度を７０％強化したことが報告された（Ｒｉｍ Ｉの上記文献）。長いチャネルデバイスについて高電界ホール移動度を４０％まで強化したことも見出された（Ｎａｙａｋらによる上記文献）。
高品質の緩和Ｓｉ１−ｘＧｅｘバッファ層を生成する現在の主な技術は、数μｍの厚さを有する組成勾配層（ｃｏｍｐｏｓｉｔｉｏｎａｌｌｙ ｇｒａｄｅｄ ｌａｙｅｒ）の成長である（Ｒｉｍ Ｉの上記文献、および、Ｎａｙａｋらによる上記文献）。しかしながら、貫通転移の密度は依然として高く、例えば、１０６／ｃｍ２を超えている。加えて、数μｍの厚さのＳｉ１−ｘＧｅｘをデバイス製造に統合することは実用的ではない。
シリコン上の歪ＳｉＧｅ層を効率的に緩和する代替的な方法は、ヘリウムを注入し、その後にアニーリング工程を行うことである。ヘリウム注入およびアニーリングによってシリコンおよびゲルマニウム内に形成された空洞と、その合金とは転位と強い短距離引力相互作用を有することが見出された。ＳｉＧｅ／Ｓｉ界面に空洞を導入することにより、緩和速度が大幅に強化され、かつ転位微構造が変えられる（Ｆｏｌｌｓｔａｅｄｔらによる「Ｃａｖｉｔｙ−ｄｉｓｌｏｃａｔｉｏｎ ｉｎｔｅｒａｃｔｉｏｎｓ ｉｎ Ｓｉ−Ｇｅ ａｎｄ ｉｍｐｌｉｃａｔｉｏｎｓ ｆｏｒ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ｒｅｌａｘａｔｉｏｎ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、６９、２０５９、１９９６）。Ｈｅ注入および後に続くアニーリングは、貫通転位密度が１０７／ｃｍ２ほど低いままで、１００ｎｍの厚さを有するＳｉ０．７Ｇｅ０．３膜を７０％まで緩和することを達成するために用いられている（Ｌｕｙｓｂｅｒｇらによる「Ｅｆｆｅｃｔ ｏｆ ｈｅｌｉｕｍ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ ａｎｎｅａｌｉｎｇ ｏｎ ｔｈｅ ｒｅｌａｘａｔｉｏｎ ｂｅｈａｖｉｏｒ ｏｆ ｐｓｅｕｄｏｍｏｒｐｈｉｃ Ｓｉ１−ｘＧｅｘ ｂｕｆｆｅｒ ｌａｙｅｒｓ ｏｎ Ｓｉ（１００） ｓｕｂｓｔｒａｔｅｓ」、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、ｖｏｌ．９２、ｐｐ４２９０〜４２９５（２００２））。この膜を用いて高性能のｎ型変調ドープＦＥＴを製造することに成功した（Ｈｅｒｚｏｇらによる「Ｓｉ／ＳｉＧｅ ｎ−ＭＯＤＦＥＴｓ ｏｎ Ｔｈｉｎ ＳｉＧｅ Ｖｉｒｔｕａｌ Ｓｕｂｓｔｒａｔｅｓ Ｐｒｅｐａｒｅｄ ｂｙ Ｍｅａｎｓ ｏｆ Ｈｅ Ｉｍｐｌａｎｔａｔｉｏｎ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、ｖｏｌ．２３、ｐｐ４８５〜４８７（２００２））。一方では、Ｈｅ＋注入およびアニーリングの後のＳｉＧｅの緩和メカニズムに関する研究が続いている（Ｃｈｒｉｓｔｉａｎｓｅｎらによる「Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｍｅｃｈａｎｉｓｍｓ ｉｎ Ｈｅ＋−ｉｍｐｌａｎｔｅｄ ａｎｄ ａｎｎｅａｌｅｄ Ｓｉ１−ｘＧｅｘ ｌａｙｅｒｓ ｏｎ Ｓｉ（００１） ｓｕｂｓｔｒａｔｅｓ」、Ｍａｔ Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．６８６、ｐ．Ａ１．６．１（２００２）、および、Ｃａｉらによる「Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ａｎｄ ｔｈｒｅａｄｉｎｇ ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｙ ｉｎ ｈｅｌｉｕｍ−ｉｍｐｌａｎｔｅｄ ａｎｄ ａｎｎｅａｌｅｄ Ｓｉ１−ｘＧｅｘ／Ｓｉ（１００） ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ」、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、ｖｏｌ．９５、ｐｐ ５３４７〜５３５１（２００４））。Ｓｉ上のＳｉＧｅ膜を緩和する代替的な方法で最近公開された方法は、Ｓｉ＋イオンの注入である。２×１０１４／ｃｍ２未満のドーズが、はるかに高いドーズ１〜２×１６１６／ｃｍ２を用いるＨｅ＋注入によって達成される結果に匹敵する程の結果を出す（Ｈｏｌｌａｎｄｅｒらによる「Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｏｆ ｐｓｅｕｄｏｍｏｒｐｈｉｃ Ｓｉ１−ｘＧｅｘ／Ｓｉ （１００） ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ ａｆｔｅｒ Ｓｉ＋ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ」、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、ｖｏｌ．９６、ｐｐ ｌ７４５−１７４７（２００４））。
水素注入は、シリコンの剥離を誘発し、シリコンの巨視的層を剥ぎ取ることを引き起こすということが見出された（Ｗｅｌｄｏｎらによる「Ｏｎ ｔｈｅ ｍｅｃｈａｎｉｓｍ ｏｆ ｔｈｅ ｈｙｄｒｏｇｅｎ−ｉｎｄｕｃｅｄ ｅｘｆｏｌｉａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ」、Ｊ．Ｖａ．Ｓｃ．ｔｅｃｈｎｏｌ．Ｂ．１５、１０６５、（１９９７））。この水素注入は、高品質の絶縁体上シリコン（ＳＯＩ）ウェハの製造に援用されており、ＳｍａｒｔＣｕｔ（登録商標）プロセスとして知られている。Ｓ．ＭａｎｔｌらとＴｒｉｎｋａｕらによる共同による最近の発表では、水素注入を用いてＳｉＧｅの緩和度を高め、かつ、貫通転位の密度を低減させる利点が報告されている（Ｍａｎｔｌらによる「Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｏｆ Ｅｐｉｔａｘｉａｌ ＳｉＧｅ ｌａｙｅｒｓ ｏｎ Ｓｉ （１００） ｉｍｐｒｏｖｅｄ ｂｙ ｈｙｄｒｏｇｅｎ ｉｍｐｌａｎｔａｔｉｏｎ」、Ｎｕｃｌｅａｒ Ｉｎｓｔｒｕｍｅｎｔｓ ａｎｄ Ｍｅｔｈｏｄｓ ｉｎ Ｐｈｙｓｉｃｓ Ｒｅｓｅａｒｃｈ Ｂ １４７、２９、（１９９９）、および、Ｔｒｉｎｋａｕｓらによる「Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｍｅｃｈａｎｉｓｍ ｆｏｒ ｈｙｄｒｏｇｅｎ−ｉｍｐｌａｎｔｅｄ Ｓｉ１−ｘＧｅｘ／Ｓｉ（１００） ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、７６、３５５２、（２０００））。しかしながら、この共同研究は、ゲルマニウムが２２％以下であり、２０００Å〜２５００Åの間の厚さを有するＳｉＧｅの緩和のみについて報告した。２０００Å〜２５００Åの厚さを有するＳｉＧｅは、デバイスアプリケーションに十分ではない。また、ゲルマニウム含有量はより高いほうが望ましい。一方、我々はまた、厚さがより厚く、ゲルマニウム含有量がより高い（例えば、３０％）膜を製造した（Ｍａａらによる２００４年６月８日に許可された米国特許第６，７４６，９０２号、「Ｍｅｔｈｏｄ ｔｏ Ｆｏｒｍ Ｒｅｌａｘｅｄ ＳｉＧｅ Ｌａｙｅｒ ｗｉｔｈ Ｈｉｇｈ Ｇｅ Ｃｏｎｔｅｎｔ、ａｎｄ ｆｏｒ ｒｅｄｕｃｉｎｇ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ ｔｈｒｏｕｇｈ ｐｒｏｐｅｒ ｉｓｏｌａｔｉｏｎ」、Ｈｓｕらによる２００３年１月１５日出願の米国特許出願第１０／３４５，５５１号、「Ｍｅｔｈｏｄ ｏｆ Ｒｅｄｕｃｉｎｇ Ｓｉ１−ｘＧｅｘ ＣＭＯＳ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ」、および、２００４年６月２４日に許可されたＨｓｕらによる米国特許第６，５８３，０００ Ｂ１号、「Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ Ｓｉ１−ｘＧｅｘ ＣＭＯＳ ｗｉｔｈ Ｓｉ１−ｘＧｅｘ Ｒｅｌａｘａｔｉｏｎ Ａｆｔｅｒ ＳＴＩ Ｆｏｒｍａｔｉｏｎ」）。
水素注入ＳｍａｒｔＣｕｔプロセスに加えて、ＳＯＩ製造のアプリケーションについてウェハをスプリットする他の方法が提案かつ開発されている。これら方法は全て、水素とともに他に何らかの核種をともに堆積することを必要とする。そうすることによって、水素ドーズが低減され得、かつ、アニーリング温度およびアニーリング時間もまた低減され得、安価で高品質なウェハをもたらす。ホウ素（５×１０１２／ｃｍ２〜５×１０１５／ｃｍ２）とＨ２ ＋イオン（５×１０１６／ｃｍ２）とを２つの核種の重なりを確実にするエネルギーにおいてともに注入することが、Ｔｏｎｇらによる「Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｉ Ｌａｙｅｒ Ｓｐｌｉｔｔｉｎｇ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９９７ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ、ｐ．１２６、（１９９７）、Ｔｏｎｇらによる「Ａ “ｓｍａｒｔｅｒ−ｃｕｔ” ａｐｐｒｏａｃｈ ｔｏ ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｓｉｌｉｃｏｎ ｌａｙｅｒ ｔｒａｎｓｆｅｒ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、ｖｏｌ ７２、ｐ．４９（１９９８）、Ｇｏｅｓｅｌｅらによる１９９９年３月２日に許可された米国特許第５，８７７，０７０号、「Ｍｅｔｈｏｄ ｆｏｒ ｔｈｅ ｔｒａｎｓｆｅｒ ｏｆ ｔｈｉｎ ｌａｙｅｒｓ ｏｆ ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ ｍａｔｅｒｉａｌ ｔｏ ａ ｄｅｓｉｒａｂｌｅ ｓｕｂｓｔｒａｔｅ」、および、Ｔｏｎｇらによる「Ｌｏｗ ｄｏｓｅ ｌａｙｅｒ ｓｐｌｉｔｔｉｎｇ ｆｏｒ ＳＯＩ ｐｒｅｐａｒａｔｉｏｎ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９９８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ、ｐ．１４３、（１９９８）に記載されている。この方法は、より高温のアニーリング工程の前に、低温アニーリングを、例えば、２５０℃で１０分間行ったとき、アニーリング温度および時間を最も効率的に低減させた。また、電気的に不活性なホウ素は、電気的に活性なホウ素より効率的であった。ホウ素は、水素とともに注入することに適していると考えられている。なぜならば、ホウ素は、多数の点欠陥をイオン毎に生成し、かつ、ホウ素原子は、水素原子のクラスタを閉じ込め得るからである。両方の効果により、ＳｍａｒｔＣｕｔプロセスに絶対必要である小片と微小な割れ目との形成が支援される。参考文献はまた、ホウ素を注入する代わりに、強くホウ素ドープされたシリコン基板を用いることを提示する。これに基づいて、分子水素（Ｈ２ ＋）とともにホウ素を注入し、その後、シリコン基板上に成長したＳｉＧｅ膜を緩和する方法としてアニーリングすることは、Ｍａａらによる２００３年５月１３日に許可された米国特許第６，５６２，７０３ Ｂ１号、「Ｍｏｌｅｃｕｌａｒ Ｈｙｄｒｏｇｅｎ Ｉｍｐｌａｎｔａｔｉｏｎ Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒｍｉｎｇ ａ Ｒｅｌａｘｅｄ Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｌａｙｅｒ ｗｉｔｈ Ｈｉｇｈ Ｇｅｒｍａｎｉｕｍ Ｃｏｎｔｅｎｔ」に開示されている。
ヘリウムもまたシリコンとともに注入される（Ａｇａｒｗａｌらによる「Ｅｆｆｉｃｉｅｎｔ Ｐｒｏｄｕｃｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ Ｆｉｌｍｓ ｂｙ Ｃｏ−ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ Ｈｅ＋ ｗｉｔｈ Ｈ＋」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９９７ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ、ｐ．４４、（１９９７）、および、Ｗｅｌｄｏｎらによる「Ｍｅｃｈａｎｉｓｍ ｏｆ Ｓｉｌｉｃｏｎ Ｅｘｆｏｌｉａｔｉｏｎ ｂｙ Ｈｙｄｒｏｇｅｎ Ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ Ｈｅ， Ｌｉ ａｎｄ Ｓｉ Ｃｏ−ｉｍｐｌａｎｔａｔｉｏｎ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９９７ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ、ｐ．１２４、（１９９７））。７．５×１０１５／ｃｍ２の水素（Ｈ）注入を伴うヘリウムの１×１０１６／ｃｍ２のドーズは、６×１０１６／ｃｍ２の水素（Ｈ）ＳｍａｒｔＣｕｔプロセスと同程度の効果があり、注入ドーズの総量を７０％低減させることが見出された（Ａｇａｒｗａｌらによる上記文献）。
本発明の１つの目的は、ゲルマニウム含有量が高く（例えば、２０％から３０％以上の含有量）、厚い（例えば、１００ｎｍ〜５００ｎｍ）滑らかな緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）膜を、高速ＭＯＳＦＥＴアプリケーションに使用される引張り歪シリコン膜のためのバッファ層として製造する方法を提供することである。
本発明の方法の別の目的は、低減した水素注入ドーズを用いてそのような膜を製造することである。
本発明のさらなる目的は、低減したアニーリング温度および時間を用いてそのような膜を製造することである。
本発明の別の目的は、安価であり、かつ、膜の性質が向上したそのような膜を製造する方法を提供することである。
（本発明の要旨）
ゲルマニウム含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を半導体デバイス内に形成する方法は、シリコン基板を準備することと、歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと、歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層にイオンを注入することであって、イオンはシリコンイオンと、ホウ素とヘリウムとからなるイオンの群から選択されるイオンとを含み、Ｈ＋イオンを注入することをさらに包含する、ことと、アニーリングすることにより歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を緩和し、それにより第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、半導体デバイスを完成することとを包含する。
本発明のこの要旨および目的は、本発明の性質を迅速に理解するために提供される。
本発明は、さらに以下の手段を提供する。
（項目１）
半導体デバイスにおいて、ゲルマニウム含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法であって、
シリコン基板を準備することと、
歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと、
該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層内にイオンを注入することと、
アニーリングすることにより該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を緩和し、それにより、第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
該半導体デバイスを完成することと
を包含する、方法。
（項目２）
上記アニーリングの後、上記第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に第２の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
該複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に引張り歪シリコン層を堆積することと
をさらに包含する、項目１に記載の方法。
（項目３）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、約４００℃〜６００℃の間の堆積温度で約１００ｎｍ〜５００ｎｍの間の厚さまでＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、準安定歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を製造することを包含する、項目１に記載の方法。
（項目４）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、約２０％〜３０％（ｘ＝０．２〜０．３）以上の間のゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層と勾配ゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層との群から得られるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することを包含する、項目３に記載の方法。
（項目５）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層内にイオンを注入することは、
シリコンイオンと、ホウ素およびヘリウムとからなるイオンの群から得られるイオンと、を堆積することを包含し、
Ｈ＋イオンを注入することをさらに包含する、項目１に記載の方法。
（項目６）
ホウ素イオンまたはヘリウムイオンのドーズは、約５×１０１２／ｃｍ２〜１×１０１５／ｃｍ２の間であり、シリコンイオンのドーズは、約５×１０１２／ｃｍ２〜１×１０１５／ｃｍ２の間であり、Ｈ＋ドーズは、約５×１０１４／ｃｍ２〜３×１０１６／ｃｍ２の範囲にある、項目５に記載の方法。
（項目７）
上記アニーリングすることは、
約６５０℃〜９５０℃の温度範囲で約１分〜３０分間、不活性環境の雰囲気中でアニーリングすること、または、
２つの工程プロセスにおいてアニーリングすることであって、第１の工程は約２５０℃で約１０分間アニーリングすることを含み、その後に、約６５０℃〜９５０℃の間の温度で約１分〜３０分間アニーリングする第２の工程が続く、こと、
を包含する、項目１に記載の方法。
（項目８）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
約３００ｎｍの厚さまで歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであって、該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い勾配ゲルマニウムプロファイルを有する、ことを包含し、
上記アニーリングすることは、
約２５０℃で約１０分間、アルゴン雰囲気中でアニーリングすることであって、その後に約８００℃で約１０分間アルゴン中のアニーリングが続く、ことを包含する、項目１に記載の方法。
（項目９）
約５ｎｍ〜３０ｎｍの間の厚さまで引張り歪エピシリコン層を成長させることをさらに包含する、項目８に記載の方法。
（項目１０）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い勾配ゲルマニウムプロファイルを有する歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を約３００ｎｍの厚さまで成長させることを包含し、
上記アニーリングすることは、約８００℃で約１０分間、アルゴン中でアニーリングすることを包含し、
該方法は、
約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることをさらに包含する、項目１に記載の方法。
（項目１１）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を上記シリコン基板上に成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
上記アニーリングすることは、
２つの工程アニーリングことであって、第１のアニーリング工程は約２５０℃で約１０分間、アルゴン中で行われ、その後に約８００℃で約１０分間アルゴン中における第２のアニーリングが続き、一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層が、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に成長する、ことを包含し、
該方法は、
約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされる、ことを包含する、項目１に記載の方法。
（項目１２）
上記Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
上記アニーリングすることは、
約８００℃の温度で約１０分間、アルゴン中でアニーリングすることと、
一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることと、
約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて約３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされることとを包含する、項目１に記載の方法。
（項目１３）
半導体デバイスにおいて、ゲルマニウム含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法であって、
シリコン基板を準備することと、
歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと、
該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層内にイオンを注入することであって、該イオンは、シリコンイオンと、ホウ素およびヘリウムとからなるイオンの群から選択されるイオンとを含み、Ｈ＋イオンを注入することをさらに包含する、ことと、
アニーリングすることにより該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を緩和し、それにより、第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
該半導体デバイスを完成することと
を包含する、方法。
（項目１４）
上記アニーリングの後、上記第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に第２の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
該複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に引張り歪シリコン層を堆積することと
をさらに包含する、項目１３に記載の方法。
（項目１５）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
約４００℃〜６００℃の間の堆積温度で約１００ｎｍ〜５００ｎｍの間の厚さまでＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、準安定歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を製造することと、
約２０％〜３０％（ｘ＝０．２〜０．３）以上の間のゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層、または勾配ゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと
を包含する、項目１３に記載の方法。
（項目１６）
ホウ素イオン、ヘリウムイオン、およびシリコンイオンのドーズは、約５×１０１２／ｃｍ２〜１×１０１５／ｃｍ２の間であり、Ｈ＋ドーズは、約５×１０１４／ｃｍ２〜３×１０１６／ｃｍ２の範囲にある、項目１３に記載の方法。
（項目１７）
上記アニーリングすることは、
約６５０℃〜９５０℃の温度範囲で約１分〜３０分間、不活性環境の雰囲気中でアニーリングすること、または、
２つの工程プロセスにおいてアニーリングすることであって、第１の工程は約２５０℃で約１０分間アニーリングすることを含み、その後に、約６５０℃〜９５０℃の間の温度で約１分〜３０分間アニーリングする第２の工程が続く、こと、
を包含する、項目１３に記載の方法。
（項目１８）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
約３００ｎｍの厚さまで歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであって、該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い勾配ゲルマニウムプロファイルを有する、ことを包含し、
上記アニーリングすることは、
約２５０℃で約１０分間、アルゴン雰囲気中でアニーリングすることであって、その後に約８００℃で約１０分間アルゴン中のアニーリングが続く、ことを包含する、項目１３に記載の方法。
（項目１９）
約５ｎｍ〜３０ｎｍの間の厚さまで引張り歪エピシリコン層を成長させることをさらに包含する、項目１８に記載の方法。
（項目２０）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い勾配ゲルマニウムプロファイルを有する歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を約３００ｎｍの厚さまで成長させることを包含し、
上記アニーリングすることは、約８００℃で約１０分間、アルゴン中でアニーリングすることを包含し、
該方法は、
約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることをさらに包含する、項目１３に記載の方法。
（項目２１）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を上記シリコン基板上に成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
上記アニーリングすることは、
２つの工程アニーリングことであって、第１のアニーリング工程は約２５０℃で約１０分間、アルゴン中で行われ、その後に約８００℃で約１０分間アルゴン中における第２のアニーリングが続き、一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層が、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に成長する、ことを包含し、
該方法は、
約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされる、ことを包含する、項目１３に記載の方法。
（項目２２）
上記Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
上記アニーリングすることは、
約８００℃の温度で約１０分間、アルゴン中でアニーリングすることと、
一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることと、
約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて約３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされることとを包含する、項目１３に記載の方法。
（項目２３）
半導体デバイスにおいて、ゲルマニウム含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法であって、
シリコン基板を準備することと、
歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと、
該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層内にイオンを注入することであって、該イオンは、シリコンイオンと、ホウ素とヘリウムとからなるイオンの群から得られるイオンとを含み、Ｈ＋イオンを注入することをさらに包含する、ことと、
アニーリングすることにより該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を緩和し、それにより、第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
該第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に第２の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
該複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に引張り歪シリコン層を堆積することと、
該半導体デバイスを完成することと
を包含する。
（項目２４）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
約４００℃〜６００℃の間の堆積温度で約１００ｎｍ〜５００ｎｍの間の厚さまでＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、準安定歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を製造することと、
約２０％〜３０％（ｘ＝０．２〜０．３）以上の間のゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層、または勾配ゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと
を包含する、項目２３に記載の方法。
（項目２５）
ホウ素イオン、ヘリウムイオン、およびシリコンイオンのドーズは、約５×１０１２／ｃｍ２〜１×１０１５／ｃｍ２の間であり、Ｈ＋ドーズは、約５×１０１４／ｃｍ２〜３×１０１６／ｃｍ２の範囲にある、項目２３に記載の方法。
（項目２６）
上記アニーリングすることは、
約６５０℃〜９５０℃の温度範囲で約１分〜３０分間、不活性環境の雰囲気中でアニーリングすること、または、
２つの工程プロセスにおいてアニーリングすることであって、第１の工程は約２５０℃で約１０分間アニーリングすることを含み、その後に、約６５０℃〜９５０℃の間の温度で約１分〜３０分間アニーリングする第２の工程が続く、こと、
を包含する、項目２３に記載の方法。
（項目２７）
上記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を上記シリコン基板上に成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
上記アニーリングすることは、
２つの工程アニーリングことであって、第１のアニーリング工程は約２５０℃で約１０分間、アルゴン中で行われ、その後に約８００℃で約１０分間アルゴン中における第２のアニーリングが続き、一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層が、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に成長する、ことを包含し、
該方法は、
約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされる、ことを包含する、項目２３に記載の方法。
（項目２８）
上記Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
上記アニーリングすることは、
約８００℃の温度で約１０分間、アルゴン中でアニーリングすることと、
一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることと、
約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて約３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされることとを包含する、項目２３に記載の方法。
本発明のより詳細な理解は、添付の図面とともに本発明の好ましい実施形態の以下の詳細な説明を参照することによって得られる。
本発明の方法は、引張り歪シリコン膜のためのバッファ層としてゲルマニウム含有量が高く（例えば、２０％から３０％以上の含有量）、厚い（例えば、１００ｎｍ〜５００ｎｍ）滑らかな緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）膜をもたらし、これら全てが高速ＭＯＳＦＥＴアプリケーションに用いられる。我々の先行研究および他の先行研究は、水素注入がそのような膜を製造するのに有効であることを明らかにした。しかしながら、現在および従来のの水素注入は双方とも費用がかかり、かつ、注入工程後に時間を要する。本発明の目的は、水素注入ドーズおよび／またはアニーリング温度および時間を低減することにより、費用を削減し、かつ、最終的な膜の性質を向上させることである。
本発明の方法は、概して図１において参照符号１０で示しており、図２〜図６に示された連続的工程が示されている。ここで、図１および図２を参照して、シリコン基板が準備され(１２)、約１００ｎｍ〜５００ｎｍの間の厚さを有する歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層（１４）がシリコン基板１２上に堆積される。Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層１４のゲルマニウム含有量は、２０％〜３０％（ｘ＝０．２〜０．３）またはそれ以上であり得る。勾配ゲルマニウムプロファイル（ｐｒｏｆｉｌｅ）もまた層１４に用いられ得る。成長条件およびソースガスが表面の粗さを最小化する一方で良好な結晶性を確保するように選択される。一般的に、低温成長（例えば、４００℃〜６００℃）が、準安定歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）膜を製造するために用いられる。
図１および図３を参照して、ホウ素イオンとシリコンイオンとを組み合わせたものが構造内に注入され（工程１６）、かつ、Ｈ＋イオンが構造内に注入される（工程１８）。どちらかのドーパントが、第１の注入された種であり得る。どちらにしても、注入範囲は同一である。シリコンイオンとヘリウムイオンとを組み合わせたものもまた、ホウ素／シリコンの代わりに用いられ得る。ホウ素ドーズは、広範囲（例えば、約５×１０１２／ｃｍ２〜１×１０１５／ｃｍ２）であり得る。シリコンイオンは、ヘリウムが用いられた場合のヘリウムと同様の範囲を有する。一般的に、ホウ素ドーズが高いほど、Ｈ＋ドーズは小さくなる。Ｈ＋ドーズは、約５×１０１４／ｃｍ２〜３×１０１６／ｃｍ２の範囲内であり、前述したように、ホウ素ドーズに依存する。注入エネルギーは、歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層１４の厚さによって決まり、ホウ素またはヘリウムと水素との注入範囲が同様であるように選択される。注入工程における汚染を避けるためには、薄い犠牲シリコン酸化物が、約５０Å〜３００Åの間の範囲内でＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層１４上に堆積される。
図１および図４を参照して、熱アニーリング工程２０を行うことにより、歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層１４を緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層２２に転化させる。これは、２つの工程プロセスであり得、つまり、低温アニーリングと、その後に続くより高温のアニーリングであり得る。アニーリングは、約６５０℃〜９５０℃の温度範囲で、アルゴン等の不活性環境中で約１分〜３０分間行われる。あるいは、低温プレアニーリングが、例えば、２５０℃で約１０分間用いられ得、その後により高温のアニーリングが続く。
図１および図５を参照して、所望のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）の厚さを得ることが必要とされる場合、緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層２４（本明細書において第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層とも呼ばれる）が、ここで緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層２２上に堆積され得、緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層２６を形成する。層２４は、厚さが１００ｎｍ以上であり得る。
ここで図６を参照して、引張り歪シリコン層２８は、複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層２６上に約５ｎｍ〜３０ｎｍの間の厚さまで堆積される。次いで、製造中のデバイスが完成される（３０）。
本発明の方法の代替的な実施形態は、３００ｎｍより厚い厚さまで歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層１４を成長させ、かつ、勾配ゲルマニウムプロファイルを有し、ゲルマニウム含有量が表面において２０％（ｘ＝０．２）より高い層１４を提供することである。ホウ素およびシリコン注入のドーズは、この場合において、約１×１０１４／ｃｍ２であり得、Ｈ＋注入のドーズは、約１×１０１６／ｃｍ２であり得る。あるいは、Ｈ＋注入が最初に行われ得、その後にホウ素／シリコン注入が続く。この場合も、ヘリウム／シリコンは、ホウ素／シリコンに代用され得、同様の注入パラメータを用いる。このような条件におけるアニーリングは、約２５０℃で約１０分間、アルゴン雰囲気中でアニーリングし、その後に約８００℃で約１０分間、アルゴン中でのアニーリングが続く。本発明の方法のさらなる変形は、キャップまたはチャネルとして、約５ｎｍ〜３０ｎｍの間の厚さまで引張り歪エピシリコン層の成長を含む。この場合、引張り歪シリコン層２８を堆積する必要がない。
本発明の方法のさらなる変形は、この場合においても、少なくとも３００ｎｍの厚さまで、勾配ゲルマニウムプロファイルを有し、かつ、ゲルマニウム含有量が表面において２０％（ｘ＝０．２）より高いＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであり、その後に、ホウ素注入（例えば、１×１０１４／ｃｍ２）、次いで、Ｈ＋注入（例えば、１×１０１６／ｃｍ２）が続き、あるいは、Ｈ＋注入の後にホウ素注入が続く。その後、構造は、約８００℃で約１０分間、アルゴン中でアニーリングされる。引張りエピシリコンキャップ、または引張りエピシリコンチャネルが約５ｎｍ〜３０ｎｍの間の厚さまで成長される。本発明の方法のこの実施形態において、第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層２４を堆積する必要はない。
ここで図７を参照して、本発明の好ましい方法の他の変形は、第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層３２（ここで、層３２は、一定（ｃｏｎｓｔａｎｔ）ゲルマニウムプロファイルまたは勾配（ｇｒａｄｅｄ）ゲルマニウムプロファイルのどちらか一方を有する）をシリコン基板１２上に成長させることと、ホウ素またはヘリウムと水素とを本明細内で前述したパラメータに従って注入することと、第１のアニーリング工程が約２５０℃で約１０分間、アルゴン中で行われ、その後に、約８００℃で約１０分間、アルゴン中における第２のアニーリングが続く２つの工程のアニーリングを行うこととである。この場合も同様に、一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルのどちらか一方を有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層３４は、第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層３２上に成長する。引張りエピシリコンキャップ層３６、または引張りエピシリコンチャネル層３６を、約５ｎｍ〜３０ｎｍの間の厚さまで成長させ、層厚が合わせて３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされる。
本発明の方法の他の実施形態は、一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルのどちらか一方を有する第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層３２を成長させることと、イオン注入と、約８００℃で約１０分間のアルゴン中における第１のアニーリング工程と、一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルのどちらか一方を有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層３４の成長とを含み、その後に、約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコンキャップ３６、または引張りエピシリコンチャネル３６の成長が続き、層厚が合わせて３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされる。
以上により、ホウ素またはヘリウムと水素とをともに注入することによって、ゲルマニウム含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法が開示された。本発明のさらなる改変および修正は、添付の特許請求の範囲で規定される本発明の範囲内で行われ得る。
本発明の方法のブロック図である。 Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）およびシリコンキャップ堆積の本発明の方法における一工程を示す。 Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）およびシリコンキャップ堆積の本発明の方法における一工程を示す。 Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）およびシリコンキャップ堆積の本発明の方法における一工程を示す。 Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）およびシリコンキャップ堆積の本発明の方法における一工程を示す。 Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）およびシリコンキャップ堆積の本発明の方法における一工程を示す。 Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）およびシリコンキャップ堆積の本発明の方法における一工程を示す。
符号の説明
１２ シリコン基板
１４ 歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層
１６、１８ イオン注入
２０ 熱アニーリング
２２、２４、２６ 緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層
２８ 引張り歪シリコン層

Claims (28)

  1. 半導体デバイスにおいて、ゲルマニウム含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法であって、
    シリコン基板を準備することと、
    歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと、
    該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層内にイオンを注入することと、
    アニーリングすることにより該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を緩和し、それにより、第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
    該半導体デバイスを完成することと
    を包含する、方法。
  2. 前記アニーリングの後、前記第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に第２の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
    該複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に引張り歪シリコン層を堆積することと
    をさらに包含する、請求項１に記載の方法。
  3. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、約４００℃〜６００℃の間の堆積温度で約１００ｎｍ〜５００ｎｍの間の厚さまでＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、準安定歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を製造することを包含する、請求項１に記載の方法。
  4. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、約２０％〜３０％（ｘ＝０．２〜０．３）以上の間のゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層と勾配ゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層との群から得られるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することを包含する、請求項３に記載の方法。
  5. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層内にイオンを注入することは、
    シリコンイオンと、ホウ素およびヘリウムとからなるイオンの群から得られるイオンと、を堆積することを包含し、
    Ｈ＋イオンを注入することをさらに包含する、請求項１に記載の方法。
  6. ホウ素イオンまたはヘリウムイオンのドーズは、約５×１０１２／ｃｍ２〜１×１０１５／ｃｍ２の間であり、シリコンイオンのドーズは、約５×１０１２／ｃｍ２〜１×１０１５／ｃｍ２の間であり、Ｈ＋ドーズは、約５×１０１４／ｃｍ２〜３×１０１６／ｃｍ２の範囲にある、請求項５に記載の方法。
  7. 前記アニーリングすることは、
    約６５０℃〜９５０℃の温度範囲で約１分〜３０分間、不活性環境の雰囲気中でアニーリングすること、または、
    ２つの工程プロセスにおいてアニーリングすることであって、第１の工程は約２５０℃で約１０分間アニーリングすることを含み、その後に、約６５０℃〜９５０℃の間の温度で約１分〜３０分間アニーリングする第２の工程が続く、こと、
    を包含する、請求項１に記載の方法。
  8. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
    約３００ｎｍの厚さまで歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであって、該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い勾配ゲルマニウムプロファイルを有する、ことを包含し、
    前記アニーリングすることは、
    約２５０℃で約１０分間、アルゴン雰囲気中でアニーリングすることであって、その後に約８００℃で約１０分間アルゴン中のアニーリングが続く、ことを包含する、請求項１に記載の方法。
  9. 約５ｎｍ〜３０ｎｍの間の厚さまで引張り歪エピシリコン層を成長させることをさらに包含する、請求項８に記載の方法。
  10. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い勾配ゲルマニウムプロファイルを有する歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を約３００ｎｍの厚さまで成長させることを包含し、
    前記アニーリングすることは、約８００℃で約１０分間、アルゴン中でアニーリングすることを包含し、
    該方法は、
    約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることをさらに包含する、請求項１に記載の方法。
  11. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
    第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を前記シリコン基板上に成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
    前記アニーリングすることは、
    ２つの工程アニーリングことであって、第１のアニーリング工程は約２５０℃で約１０分間、アルゴン中で行われ、その後に約８００℃で約１０分間アルゴン中における第２のアニーリングが続き、一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層が、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に成長する、ことを包含し、
    該方法は、
    約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされる、ことを包含する、請求項１に記載の方法。
  12. 前記Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
    第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
    前記アニーリングすることは、
    約８００℃の温度で約１０分間、アルゴン中でアニーリングすることと、
    一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることと、
    約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて約３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされることとを包含する、請求項１に記載の方法。
  13. 半導体デバイスにおいて、ゲルマニウム含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法であって、
    シリコン基板を準備することと、
    歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと、
    該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層内にイオンを注入することであって、該イオンは、シリコンイオンと、ホウ素およびヘリウムとからなるイオンの群から選択されるイオンとを含み、Ｈ＋イオンを注入することをさらに包含する、ことと、
    アニーリングすることにより該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を緩和し、それにより、第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
    該半導体デバイスを完成することと
    を包含する、方法。
  14. 前記アニーリングの後、前記第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に第２の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
    該複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に引張り歪シリコン層を堆積することと
    をさらに包含する、請求項１３に記載の方法。
  15. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
    約４００℃〜６００℃の間の堆積温度で約１００ｎｍ〜５００ｎｍの間の厚さまでＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、準安定歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を製造することと、
    約２０％〜３０％（ｘ＝０．２〜０．３）以上の間のゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層、または勾配ゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと
    を包含する、請求項１３に記載の方法。
  16. ホウ素イオン、ヘリウムイオン、およびシリコンイオンのドーズは、約５×１０１２／ｃｍ２〜１×１０１５／ｃｍ２の間であり、Ｈ＋ドーズは、約５×１０１４／ｃｍ２〜３×１０１６／ｃｍ２の範囲にある、請求項１３に記載の方法。
  17. 前記アニーリングすることは、
    約６５０℃〜９５０℃の温度範囲で約１分〜３０分間、不活性環境の雰囲気中でアニーリングすること、または、
    ２つの工程プロセスにおいてアニーリングすることであって、第１の工程は約２５０℃で約１０分間アニーリングすることを含み、その後に、約６５０℃〜９５０℃の間の温度で約１分〜３０分間アニーリングする第２の工程が続く、こと、
    を包含する、請求項１３に記載の方法。
  18. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
    約３００ｎｍの厚さまで歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであって、該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い勾配ゲルマニウムプロファイルを有する、ことを包含し、
    前記アニーリングすることは、
    約２５０℃で約１０分間、アルゴン雰囲気中でアニーリングすることであって、その後に約８００℃で約１０分間アルゴン中のアニーリングが続く、ことを包含する、請求項１３に記載の方法。
  19. 約５ｎｍ〜３０ｎｍの間の厚さまで引張り歪エピシリコン層を成長させることをさらに包含する、請求項１８に記載の方法。
  20. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い勾配ゲルマニウムプロファイルを有する歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を約３００ｎｍの厚さまで成長させることを包含し、
    前記アニーリングすることは、約８００℃で約１０分間、アルゴン中でアニーリングすることを包含し、
    該方法は、
    約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることをさらに包含する、請求項１３に記載の方法。
  21. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
    第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を前記シリコン基板上に成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
    前記アニーリングすることは、
    ２つの工程アニーリングことであって、第１のアニーリング工程は約２５０℃で約１０分間、アルゴン中で行われ、その後に約８００℃で約１０分間アルゴン中における第２のアニーリングが続き、一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層が、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に成長する、ことを包含し、
    該方法は、
    約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされる、ことを包含する、請求項１３に記載の方法。
  22. 前記Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
    第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
    前記アニーリングすることは、
    約８００℃の温度で約１０分間、アルゴン中でアニーリングすることと、
    一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることと、
    約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて約３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされることとを包含する、請求項１３に記載の方法。
  23. 半導体デバイスにおいて、ゲルマニウム含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法であって、
    シリコン基板を準備することと、
    歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと、
    該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層内にイオンを注入することであって、該イオンは、シリコンイオンと、ホウ素とヘリウムとからなるイオンの群から得られるイオンとを含み、Ｈ＋イオンを注入することをさらに包含する、ことと、
    アニーリングすることにより該歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を緩和し、それにより、第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
    該第１の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に第２の緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成することと、
    該複合緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に引張り歪シリコン層を堆積することと、
    該半導体デバイスを完成することと
    を包含する。
  24. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
    約４００℃〜６００℃の間の堆積温度で約１００ｎｍ〜５００ｎｍの間の厚さまでＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することにより、準安定歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を製造することと、
    約２０％〜３０％（ｘ＝０．２〜０．３）以上の間のゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層、または勾配ゲルマニウム含有量を有するＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することと
    を包含する、請求項２３に記載の方法。
  25. ホウ素イオン、ヘリウムイオン、およびシリコンイオンのドーズは、約５×１０１２／ｃｍ２〜１×１０１５／ｃｍ２の間であり、Ｈ＋ドーズは、約５×１０１４／ｃｍ２〜３×１０１６／ｃｍ２の範囲にある、請求項２３に記載の方法。
  26. 前記アニーリングすることは、
    約６５０℃〜９５０℃の温度範囲で約１分〜３０分間、不活性環境の雰囲気中でアニーリングすること、または、
    ２つの工程プロセスにおいてアニーリングすることであって、第１の工程は約２５０℃で約１０分間アニーリングすることを含み、その後に、約６５０℃〜９５０℃の間の温度で約１分〜３０分間アニーリングする第２の工程が続く、こと、
    を包含する、請求項２３に記載の方法。
  27. 前記歪Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
    第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を前記シリコン基板上に成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
    前記アニーリングすることは、
    ２つの工程アニーリングことであって、第１のアニーリング工程は約２５０℃で約１０分間、アルゴン中で行われ、その後に約８００℃で約１０分間アルゴン中における第２のアニーリングが続き、一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層が、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層上に成長する、ことを包含し、
    該方法は、
    約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされる、ことを包含する、請求項２３に記載の方法。
  28. 前記Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を堆積することは、
    第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることであって、該第１のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層は、一定プロファイルと勾配プロファイルとからなるゲルマニウムプロファイルの群から得られるゲルマニウムプロファイルを有する、ことを包含し、
    前記アニーリングすることは、
    約８００℃の温度で約１０分間、アルゴン中でアニーリングすることと、
    一定ゲルマニウムプロファイルまたは勾配ゲルマニウムプロファイルを有し、表面においてゲルマニウム含有量が２０％（ｘ＝０．２）より高い第２のＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層を成長させることと、
    約５ｎｍ〜３０ｎｍの間の厚さまで引張りエピシリコン層を成長させることであって、その結果、層厚が合わせて約３００ｎｍまたはそれ以上であるＳｉ１−ＸＧｅＸ（０＜ｘ＜１）層がもたらされることとを包含する、請求項２３に記載の方法。
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