JP2006351590A - マイクロデバイス内蔵基板およびその製造方法 - Google Patents

Abstract

【課題】機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスを内蔵し、小型化や薄型化が可能であるマイクロデバイス内蔵基板及びその製造方法を提供する。
【解決手段】第１配線を有する第１基板１０に、機能面に可動部または振動子が形成された機能素子を有するデバイス基板と、機能面に設けられて機能面を保護するキャビティを構成する保護部材と、機能面側に形成された突起電極とを有するマイクロデバイス２１が、突起電極が第１配線に接続し、かつ保護部材が第１基板に接しないようにマウントされ、マイクロデバイスの外周面を覆い、第１基板と前記マイクロデバイスの間隙を埋め込み、表面がマイクロデバイスのデバイス基板の上面と同じ高さとなるように第１基板上に樹脂層２７が形成され、第２配線を有する第２基板２８が樹脂層及びマイクロデバイス上に積層されている構成とする。
【選択図】図１

Description

本発明は、マイクロデバイス内蔵基板およびその製造方法に関し、特に、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＳＡＷ（Surface Acoustic Wave）素子、あるいはＦ−ＢＡＲ（Thin Film Bulk Acoustic Wave Resonators）などの機能面に可動部または振動子を持つ機能素子を有するマイクロデバイスを内蔵するマイクロデバイス内蔵基板およびその製造方法に関する。

近年、携帯電話やパーソナルコンピュータに代表されるモバイル機器においては、小型軽量化や多機能および高機能化が進んでおり、これらの機器を構成する部品や基板も同様に小型、薄型、軽量化や高密度実装化が進んでいる。また、半導体等のデバイスの実装に関しても、実装面積の小型化や伝達信号の高速化に伴い、モールドやセラミックパッケージによる実装から、いわゆるフリップチップ実装技術によりデバイスのベアチップを直接基板に実装し、封止する試みがとられている。

ところが、このフリップチップによるデバイスのダイレクト実装方法は、たとえば、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＳＡＷ（Surface Acoustic Wave）素子あるいはＦ−ＢＡＲ（Thin Film Bulk Acoustic Wave Resonators）などの機能面に可動部または振動子を持つマイクロデバイスの場合、機能面を封止材等で覆うことができないため、セラミックや金属、あるいはガラスなどの基板を用いて気密封止するパッケージ構造がとられている。

ＭＥＭＳなどのパッケージ構造として、特許文献１には、絶縁層と配線層とが積層された配線基板内のキャビティに、機能面に振動子または可動部を持つマイクロデバイスが設けられた半導体チップが実装されており、キャビティに露出する絶縁層の表面、及び中空部内面における絶縁層と配線層との境界を覆うようにしてキャビティ内面に疎水性材料の膜が形成され、キャビティの上面が金属膜で覆われて構成されている素子内蔵基板が開示されている。

また、特許文献２には、配線基板中に形成されたキャビティに素子が複数の導電性バンプを介して実装されて、素子の機能面と、キャビティの内面との間に間隙が形成されており、その間隙と、間隙以外のキャビティ内の空間とを気密に隔てる封止材が導電性バンプの周囲に形成されている素子実装基板が開示されている。

また、特許文献３には、接着シートにのみ厚さ方向を貫通するくり抜き部を形成して、接着シートを挟むようにコア基板を重ねて加熱加圧し、接着シートの一方の面に接着された一方のコア基板の、くり抜き部に重なる部分を厚さ方向にくり抜いて接着シートのくり抜き部とつなげて素子内臓基板のキャビティを形成する、素子内臓用のキャビティの形成方法と、そのようにして形成されたキャビティを有する素子内臓基板が開示されている。

しかしながら、特許文献１〜３に示された構造や形成方法では、半導体チップを内蔵するキャビティを半導体チップの大きさよりも相当大きくする必要があることから、マイクロデバイスを組み込んだモジュールまたは半導体装置のサイズや厚みが大きくなってしまうという不利益があった。
特開２００４−１７９５７３号公報 特開２００４−３１６５１号公報 特開２００４−３５６１８８号公報

本発明の目的は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが組み込まれてなり、小型化や薄型化が可能であるマイクロデバイス内蔵基板とその製造方法を提供することである。

上記の課題を解決するため、本発明のマイクロデバイス内蔵基板は、第１配線を有する第１基板と、機能面に可動部または振動子が形成された機能素子を有するデバイス基板と、前記機能面に設けられて前記機能面を保護するキャビティを構成する保護部材と、前記機能面側に形成された突起電極とを有し、前記突起電極が前記第１配線に接続し、かつ前記保護部材が前記第１基板に接しないように前記第１基板上にマウントされたマイクロデバイスと、前記マイクロデバイスの外周面を覆い、前記第１基板と前記マイクロデバイスの間隙を埋め込み、表面が前記マイクロデバイスの前記デバイス基板の上面と同じ高さとなるように前記第１基板上に形成された樹脂層と、第２配線を有し、前記樹脂層及び前記マイクロデバイス上に積層された第２基板とを有する。

上記の本発明のマイクロデバイス内蔵基板は、第１配線を有する第１基板にマイクロデバイスがマウントされている。ここでマイクロデバイスは、機能面に可動部または振動子が形成された機能素子を有するデバイス基板と、機能面に設けられて機能面を保護するキャビティを構成する保護部材と、機能面側に形成された突起電極とを有し、突起電極が第１配線に接続し、かつ保護部材が第１基板に接しないようにマウントされている。また、マイクロデバイスの外周面を覆い、第１基板と前記マイクロデバイスの間隙を埋め込み、表面がマイクロデバイスのデバイス基板の上面と同じ高さとなるように第１基板上に樹脂層が形成されており、第２配線を有する第２基板が樹脂層及びマイクロデバイス上に積層されている。

また、上記の課題を解決するため、本発明のマイクロデバイス内蔵基板の製造方法は、第１配線を有する第１基板上に、機能面に可動部または振動子が形成された機能素子を有するデバイス基板と、前記機能面に設けられて前記機能面を保護するキャビティを構成する保護部材と、前記機能面側に形成された突起電極とを有するマイクロデバイスを、前記突起電極が前記第１配線に接続し、かつ前記保護部材が前記第１基板に接しないように、マウントする工程と、前記マイクロデバイスの外周面を覆い、前記第１基板と前記マイクロデバイスの間隙を埋め込んで、前記第１基板上に樹脂層を形成する工程と、前記樹脂層と前記マイクロデバイスの前記デバイス基板を上面から研磨して前記樹脂層と前記デバイス基板を薄膜化する工程と、第２配線を有する第２基板を前記樹脂層及び前記マイクロデバイス上に積層する工程とを有する。

上記の本発明のマイクロデバイス内蔵基板の製造方法は、第１配線を有する第１基板上に、機能面に可動部または振動子が形成された機能素子を有するデバイス基板と、機能面に設けられて機能面を保護するキャビティを構成する保護部材と、機能面側に形成された突起電極とを有するマイクロデバイスを、突起電極が第１配線に接続し、かつ保護部材が第１基板に接しないように、マウントする。
次に、マイクロデバイスの外周面を覆い、第１基板とマイクロデバイスの間隙を埋め込んで、第１基板上に樹脂層を形成する。
次に、樹脂層とマイクロデバイスのデバイス基板を上面から研磨して樹脂層とデバイス基板を薄膜化する。
次に、第２配線を有する第２基板を樹脂層及びマイクロデバイス上に積層する。

本発明のマイクロデバイス内蔵基板は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが、機能面を保護するキャビティ側から第１基板上にマウントされた構成であって、マイクロデバイスの外周の樹脂層とマイクロデバイスのデバイス基板の研磨による薄膜化などが可能であり、小型化や薄型化が可能である。

また、本発明のマイクロデバイス内蔵基板の製造方法は、樹脂層とマイクロデバイスのデバイス基板を上面から研磨して樹脂層とデバイス基板を薄膜化することにより、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが組み込まれてなるマイクロデバイス内蔵基板を、小型化や薄型化して製造することができる。

以下、本発明の実施形態に係るマイクロデバイス内蔵基板およびその製造方法について図面を参照して説明する。

第１実施形態
図１は本実施形態に係るマイクロデバイス内蔵基板の断面図である。
ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの可動部または振動子を持つ機能素子を備えたマイクロデバイスを内蔵した基板である。

例えば、樹脂などからなる３層の絶縁層（１１〜１３）と銅などからなる４層の配線層（１４〜１７）が交互に積層され、さらに配線層間を接続する垂直配線（１８〜２０）が形成されており、４層の配線層（１４〜１７）及び垂直配線（１８〜２０）などからなる第１配線が形成された第１基板１０が構成されている。
ここで、第１基板の一方の表面において、絶縁層１３と配線層１７の一部が除去されて凹部Ｒが形成されている。

上記の構成の第１基板１０上に、マイクロデバイス２１がマウントされている。
ここで、マイクロデバイス２１は、半導体からなるデバイス基板２２の機能面２３にＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの可動部または振動子を持つ機能素子が形成されており、さらにこの機能面２３に機能面２３を保護するキャビティＣを構成するようにガラスなどからなるキャップ２４が樹脂などの接着層２５で接着されて保護部材が設けられ、機能面２３側には機能素子などに接続する金スタッドバンプやハンダボールバンプなどのバンプ（突起電極）２６が形成されている構成であって、バンプ２６が第１基板１０の第１配線に接続し、かつキャップ２４と接着層２５からなる保護部材が第１基板１０に接しないように、マウントされている。
マイクロデバイス２１の機能面２３と保護部材の内面から構成されるキャビティＣは、例えば、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている。

ここで、デバイス基板２２上でキャップ２４と接着層２５からなる保護部材はバンプ２６より突出して設けられているが、保護部材が第１基板１０の凹部Ｒに挿入するようにマイクロデバイス２１が第１基板１０上にマウントされていればよく、キャップ２４と接着層２５からなる保護部材が第１基板１０に接しないように構成されていればよい。

上記のマイクロデバイス２１の外周面を覆い、第１基板１０とマイクロデバイス２１の間隙を埋め込んで、第１基板１０上に樹脂層２７が形成されている。
ここで、上記のように第１基板１０に凹部Ｒが設けられ、マイクロデバイス２１の保護部材が第１基板１０の凹部Ｒに嵌入するようにマイクロデバイス２１がマウントされている構成では、樹脂層２７は凹部Ｒ内において第１基板１０とマイクロデバイス２１の間隙を埋め込んで形成されている。

上記のマイクロデバイス２１と樹脂層２７の表面は研磨されていることなどで、樹脂層２７の表面がマイクロデバイス２１のデバイス基板２２の上面と同じ高さとなっている。例えば、研磨によってデバイス基板２２の板厚とバンプ２６の高さの和が２００μｍ以下、より好ましくは１００μｍ以下にまで薄膜化されていることが好ましい。

さらに、樹脂層２７及びマイクロデバイス２１上に第２基板２８が積層されている。
第２基板２８は、例えば、樹脂などからなる絶縁層２９の両面に銅などからなる配線層（３０，３１）が形成されており、さらに配線層間を接続する垂直配線３２が形成されており、配線層（３０，３１）及び垂直配線３２などからなる第２配線が形成された構成である。
上記の第２配線の一部として、配線層３０上に銅などからなるポスト（突起配線）３３が突出して形成されていて、ポスト３３が樹脂層２７を貫通して第１基板１０の第１配線に接続されている。

上記の本実施形態のマイクロデバイス内蔵基板は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが、機能面を保護するキャビティ側から第１基板上にマウントされた構成（フリップチップ実装）となっており、マイクロデバイスの外周の樹脂層とマイクロデバイスのデバイス基板の研磨による薄膜化などが可能であり、小型化や薄型化が可能である。

次に、本実施形態に係るマイクロデバイス内蔵基板の製造方法について説明する。
図２（ａ）〜図４（ｂ）は本実施形態に係るマイクロデバイス内蔵基板の製造方法を説明する断面図である。

まず、最初に、図２（ｂ）に示す、半導体からなるデバイス基板２２の機能面２３にＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの可動部または振動子を持つ機能素子が形成されており、さらにこの機能面２３に機能面２３を保護するキャビティＣを構成するようにガラスなどからなるキャップ２４が樹脂などの接着層２５で接着されて保護部材が設けられ、機能面２３側には機能素子などに接続する金スタッドバンプやハンダボールバンプなどのバンプ（突起電極）２６が形成された構成のマイクロデバイス２１を別途形成しておく。
これは、０レベルパッケージと称されるもので、例えば、デバイス基板２２の機能面２３に機能素子を形成し、機能面を保護するキャビティＣを構成するように、所定のサイズに個片化したガラスなどのキャップ２４を樹脂などの接着層２５により接着して、機能面２３を気密封止する。
上記の封止の工程を、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気で行うことにより、キャビティＣ内を、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気にそれぞれ保持することができる。
上記のようにマイクロデバイスをパッケージ化することで、マイクロデバイスのハンドリングが容易になる。
ここで、例えば、マイクロデバイス２１において、デバイス基板２２上でキャップ２４と接着層２５からなる保護部材がバンプ２６より突出して設けられた構成とする。

次に、図２（ａ）に示すように、樹脂などからなる３層の絶縁層（１１〜１３）と銅などからなる４層の配線層（１４〜１７）を交互に積層し、さらに配線層間を接続する垂直配線（１８〜２０）を形成して第１基板１０を形成する。４層の配線層（１４〜１７）及び垂直配線（１８〜２０）などから第１基板１０の第１配線が構成されている。
また、第１基板１０の一方の表面において、絶縁層１３と配線層１７の一部を除去して凹部Ｒを形成する。

次に、図２（ｂ）に示すように、第１配線を有する第１基板１０上に、上記のマイクロデバイス２１を、バンプ２６が第１基板１０の第１配線に接続し、かつキャップ２４と接着層２５からなる保護部材が第１基板１０に接しないように、フリップチップでマウントする。
本実施形態では、上記のようにデバイス基板２２上でキャップ２４と接着層２５からなる保護部材がバンプ２６より突出して設けられた構成に対応するように、第１基板１０の一方の表面に凹部Ｒが設けられており、保護部材が凹部Ｒに挿入するようにマウントする。

次に、図３（ａ）に示すように、マイクロデバイス２１の外周面を覆い、第１基板１０とマイクロデバイス２１の間隙を埋め込んで、第１基板１０上に未硬化の樹脂層２７ｂを形成する。本実施形態においては、凹部Ｒ内の第１基板１０とマイクロデバイス２１の間隙を埋め込むようにして樹脂層２７ｂを形成する。
上記の未硬化の樹脂層としては、プリプレグと呼ばれる、炭素繊維やガラス繊維などの織物もしくは一方向に引き揃えた繊維にエポキシ樹脂などの各種樹脂を含浸させ、自身の形状を保つ程度に完全硬化させないでシート状に成形した樹脂含浸シートを使用する。
例えば、予めマイクロデバイスに相当する部分をくり抜いたプリプレグを張り合わせて、成形し、第１基板とマイクロデバイス及びキャップなどの保護部材との隙間にプリプレグが入り込み、より気密な構造とする。ここで、プリプレグの厚みは、マイクロデバイスの厚みより少し厚い、例えば３００〜４００μｍ程度が望ましい。
上記のようにマイクロデバイスの機能面を保護するキャビティが保護部材と樹脂層で２重に保護する構成とするので、機能面の気密封止能力を高めることができる。

次に、図３（ｂ）に示すように、樹脂層２７ｂとマイクロデバイス２１のデバイス基板２２を上面から研磨して、樹脂層２７ｂとデバイス基板２２を薄膜化する。
例えば、デバイス基板２２の板厚とバンプ２６の高さの和が２００μｍ以下となるように研磨することが好ましく、さらには１００μｍ以下にすることが好ましい。

次に、図４（ａ）に示すように、例えば、樹脂などからなる絶縁層２９の両面に銅などからなる配線層（３０，３１）が形成されており、さらに配線層間を接続する垂直配線３２が形成されており、配線層（３０，３１）及び垂直配線３２などからなる第２配線が形成された構成の第２基板２８を樹脂層２７ｂとデバイス基板２２の側から積層させる。
ここで、上記の第２配線の一部として、配線層３０上に銅などからなるポスト（突起配線）３３が突出して形成されている。

上記のように第２基板を積層した結果、図４（ｂ）に示すように、ポスト３３が未硬化の樹脂層２７ｂを貫通して第１基板１０の第１配線に接続するようにして、積層する。
第２基板２８を積層した後に未硬化の樹脂層２７ｂの硬化処理を行い、図１に示すように、硬化した樹脂層２７とする。
上記のように予め銅などのポストを形成した第２基板を積層することにより、基板成形と一括で第１配線と第２配線を接続する配線（ビア）形成をすることが可能になる。このように、銅などのポストを基材に貫通させて電気的に接続させることは、層間厚みである樹脂層２７を薄くすることで可能になったものである。

本実施形態のマイクロデバイス内蔵基板の製造方法は、樹脂層とマイクロデバイスのデバイス基板を上面から研磨して樹脂層とデバイス基板を薄膜化することにより、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが組み込まれてなるマイクロデバイス内蔵基板を、小型化や薄型化して製造することができる。

本実施形態においては、第１基板と第２基板を接続する配線となるポストの設計の自由度が高まり、ポストは０．１ｍｍ以下の径で形成でき、同サイズの基板で実装面積を広くとることが可能になり、製品の小型化が実現できる。

また、マイクロデバイスの基板内蔵化、基板の薄型化、基板間の配線となるポストの小径化等により、マイクロデバイス内蔵基板の小型化及び薄型化を実現できる。
また、基板の積層成形工程と一括で封止や基板間の配線形成を行うことができ、工程短縮も実現できる。

本実施形態において、１個のマイクロデバイス内蔵基板を製造する方法について図示して説明しているが、複数の同一ピースを面付けした集合体（基板）からなるワ−クをハンドリングして一括製造することが可能である。この場合には、第１基板、マイクロデバイス、樹脂層及び第２基板を積層した後、金型成形やダイシングなどで個々のモジュールに分割し、場合によっては、このワークのまま、はんだ付け等で表面実装部品を搭載してから、分割してもよい。

第２実施形態
図５は本実施形態に係るマイクロデバイス内蔵基板の断面図である。
図１に示す第１実施形態と同様であるが、第１基板１０の第１配線と第２基板２８の第２配線を接続するように第２基板２８の第２配線の一部としてポスト（突起配線）が形成されている代わりに、第２基板２８と樹脂層２７を貫通する開口孔Ｖが形成されており、開口孔Ｖの内部に導電体が埋め込まれて、第１配線と第２配線を接続するプラグ３４が形成されていることが異なる。
上記の他は、実質的に第１実施形態のマイクロデバイス内蔵基板と同様である。

次に、本実施形態に係るマイクロデバイス内蔵基板の製造方法について説明する。
図６（ａ）〜図７（ｂ）は本実施形態に係るマイクロデバイス内蔵基板の製造方法を説明する断面図である。

まず、第１実施形態と同様にして、第１基板１０上にマイクロデバイス２１をフリップチップでマウントし、その外周において第１基板１０上に未硬化の樹脂層２７ｂを形成する。

次に、図６（ａ）に示すように、未硬化の樹脂層２７ｂの硬化処理を行い、硬化した樹脂層２７とする。

次に、図６（ｂ）に示すように、硬化した樹脂層２７とマイクロデバイス２１のデバイス基板２２を上面から研磨して、樹脂層２７とデバイス基板２２を薄膜化する。
例えば、デバイス基板２２の板厚とバンプ２６の高さの和が２００μｍ以下となるように研磨することが好ましく、さらには１００μｍ以下にすることが好ましい。

次に、図７（ａ）に示すように、例えば、樹脂などからなる絶縁層２９の両面に銅などからなる配線層（３０，３１）が形成されており、さらに配線層間を接続する垂直配線３２が形成されており、配線層（３０，３１）及び垂直配線３２などからなる第２配線が形成された構成の第２基板２８を樹脂層２７とデバイス基板２２の側から積層させる。

次に、図７（ｂ）に示すように、フォトリソグラフィー工程によるレジスト膜のパターン形成及び異方性エッチングなどのエッチング処理を施し、第１基板と第２基板を接続させる位置において第２基板２８及び樹脂層２７を貫通する開口孔Ｖを形成する。ここで、第１基板の配線層１７の表面でエッチングを停止させるように、配線層１７の表面にエッチングストッパを形成しておくこくことができる。
さらに、開口孔Ｖを導電体で埋め込んで、第２基板２８の第２配線の一部として第１基板１０の第１配線に接続するプラグ配線を形成し、図５に示す構成とする。
上記の開口孔の形成によるプラグ配線形成においては、層間厚みである樹脂層２７を薄くすることで、径の小さい開口孔で接続することが可能になったものである。

本実施形態のマイクロデバイス内蔵基板の製造方法は、樹脂層とマイクロデバイスのデバイス基板を上面から研磨して樹脂層とデバイス基板を薄膜化することにより、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが組み込まれてなるマイクロデバイス内蔵基板を、小型化や薄型化して製造することができる。

第３実施形態
上記の実施形態では、図面上、機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスとしてＭＥＭＳについて示しているが、これに限らず、例えば図８に示す構造のＦ−ＢＡＲや、ＳＡＷ素子などを備えたマイクロデバイスを内蔵するようにしてもよい。
図８は、Ｆ−ＢＡＲの一例の構成を示す模式断面図である。
例えば、デバイス基板４０に、所定の共振領域を構成する空隙４１を介して、下部電極４２、圧電膜４３および上部電極４４の積層体からなる弾性共振膜が形成されている。
下部電極４２および上部電極４４は、例えばＡｌ、Ｐｔ、Ａｕ、Ｃｕ、Ｗ、Ｍｏ、Ｔｉなどの導電性材料からなり、例えば０．１〜０．５μｍの膜厚で形成されている。
また、圧電膜４３は窒化アルミニウムや酸化亜鉛などの圧電材料からなり、ｃ軸に高配向した緻密な膜となっており、優れた圧電特性と弾性特性を備えた圧電膜であり、例えば１．５μｍ以下の膜厚で形成されている。
空隙４１は、下部電極４２の端部に屈曲して形成された足部により支えられており、空隙４１の高さは例えば数μｍ程度である。
下部電極４２、上部電極４４および圧電膜４３の膜厚や空隙４１の高さなどは、共振周波数に合わせて適宜調整することができる。

本発明によれば、デバイスを基板に内蔵した層を薄くすることにより、ポスト（突起配線）による貫通接続が可能になり、工程短縮によるコストダウンが可能で、第１配線と第２配線を接続する配線（ビア）をランダムに設計可能になって基板設計自由度が高まる。
基板を研磨して薄くすることにより、マイクロデバイス内蔵基板そのものの厚みも薄くでき、マイクロデバイス内蔵基板を用いた製品の薄型化を実現することができる。
マイクロデバイスの基板内蔵化、および、基板間の配線の小径化により、実装面積を増やすことが可能になり、マイクロデバイス内蔵基板を用いた製品の小型化を実現することができる。
基板の積層と同時に、デバイスの中空パッケージを行うことにより、工程の短縮、コストダウンが実現できる。

本発明は上記の実施形態に限定されない。
例えば、ＭＥＭＳの他、ＳＡＷ素子やＦ−ＢＡＲなどの機能素子を有するマイクロデバイスを内蔵した半導体装置とすることも可能である。
樹脂層や配線を積層させる層数は実施形態に限らず、何層であってもよい。
基板内には、静電容量素子やインダクタンス、電気抵抗素子などの受像素子を適宜組み込むことが可能である。さらに、トランジスタなどの能動素子が形成された半導体チップを適宜組み込むことが可能である。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。

本発明のマイクロデバイス内蔵基板は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子を持つマイクロデバイスを内蔵するマイクロデバイス内蔵基板に適用できる。
本発明のマイクロデバイス内蔵基板の製造方法は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子を持つマイクロデバイスを内蔵する基板を製造する方法に適用できる。

図１は本発明の第１実施形態に係るマイクロデバイス内蔵基板の模式断面図である。 図２（ａ）及び（ｂ）は本発明の第１実施形態に係るマイクロデバイス内蔵基板の製造工程を示す模式断面図である。 図３（ａ）及び（ｂ）は本発明の第１実施形態に係るマイクロデバイス内蔵基板の製造工程を示す模式断面図である。 図４（ａ）及び（ｂ）は本発明の第１実施形態に係るマイクロデバイス内蔵基板の製造工程を示す模式断面図である。 図５は本発明の第２実施形態に係るマイクロデバイス内蔵基板の模式断面図である。 図６（ａ）及び図６（ｂ）は本発明の第２実施形態に係るマイクロデバイス内蔵基板の製造工程を示す模式断面図である。 図７（ａ）及び図７（ｂ）は本発明の第２実施形態に係るマイクロデバイス内蔵基板の製造工程を示す模式断面図である。 図８は本発明の第３実施形態に係るマイクロデバイス内蔵基板のマイクロデバイスが有するＦ−ＢＡＲの模式断面図である。

符号の説明

１０…第１基板、１１〜１３…絶縁層、１４〜１７…配線層、１８〜２０…垂直配線、２１…マイクロデバイス、２２…デバイス基板、２３…機能面、２４…キャップ、２５…接着層、２６…バンプ、２７…樹脂層、２８…第２基板、２９…絶縁層、３０，３１…配線層、３２…垂直配線、３３…ポスト（突起配線）、３４…プラグ、４０…デバイス基板、４１…空隙、４２…下部電極、４３…圧電膜、４４…上部電極、Ｃ…キャビティ、Ｒ…凹部、Ｖ…開口孔

Claims (10)

1. 第１配線を有する第１基板と、
   機能面に可動部または振動子が形成された機能素子を有するデバイス基板と、前記機能面に設けられて前記機能面を保護するキャビティを構成する保護部材と、前記機能面側に形成された突起電極とを有し、前記突起電極が前記第１配線に接続し、かつ前記保護部材が前記第１基板に接しないように前記第１基板上にマウントされたマイクロデバイスと、
   前記マイクロデバイスの外周面を覆い、前記第１基板と前記マイクロデバイスの間隙を埋め込み、表面が前記マイクロデバイスの前記デバイス基板の上面と同じ高さとなるように前記第１基板上に形成された樹脂層と、
   第２配線を有し、前記樹脂層及び前記マイクロデバイス上に積層された第２基板と
   を有するマイクロデバイス内蔵基板。
2. 前記デバイス基板上で前記保護部材は前記突起電極より突出して設けられており、
   前記第１基板に凹部が形成されており、
   前記保護部材が前記凹部に嵌入するように前記マイクロデバイスが前記第１基板上にマウントされており、
   前記樹脂層が前記凹部内の前記第１基板と前記マイクロデバイスの間隙を埋め込んで形成されている
   請求項１に記載のマイクロデバイス内蔵基板。
3. 前記デバイス基板の板厚と前記突起電極の高さの和が２００μｍ以下である
   請求項１に記載のマイクロデバイス内蔵基板。
4. 前記第２配線の一部が前記樹脂層を貫通して前記第１配線に接続されている
   請求項１に記載のマイクロデバイス内蔵基板。
5. 前記第２配線の一部が前記第２基板及び前記樹脂層を貫通して形成されている
   請求項４に記載のマイクロデバイス内蔵基板。
6. 第１配線を有する第１基板上に、機能面に可動部または振動子が形成された機能素子を有するデバイス基板と、前記機能面に設けられて前記機能面を保護するキャビティを構成する保護部材と、前記機能面側に形成された突起電極とを有するマイクロデバイスを、前記突起電極が前記第１配線に接続し、かつ前記保護部材が前記第１基板に接しないように、マウントする工程と、
   前記マイクロデバイスの外周面を覆い、前記第１基板と前記マイクロデバイスの間隙を埋め込んで、前記第１基板上に樹脂層を形成する工程と、
   前記樹脂層と前記マイクロデバイスの前記デバイス基板を上面から研磨して前記樹脂層と前記デバイス基板を薄膜化する工程と、
   第２配線を有する第２基板を前記樹脂層及び前記マイクロデバイス上に積層する工程と
   を有するマイクロデバイス内蔵基板の製造方法。
7. 前記マイクロデバイスとして前記デバイス基板上で前記保護部材が前記突起電極より突出して設けられたマイクロデバイスを用い、
   前記第１基板として凹部が形成された基板を用い、
   前記マイクロデバイスを前記第１基板上にマウントする工程においては、前記保護部材が前記凹部に嵌入するようにマウントし、
   前記樹脂層を形成する工程においては、前記凹部内の前記第１基板と前記マイクロデバイスの間隙を埋め込んで形成する
   請求項６に記載のマイクロデバイス内蔵基板の製造方法。
8. 前記樹脂層と前記デバイス基板を薄膜化する工程においては、前記デバイス基板の板厚と前記突起電極の高さの和が２００μｍ以下となるように研磨する
   請求項６に記載のマイクロデバイス内蔵基板の製造方法。
9. 前記第２配線の一部として前記樹脂層の厚み相当の高さの突起配線が形成された第２基板を用い、
   前記樹脂層を形成する工程において、未硬化の樹脂層を形成し、
   前記第２基板を積層する工程において前記突起配線が前記樹脂層を貫通して前記第１配線に接続するように積層し、
   前記第２基板を積層する工程の後に、前記樹脂層を硬化させる工程をさらに有する
   請求項６に記載のマイクロデバイス内蔵基板の製造方法。
10. 前記樹脂層を形成する工程と前記樹脂層と前記デバイス基板を薄膜化する工程の間に前記樹脂層を硬化させる工程をさらに有し、
    前記第２基板を積層する工程の後に、前記第２基板及び前記樹脂層を貫通する開口孔を形成する工程と、前記開口孔を導電体で埋め込んで前記第２配線の一部として前記第１配線に接続する配線を形成する工程とをさらに有する
    請求項６に記載のマイクロデバイス内蔵基板の製造方法。
    

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