JP2006229270A - トランジスタ論理回路 - Google Patents

Abstract

【課題】 トランジスタ論理回路を高速化する。
【解決手段】 入力インバータ部１０において、複数の入力信号ａ，ｂ，ｃを反転して相補的な信号／ａ，／ｂ，／ｃを生成し、これらの入力信号と相補的な信号を論理回路網２０に与える。論理回路網２０は、与えられた信号によって導通状態が相補的に制御される複数対のデプレッション型のＮＭＯＳ（ＮＤＭＯＳ）で構成されている。ＮＤＭＯＳは閾値電圧が負に設定されているので、ゲート電圧が０Ｖでもドレイン電流が流れて完全なオフ状態とはならない。このため、オフ状態からオン状態への変化が迅速であると共に、論理演算結果の信号が出力されるノードＭの“Ｈ”レベルの信号を電源電位ＶＤＤと同じ電位まで引き上げることができる。ノードＭの信号は、出力バッファ部３０から出力信号ＯＵＴとして出力される。
【選択図】 図１

Description

本発明は、トランジスタ論理回路に関するものである。

特願２００４−３４０７４号 M.Muntearu他、"Single Ended Pass-Transistor Logic for Low Power Design"，ASILOMAR Conference on Signals,Systems and Computer,Monterey CA.,Oct.24-27.1999

ＬＳＩの高集積化と高性能化の進展により、その低消費電力化や高速化といった技術的な要求が強くなってきている。ＣＭＯＳＬＳＩでは、消費電力が電源電圧の２乗に比例するため、電源電圧を下げることが低消費電力化に対する最も有効な手段である。しかし、電源電圧を下げることは、ＣＭＯＳＬＳＩの動作速度の低下につながる。従って、今後のＬＳＩの高性能化には、トランジスタの低電圧化、及び電源電圧の低下を図りつつ、動作速度を維持する回路設計法が必要となってくる。電源電圧の低下を図りつつ、動作速度を維持する回路設計法の１つとして提案されているのが、シングル・エンド型のパス・トランジスタによる論理回路（Single Ended Pass-Transistor Logic：以下「ＳＰＬ」という）である。

ＳＰＬは入力インバータ部と、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）を用いた論理回路網と、この論理回路網の出力信号を電源電位ＶＤＤに対応する論理レベルに変換して出力する出力バッファ部とで構成されることを特徴としている。上記非特許文献１には、通常のシリコン基板を用いてＭＯＳトランジスタを構成するバルクＭＯＳによるＳＰＬについての詳細な説明が行われている。

図２は、上記非特許文献１中に例示された従来のＳＰＬによる桁上げ回路の構成図である。

入力インバータ部は、それぞれ入力信号Ａ，Ｂ，Ｃを反転して反転信号／Ａ，／Ｂ，／Ｃ（但し、「／」は反転を意味する）を出力する３個のインバータを有しており、入力信号と反転信号からなる相補的なセットの信号を生成するものである。

論理回路網は、入力信号Ａ，Ｂ，Ｃに応じた論理信号を生成してノードＮに出力するもので、それぞれ相補的な信号Ｂ，／Ｂ及びＣ，／Ｃによって導通状態が制御される複数対のＮＭＯＳで構成されている。対となるＮＭＯＳによる論理回路網は、信号Ａ，／Ａ，Ｂ，／Ｂ，Ｃ，／Ｃに応じてオン状態に制御されるＮＭＯＳによる経路（パス）によって、所定の論理に従った信号がノードＮに出力されるように構成されている。

出力バッファ部は、ノードＮの信号を反転して所定の“Ｈ”，“Ｌ”の論理レベルの出力信号ＯＵＴを出力するもので、入力側がノードＮに接続されたインバータと、このノードＮと電源電位ＶＤＤの間に接続されてインバータの出力信号でオン・オフ制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）で構成されている。

このＳＰＬでは、入力信号Ａ，Ｂ，Ｃは入力インバータ部によってその反転信号／Ａ，／Ｂ，／Ｃが生成され、対となる相補的な信号として論理回路網のＮＭＯＳのゲートに与えられる。これにより、論理回路網のＮＭＯＳは入力信号に応じてオンまたはオフにスイッチされ、ノードＮに対して接地電位ＧＮＤへの放電パス、または電源電位ＶＤＤへの充電パスが構成される。そして、論理動作の結果がノードＮに出力され、このノードＮの信号が出力バッファ部のインバータで反転されて出力信号ＯＵＴとして出力される。

このように、この論理回路網では、ＮＭＯＳの閾値電圧Ｖｔｎ（例えば、０．２Ｖ程度）の入力電圧の変化で、ノードＮに対する放電パス、または充電パスが形成されるので、電源電位ＶＤＤの１／２を論理閾値電圧とするＣＭＯＳ論理回路に比べて高速動作が可能になる。このことは、ＳＰＬは、論理閾値電圧が存在するＣＭＯＳ論理回路に比べて、動作電圧の低減と高速動作が可能になることを意味する。

しかしながら、前記ＳＰＬでは、次のような課題があった。
例えば、図２中の論理回路網において、ノードＮに接続されるＮＭＯＳは、入力側がドレイン、出力側（即ち、ノードＮ側）がソースとなっており、ゲートには信号Ｃ（または、信号／Ｃ）が与えられている。ドレイン電流は、ドレインからソースへ流れる。ゲート・ソース間電圧Ｖｇｓはゲートとソース間の電圧であり、ゲート電圧の変化直後は、Ｖｇｓ＝ＶＤＤ（電源電圧）となっている。入力側からノードＮへ充電電流が流れると、このノードＮと接地電位ＧＮＤの間に接続される図示しない負荷容量が充電され、ノードＮの電位は上昇する。これに伴い、ゲート・ソース間電圧Ｖｇｓは減少する。

ゲート・ソース間電圧Ｖｇｓが減少すると、充電電流が減少して充電速度が低下する。更に、ノードＮの電位がＶＤＤ−Ｖｔｎまで上昇すると、ＮＭＯＳのゲート電圧はＶｇｓ＝Ｖｔｎとなり、このＮＭＯＳはオフ状態となってそれ以降は電流が流れない。従って、ノードＮの電位は、最大でもＶＤＤ−Ｖｔｎまでしか上昇しない。

図２中の出力バッファ部は、外部に通常の論理レベル（即ち、電源電位ＶＤＤまたは接地電位ＧＮＤ）の出力信号ＯＵＴを生成するためのものである。出力バッファ部では、ノードＮのレベルがＶＤＤ−Ｖｔｎまで上昇すると、インバータの出力信号が“Ｌ”となってＰＭＯＳがオン状態になる。これにより、電源電位ＶＤＤからＰＭＯＳを通して、ノードＮに対する充電パスが形成される。このように、インバータの出力信号を用いてＰＭＯＳをスイッチすることにより、ノードＮの充電動作を補助するようにしている。しかし、ＰＭＯＳをスイッチするためには、インバータによる遅延時間が必要である。そのため、ノードＮの充電パスの形成はインバータの遅延時間だけ遅れることになり、高速化が制約されるという課題があった。

本発明は、ノードＮの充電動作を高速化することにより、トランジスタ論理回路を高速化することを目的としている。

本発明は、複数の入力信号によって導通状態が相補的に制御される複数対のトランジスタで構成され、該入力信号の論理演算結果の信号を中間ノードに出力する論理回路網と、前記中間ノードの信号を反転して出力信号として出力する出力バッファとを備えたトランジスタ論理回路において、前記論理回路網の複数対のトランジスタをすべてデプレッション型のＮＭＯＳ（以下、「ＮＤＭＯＳ」という）で構成する。また、前記複数の入力信号を反転して相補的な入力信号を生成し、前記論理回路網の複数対のトランジスタへ制御信号として与える複数の入力インバータを設けると共に、これらの論理回路網、入力インバータ及び出力バッファをＳＯＩ(Silicon on Insulator)基板上に形成したことを特徴としている。

本発明では、論理回路網を構成するトランジスタをＮＤＭＯＳで形成しているので、中間ノードの“Ｈ”レベルの電位を電源電位ＶＤＤまで上昇させることが可能になり、従来のＳＰＬに比べて高速化を図ることができるという効果がある。

論理回路網の複数対のトランジスタを、ＮＤＭＯＳとデプレッション型のＰＭＯＳ（以下、「ＰＤＭＯＳ」という）とで構成し、入力信号によってこれらの対となるＮＤＭＯＳとＰＤＭＯＳの導通状態を、相補的に制御するように構成しても良い。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すトランジスタ論理回路の構成図である。
このトランジスタ論理回路は、二酸化シリコン、サファイア、ガラス等の絶縁基板上にシリコン薄膜を形成したＳＯＩ基板上に構成されたものである。このトランジスタ論理回路は、図２と同様の論理動作を行うもので、入力インバータ部１０と、ＮＤＭＯＳで構成された論理回路網２０と、この論理回路網２０の出力信号を電源電位ＶＤＤに対応する論理レベルに変換して出力する出力バッファ部３０を有している。

入力インバータ部１０は、入力信号ａ，ｂ，ｃをそれぞれ反転して相補的な信号／ａ，／ｂ，／ｃを出力するインバータ１１，１２，１３を有している。これらのインバータ１１，１２，１３は、従来と同様に、通常のＣＭＯＳで形成したものである。入力信号ｂ，ｃと、この入力インバータ部１０で生成された信号／ａ，／ｂ，／ｃは、論理回路網２０に与えられるようになっている。

論理回路網２０は、入力信号ａ，ｂ，ｃに基づいた相補的な信号によって導通状態が制御されて中間ノードであるノードＭと電源電位ＶＤＤとの間の充電パス、またはこのノードＭと接地電位ＧＮＤとの間の放電パスを形成する複数対のＮＤＭＯＳで構成されている。即ち、この論理回路網２０は、入力信号ａ，ｂ，ｃの論理演算結果の信号をノードＭに出力するもので、それぞれ対となるＮＤＭＯＳ２１ａ，２１ｂ、ＮＤＭＯＳ２２ａ，２２ｂ、及びＮＤＭＯＳ２３ａ，２３ｂで構成されている。

ＮＤＭＯＳ２１ａは、電源電位ＶＤＤとノードＭ１の間に設けられて信号／ｂによって導通状態が制御され、ＮＤＭＯＳ２１ｂは、信号／ａとこのノードＭ１の間に設けられて信号ｂによって導通状態が制御されるようになっている。また、ＮＤＭＯＳ２２ａは、信号／ａとノードＭ２の間に設けられて信号／ｂによって導通状態が制御され、ＮＤＭＯＳ２２ｂは、接地電位ＧＮＤとこのノードＭ２の間に設けられて信号ｂによって導通状態が制御されるようになっている。更に、ＮＤＭＯＳ２３ａは、ノードＭ１とノードＭの間に設けられて信号／ｃによって導通状態が制御され、ＮＤＭＯＳ２３ｂは、ノードＭ２とこのノードＭの間に設けられて信号ｃによって導通状態が制御されるようになっている。

出力バッファ部３０は、ノードＭの論理レベルを反転して出力信号ＯＵＴを出力するもので、入力インバータ部１０と同様のＣＭＯＳインバータで構成されている。

即ち、このトランジスタ論理回路は、図２の回路をＳＯＩ基板上に形成すると共に、この図２中の論理回路網のＮＭＯＳを、すべてＮＤＭＯＳに置き換えたものである。ＮＤＭＯＳは、ＮＭＯＳのゲート領域にイオンを注入することにより、ゲート・ソース間電圧Ｖｇｓが０Ｖになっても完全はオフ状態とはならず、若干のドレイン電流が流れるように構成したトランジスタである。但し、ゲート・ソース間電圧Ｖｇｓが０Ｖの時のドレイン電流（即ち、貫通電流）は、論理動作に問題を生じさせない程度に制限される。

図３は、図１中のＮＤＭＯＳのＩ−Ｖｇ特性の一例を示す特性図であり、横軸にゲート・ソース間電圧Ｖｇｓ、縦軸にドレイン電流Ｉｄを示している。

このＮＤＭＯＳは、ゲート長とゲート幅を、それぞれ０．１５μｍと１０μｍとしてＳＯＩ基板に形成されたもので、図３には、ソース・ドレイン間に１Ｖを印加してゲート・ソース間電圧Ｖｇｓを−１Ｖから＋１Ｖまで変化させたときのドレイン電流Ｉｄを示している。図３から分かるように、ドレイン電流Ｉｄがほぼ０となるときのゲート・ソース間電圧Ｖｇｓ、即ち閾値電圧Ｖｔｎは−０．２Ｖ程度となっており、ゲート・ソース間電圧Ｖｇｓが０Ｖでもドレイン電流Ｉｄが流れ、完全なオフ状態にはならない。尚、閾値電圧Ｖｔｎと貫通電流の大きさは、ゲート領域へのイオン注入量によって制御可能である。

次に動作を説明する。
外部から与えられた入力信号ａ，ｂ，ｃは、入力インバータ部１０のインバータ１１，１２，１３によって反転され、これらの入力信号ａ，ｂ，ｃと相補的な信号／ａ，／ｂ，／ｃが生成されて論理回路網２０に与えられる。

論理回路網２０は、すべてＮＤＭＯＳで構成されているので、ゲートに“Ｈ”の論理信号が与えられたＮＤＭＯＳはオン状態となる。一方、ゲートに“Ｌ”の論理信号が与えられたＮＤＭＯＳは完全なオフ状態とはならず、若干のドレイン電流が流れる。但し、オン状態のＮＤＭＯＳのオン抵抗は、不完全なオフ状態のＮＤＭＯＳのオン抵抗よりも極めて小さい。従って、オン状態のＮＤＭＯＳによって、ノードＭと電源電位ＶＤＤとの間の充電パス、またはノードＭと接地電位ＧＮＤとの間の放電パスが構成される。

例えば、入力信号ａ，ｂ，ｃがすべて“Ｌ”の場合、ＮＤＭＯＳ２１ａ，２２ａ，２３ａはオン状態となり、ＮＤＭＯＳ２１ｂ，２２ｂ，２３ｂは不完全なオフ状態となる。これにより、ＮＤＭＯＳ２１ａ，２３ａを介して、電源電位ＶＤＤとノードＭの間に充電パスが構成される。ＮＤＭＯＳ２１ａ，２３ａの閾値電圧Ｖｔｎは−０．２Ｖであるので、ノードＭの電位は電源電位ＶＤＤとなる。従って、図２においてノードＮの電位を電源電位ＶＤＤに上昇させるために用いられたＰＭＯＳは、このトランジスタ論理回路では不要となる。ノードＭの信号は、出力バッファ部３０のインバータで反転され、“Ｌ”の出力信号ＯＵＴが出力される。

次に、例えば入力信号ａ，ｂ，ｃが同時に“Ｈ”に変化すると、ＮＤＭＯＳ２１ａ，２２ａ，２３ａは不完全なオフ状態となり、今まで不完全なオフ状態であったＮＤＭＯＳ２１ｂ，２２ｂ，２３ｂがオン状態となる。ＮＤＭＯＳ２１ｂ，２２ｂ，２３ｂは完全な遮断状態にはなっておらず、若干のドレイン電流が流れていたので、オン状態への変化は急速に行われる。これにより、ＮＤＭＯＳ２２ｂ，２３ｂを介して、接地電位ＧＮＤとノードＭの間に放電パスが構成され、このノードＭの電位は接地電位ＧＮＤとなる。ノードＭの信号は、出力バッファ部３０のインバータで反転され、“Ｈ”の出力信号ＯＵＴが出力される。

図４は、図１の動作の一例を示すシミュレーション波形図である。
このシミュレーションでは、電源電位ＶＤＤを１Ｖとし、入力信号ａ，ｂ，ｃを同時に“Ｌ”から“Ｈ”へ変化させたときの出力信号ＯＵＴの波形を実線で示している。また、この図４には、比較のために、図２の従来回路（但し、ＮＭＯＳの閾値電圧は０．３Ｖとする）の出力信号を破線で示している。更に、従来回路（但し、ＮＭＯＳの閾値電圧は０．２Ｖとする）をＳＯＩ基板上に形成した場合の出力信号を、一点鎖線で示している。

シミュレーション結果から、入力信号が“Ｌ”から“Ｈ”へ変化した時点（即ち、入力信号がＶＤＤ／２になった時点）から、出力信号が“Ｌ”から“Ｈ”へ変化する（即ち、出力信号がＶＤＤ／２になる）までの時間（即ち、遅延時間）を調べると、この実施例１の回路では４７ｐｓ、従来回路では１２０ｐｓ、ＳＯＩ基板上に形成した場合の従来回路では８５ｐｓであった。

以上のように、この実施例１のトランジスタ論理回路は、論理回路網２０を構成するトランジスタをすべてＮＤＭＯＳで形成しているので、応答速度が速くなると共に、ノードＭの“Ｈ”レベルの電位を電源電位ＶＤＤまで上昇させることが可能になり、従来のＳＰＬに比べて高速化を図ることができるという利点がある。更に、トランジスタ論理回路をＳＯＩ基板上に形成しているのでサブスレッショルド係数が大きくなり、貫通電流を小さくすることができる。従って、小さな貫通電流で高速化が可能になるという利点がある。なお、バルクＭＯＳで本発明のトランジスタ論理回路を形成した場合には、貫通電流が大きくなったり、完全な素子分離が困難になってラッチアップ効果による閾値変動が生じる等の問題があり、現在の技術では所望の特性のトランジスタ論理回路を構成することは困難である。

上記実施例１では、論理回路網２０として桁上げ回路を例示したが、入力信号によって相補的に導通状態が制御される対となるＮＤＭＯＳを複数組使用し、出力側のノードＭに対して、電源電位ＶＤＤとの間の充電パスと、接地電位ＧＮＤとの間の放電パスが構成できる回路であれば、どのような論理回路でも適用可能である。

また、実施例１では電源電圧ＶＤＤを１Ｖとし、ＮＤＭＯＳの閾値電圧を−０．２Ｖに設定しているが、閾値電圧は構成する回路によっては、（−０．３×ＶＤＤ）から（−０．４×ＶＤＤ）程度まで下げることができる。

図５は、本発明の実施例２を示すトランジスタ論理回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このトランジスタ論理回路は、図１と同様にＳＯＩ基板上に構成されたもので、図１と同様の論理動作を行うものである。このトランジスタ論理回路は、図１中の入力インバータ部１０を削除すると共に、ＮＤＭＯＳとＰＤＭＯＳとで構成された論理回路網２０Ａと、図１と同様の出力バッファ部３０とを有している。

ＰＤＭＯＳは、ＮＤＭＯＳと同様に、ＰＭＯＳのゲート領域にイオンを注入することにより、ゲート・ソース間電圧Ｖｇｓが０Ｖになっても完全はオフ状態とはならず、若干のドレイン電流が流れるように構成したトランジスタである。但し、ゲート・ソース間電圧Ｖｇｓが０Ｖの時のドレイン電流（即ち、貫通電流）は、論理動作に問題を生じさせない程度に制限される。

論理回路網２０Ａは、それぞれ対となるＮＤＭＯＳ２１ｂ，ＰＤＭＯＳ２１ｃと、ＮＤＭＯＳ２２ｂ，ＰＤＭＯＳ２２ｃと、ＮＤＭＯＳ２３ｂ，ＰＤＭＯＳ２３ｃとで構成されている。

ＰＤＭＯＳ２１ｃは電源電位ＶＤＤとノードＭ１の間に、ＮＤＭＯＳ２１ｂは入力信号／ａとこのノードＭ１の間にそれぞれ設けられ、共通の入力信号ｂによって導通状態が相補的に制御されるようになっている。また、ＰＤＭＯＳ２２ｃは入力信号／ａとノードＭ２の間に、ＮＤＭＯＳ２２ｂは、接地電位ＧＮＤとこのノードＭ２の間にそれぞれ設けられ、共通の入力信号ｂによって導通状態が相補的に制御されるようになっている。更に、ＰＤＭＯＳ２３ｃはノードＭ１とノードＭの間に、ＮＤＭＯＳ２３ｂはノードＭ２とこのノードＭの間にそれぞれ設けられ、共通の入力信号ｃによって導通状態が相補的に制御されるようになっている。

このトランジスタ論理回路の動作は、入力信号ａ，ｂ，ｃを反転して相補的な信号／ａ，／ｂ，／ｃを生成して論理回路網２０のＮＤＭＯＳに与える代わりに、入力信号ａ，ｂ，ｃを、相補的なＰＤＭＯＳとＮＤＭＯＳで構成される論理回路網２０Ａに与えるようにしている点を除けば、図１と同様である。

従って、このトランジスタ論理回路は、論理回路網２０を構成するトランジスタをすべてＤＭＯＳで形成しているので、図１と同様に応答速度が速くなると共に、ノードＭの“Ｈ”レベルの電位を電源電位ＶＤＤまで上昇させることが可能になり、従来のＳＰＬに比べて高速化を図ることができるという利点がある。また、図１と同様にトランジスタ論理回路をＳＯＩ基板上に形成しているのでサブスレッショルド係数が大きくなり、貫通電流を小さくすることができる。従って、小さな貫通電流で高速化が可能になるという利点がある。なお、バルクＭＯＳで本発明のトランジスタ論理回路を形成した場合には、貫通電流が大きくなったり、完全な素子分離が困難になってラッチアップ効果による閾値変動が生じる等の問題があり、現在の技術では所望の特性のトランジスタ論理回路を構成することは困難である。

更に、このトランジスタ論理回路は、入力インバータ部を必要としないので、回路構成が簡素化できると共に、相補的な信号／ｂ，／ｃを生成するための時間が不要となるのでインバータによる遅延時間（シミュレーションによれば、６ｐｓ）だけ動作速度が速くなるという利点がある。

なお、ＮＤＭＯＳとＰＤＭＯＳの閾値電圧は構成する回路によって異なるが、ＮＤＭＯＳにおいては、（−０．２×ＶＤＤ）から（−０．３×ＶＤＤ）、ＰＤＭＯＳにおいては、（０．２×ＶＤＤ）から（０．３×ＶＤＤ）程度に設定できる。

本発明の実施例１を示すトランジスタ論理回路の構成図である。 従来のＳＰＬによる桁上げ回路の構成図である。 図１中のＮＤＭＯＳのＩ−Ｖｇ特性の一例を示す特性図である。 図１の動作の一例を示すシミュレーション波形図である。 本発明の実施例２を示すトランジスタ論理回路の構成図である。

符号の説明

１０ 入力インバータ部
１１〜１３ インバータ
２０，２０Ａ 論理回路網
２１ａ〜２３ａ，２１ｂ〜２３ｂ ＮＤＭＯＳ
２１ｃ〜２３ｃ ＰＤＭＯＳ
３０ 出力バッファ部

Claims (2)

1. 複数の入力信号によって導通状態が相補的に制御される複数対のトランジスタで構成され、該入力信号の論理演算結果の信号を中間ノードに出力する論理回路網と、前記中間ノードの信号を反転して出力信号として出力する出力バッファとを備えたトランジスタ論理回路において、
   前記論理回路網の複数対のトランジスタをすべてデプレッション型のＮチャネルＭＯＳトランジスタで構成し、
   前記複数の入力信号を反転して相補的な入力信号を生成して前記論理回路網の複数対のトランジスタへ制御信号として与える複数の入力インバータを設けると共に、
   これらの論理回路網、入力インバータ及び出力バッファをＳＯＩ基板上に形成したことを特徴とするトランジスタ論理回路。
2. 複数の入力信号によって導通状態が相補的に制御される複数対のトランジスタで構成され、該入力信号の論理演算結果の信号を中間ノードに出力する論理回路網と、前記中間ノードの信号を反転して出力信号として出力する出力バッファとを備えたトランジスタ論理回路において、
   前記論理回路網の複数対のトランジスタをデプレッション型のＮチャネルＭＯＳトランジスタとデプレッション型のＰチャネルＭＯＳトランジスタとで構成すると共に、
   これらの論理回路網及び出力バッファをＳＯＩ基板上に形成したことを特徴とするトランジスタ論理回路。

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