JP2002368124A - 半導体装置 - Google Patents
半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 111
- 230000005669 field effect Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 4
- 238000005513 bias potential Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 101150044561 SEND1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】低電源電圧下において回路の高速動作を可能に
すると共に、ＬＳＩのスタンバイ時における消費電力を
低減する。 【解決手段】トランジスタＱn1、Ｑn2が形成されたＰ型
ウエル領域２、２０半導体領域は互いに電気的に分離さ
れている。第１の基板バイアス回路VBGEN1によりトラン
ジスタＱn1の基板電位を０Ｖに設定し、第２の基板バイ
アス回路VBGEN2によりトランジスタＱn2の基板電位を−
１Ｖに設定する。スタンバイ時には、トランジスタＱn
1、Ｑn2の基板電位は高い基板電位、例えば−５Ｖに設
定される。
すると共に、ＬＳＩのスタンバイ時における消費電力を
低減する。 【解決手段】トランジスタＱn1、Ｑn2が形成されたＰ型
ウエル領域２、２０半導体領域は互いに電気的に分離さ
れている。第１の基板バイアス回路VBGEN1によりトラン
ジスタＱn1の基板電位を０Ｖに設定し、第２の基板バイ
アス回路VBGEN2によりトランジスタＱn2の基板電位を−
１Ｖに設定する。スタンバイ時には、トランジスタＱn
1、Ｑn2の基板電位は高い基板電位、例えば−５Ｖに設
定される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＭＯＳ電界効果トランジスタのしきい値電圧を
制御する基板バイアス手段を設けた半導体装置に関す
る。
し、特にＭＯＳ電界効果トランジスタのしきい値電圧を
制御する基板バイアス手段を設けた半導体装置に関す
る。
【０００２】
【従来の技術】従来の半導体装置の構造について、図６
を参照しながら説明する。
を参照しながら説明する。
【０００３】Ｐ型半導体基板１の表面にＮ型ウエル領域
２、Ｐ型ウエル領域３が隣接して形成されている。Ｎ型
ウエル領域２には、Ｐチャネル型ＭＯＳ電界効果トラン
ジスタＱp1（以下、トランジスタＱP1と略す。）が形成
されている。一方、Ｐ型ウエル領域３には、Ｎチャネル
型ＭＯＳ電界効果トランジスタＱn1（以下、トランジス
タＱn1と略す。）が形成されている。
２、Ｐ型ウエル領域３が隣接して形成されている。Ｎ型
ウエル領域２には、Ｐチャネル型ＭＯＳ電界効果トラン
ジスタＱp1（以下、トランジスタＱP1と略す。）が形成
されている。一方、Ｐ型ウエル領域３には、Ｎチャネル
型ＭＯＳ電界効果トランジスタＱn1（以下、トランジス
タＱn1と略す。）が形成されている。
【０００４】トランジスタＱp1はゲート電極３、ゲート
電極３とＮ型ウエル領域２との間に形成されたゲート絶
縁膜（不図示）、Ｐ型ドレイン領域４、Ｐ型ソース領域
５を有している。また、トランジスタＱp1が形成されて
いるＮ型ウエル領域２の基板電位を設定するためのＮ型
層６が形成されている。Ｐ型ソース領域５、Ｎ型層６に
は電源電圧Ｖccが供給されている。
電極３とＮ型ウエル領域２との間に形成されたゲート絶
縁膜（不図示）、Ｐ型ドレイン領域４、Ｐ型ソース領域
５を有している。また、トランジスタＱp1が形成されて
いるＮ型ウエル領域２の基板電位を設定するためのＮ型
層６が形成されている。Ｐ型ソース領域５、Ｎ型層６に
は電源電圧Ｖccが供給されている。
【０００５】一方、トランジスタＱn1はゲート電極７、
ゲート電極７とＰ型ウエル領域３の間に形成されたゲー
ト絶縁膜（不図示）、Ｎ型ソース領域８、Ｎ型ドレイン
領域９を有している。また、トランジスタＱn1が形成さ
れているＰ型ウエル領域３の基板電位を設定するための
ｐ型層１０が形成されている。Ｎ型ソース領域８には、
接地電位Ｖssが供給されている。また、ｐ型層１０には
基板バイアス電圧ＶBが供給されている。図７には、上
記トランジスタＱp1、トランジスタＱn1を用いて構成し
た回路の例としてインバータ回路を示した。
ゲート電極７とＰ型ウエル領域３の間に形成されたゲー
ト絶縁膜（不図示）、Ｎ型ソース領域８、Ｎ型ドレイン
領域９を有している。また、トランジスタＱn1が形成さ
れているＰ型ウエル領域３の基板電位を設定するための
ｐ型層１０が形成されている。Ｎ型ソース領域８には、
接地電位Ｖssが供給されている。また、ｐ型層１０には
基板バイアス電圧ＶBが供給されている。図７には、上
記トランジスタＱp1、トランジスタＱn1を用いて構成し
た回路の例としてインバータ回路を示した。
【０００６】従来、トランジスタＱp1が形成されたＮ型
ウエル領域２は、電源電位Ｖccによってバイアスされ、
トランジスタＱn1が形成されたＰ型ウエル領域３は、基
板バイアス電位ＶB（０Ｖ、又は−１Ｖ）によってバイ
アスされていた。すなわち、トランジスタが形成された
基板には単一の電圧が印加された状態で、トランジスタ
動作が行われていた。
ウエル領域２は、電源電位Ｖccによってバイアスされ、
トランジスタＱn1が形成されたＰ型ウエル領域３は、基
板バイアス電位ＶB（０Ｖ、又は−１Ｖ）によってバイ
アスされていた。すなわち、トランジスタが形成された
基板には単一の電圧が印加された状態で、トランジスタ
動作が行われていた。
【０００７】
【発明が解決しようとする課題】ところで、近年のＬＳ
Ｉでは、そのＬＳＩの中に集積化される回路の特性に応
じて、必要とされる動作速度が異なるため、高速動作が
必要な回路については、その回路を構成するトランジス
タのしきい値電圧が低く設定される。このため、同一の
導電型のトランジスタに対して、複数のしきい値を有す
るトランジスタが同一の半導体基板上に形成される。
Ｉでは、そのＬＳＩの中に集積化される回路の特性に応
じて、必要とされる動作速度が異なるため、高速動作が
必要な回路については、その回路を構成するトランジス
タのしきい値電圧が低く設定される。このため、同一の
導電型のトランジスタに対して、複数のしきい値を有す
るトランジスタが同一の半導体基板上に形成される。
【０００８】しかしながら、例えば電源電圧Ｖccが３．
３Ｖと低い場合であっても、回路を高速動作させるため
にはトランジスタのしきい値電圧を低く設定しなければ
ならない。すると、特に回路の動作を停止させるスタン
バイ時（待機時）にトランジスタのリーク電流が増加
し、ＬＳＩ全体の消費電力が増加してしまう。このた
め、しきい値電圧をある限界から下げることができない
ため、回路の高速化にも限界があった。
３Ｖと低い場合であっても、回路を高速動作させるため
にはトランジスタのしきい値電圧を低く設定しなければ
ならない。すると、特に回路の動作を停止させるスタン
バイ時（待機時）にトランジスタのリーク電流が増加
し、ＬＳＩ全体の消費電力が増加してしまう。このた
め、しきい値電圧をある限界から下げることができない
ため、回路の高速化にも限界があった。
【０００９】また、複数のしきい値を有するトランジス
タが同一の半導体基板上に形成するために、複数のイオ
ン注入工程を実施することにより、トランジスタ毎にチ
ャネル領域の不純物濃度を変えていた。そのため、イオ
ン注入の工程数が増加してしまうという問題もあった。
タが同一の半導体基板上に形成するために、複数のイオ
ン注入工程を実施することにより、トランジスタ毎にチ
ャネル領域の不純物濃度を変えていた。そのため、イオ
ン注入の工程数が増加してしまうという問題もあった。
【００１０】そこで、本発明の目的は、低電源電圧下に
おいて回路の高速動作を可能にすることである。また、
本発明に他の目的は、ＬＳＩのスタンバイ時における消
費電力を低減することである。さらに、本発明の他の目
的は、イオン注入の工程数が増加させることなく、複数
のトランジスタのしきい値電圧を異なる値に設定可能に
することである。
おいて回路の高速動作を可能にすることである。また、
本発明に他の目的は、ＬＳＩのスタンバイ時における消
費電力を低減することである。さらに、本発明の他の目
的は、イオン注入の工程数が増加させることなく、複数
のトランジスタのしきい値電圧を異なる値に設定可能に
することである。
【００１１】
【課題を解決するための手段】本発明の半導体装置で
は、複数のＭＯＳ電界効果トランジスタが形成された半
導体領域は互いに電気的に分離されているため、異なる
基板電位を与えることができる。そして、複数の基板バ
イアス手段により異なる基板電位を設定すれば、バック
ゲートバイアス効果により、複数のＭＯＳ電界効果トラ
ンジスタのしきい値電圧を互いに異なる値に設定可能で
ある。
は、複数のＭＯＳ電界効果トランジスタが形成された半
導体領域は互いに電気的に分離されているため、異なる
基板電位を与えることができる。そして、複数の基板バ
イアス手段により異なる基板電位を設定すれば、バック
ゲートバイアス効果により、複数のＭＯＳ電界効果トラ
ンジスタのしきい値電圧を互いに異なる値に設定可能で
ある。
【００１２】これにより、ＭＯＳ電界効果トランジスタ
のしきい値電圧を下げ、回路の高速化を図ることができ
る。また、イオン注入の工程数を増加させることなく、
複数のトランジスタのしきい値電圧を異なる値に設定可
能にすることができる。
のしきい値電圧を下げ、回路の高速化を図ることができ
る。また、イオン注入の工程数を増加させることなく、
複数のトランジスタのしきい値電圧を異なる値に設定可
能にすることができる。
【００１３】また、前記複数の基板バイアス手段の中、
少なくとも１つは、スタンバイ信号に応じて、通常動作
時の基板バイアス電圧に比して高い基板バイアス電圧を
出力するようにしたので、スタンバイ時の消費電力を低
減することができる。
少なくとも１つは、スタンバイ信号に応じて、通常動作
時の基板バイアス電圧に比して高い基板バイアス電圧を
出力するようにしたので、スタンバイ時の消費電力を低
減することができる。
【００１４】
【発明の実施の形態】次に、本発明の第１の実施形態に
係る半導体装置について、図１を参照しながら説明す
る。
係る半導体装置について、図１を参照しながら説明す
る。
【００１５】Ｐ型半導体基板１の表面にＮ型ウエル領域
２、第１のＰ型ウエル領域３が隣接して形成されてい
る。Ｎ型ウエル領域２には、Ｐチャネル型ＭＯＳ電界効
果トランジスタＱp1（以下、トランジスタＱP1と略
す。）が形成されている。第１のＰ型ウエル領域３に
は、第１のＮチャネル型ＭＯＳ電界効果トランジスタＱ
n1（以下、トランジスタＱn1と略す。）が形成されてい
る。
２、第１のＰ型ウエル領域３が隣接して形成されてい
る。Ｎ型ウエル領域２には、Ｐチャネル型ＭＯＳ電界効
果トランジスタＱp1（以下、トランジスタＱP1と略
す。）が形成されている。第１のＰ型ウエル領域３に
は、第１のＮチャネル型ＭＯＳ電界効果トランジスタＱ
n1（以下、トランジスタＱn1と略す。）が形成されてい
る。
【００１６】そして、Ｎ型ウエル領域２内には、第２の
Ｐ型ウエル領域２０が形成されている。第２のＰ型ウエ
ル領域２０には、第２のＮチャネル型ＭＯＳ電界効果ト
ランジスタＱn2（以下、トランジスタＱn2と略す。）が
形成されている。
Ｐ型ウエル領域２０が形成されている。第２のＰ型ウエ
ル領域２０には、第２のＮチャネル型ＭＯＳ電界効果ト
ランジスタＱn2（以下、トランジスタＱn2と略す。）が
形成されている。
【００１７】トランジスタＱp1はゲート電極３、ゲート
電極３とＮ型ウエル領域２との間に形成されたゲート絶
縁膜（不図示）、Ｐ型ドレイン領域４、Ｐ型ソース領域
５を有している。また、トランジスタＱp1が形成されて
いるＮ型ウエル領域２の基板電位を設定するためのＮ型
層６が形成されている。Ｐ型ソース領域５、Ｎ型層６に
は正の電源電位Ｖcc（例えば、＋３．３Ｖ）が供給され
ている。
電極３とＮ型ウエル領域２との間に形成されたゲート絶
縁膜（不図示）、Ｐ型ドレイン領域４、Ｐ型ソース領域
５を有している。また、トランジスタＱp1が形成されて
いるＮ型ウエル領域２の基板電位を設定するためのＮ型
層６が形成されている。Ｐ型ソース領域５、Ｎ型層６に
は正の電源電位Ｖcc（例えば、＋３．３Ｖ）が供給され
ている。
【００１８】一方、トランジスタＱn1はゲート電極７、
ゲート電極７とＰ型ウエル領域３の間に形成されたゲー
ト絶縁膜（不図示）、Ｎ型ソース領域８、Ｎ型ドレイン
領域９を有している。また、トランジスタＱn1が形成さ
れているＰ型ウエル領域３の基板電位を設定するための
ｐ型層１０が形成されている。Ｎ型ソース領域８には、
接地電位Ｖss（０Ｖ）が供給されている。
ゲート電極７とＰ型ウエル領域３の間に形成されたゲー
ト絶縁膜（不図示）、Ｎ型ソース領域８、Ｎ型ドレイン
領域９を有している。また、トランジスタＱn1が形成さ
れているＰ型ウエル領域３の基板電位を設定するための
ｐ型層１０が形成されている。Ｎ型ソース領域８には、
接地電位Ｖss（０Ｖ）が供給されている。
【００１９】また、ｐ型層１０には、第１の基板バイア
ス回路VBGEN1から基板バイアス電位が供給される。第１
の基板バイアス回路VBGEN1は、スタンバイ信号STBYに応
じて、通常動作時には０Ｖを出力し、スタンバイ時には
それよりも高い基板電位、例えば−５Ｖを出力するよう
に構成されている。
ス回路VBGEN1から基板バイアス電位が供給される。第１
の基板バイアス回路VBGEN1は、スタンバイ信号STBYに応
じて、通常動作時には０Ｖを出力し、スタンバイ時には
それよりも高い基板電位、例えば−５Ｖを出力するよう
に構成されている。
【００２０】ここで、ＭＯＳトランジスタのしきい値電
圧Ｖｔは一般に次の式で表される。
圧Ｖｔは一般に次の式で表される。
【００２１】
【数１】
【００２２】ここで、φBはバルクポテンシャル、Ｋは
基板定数、ＶBは基板バイアス電位、ＶFBはフラットバ
ンド電圧である。φB、Ｋは以下のように表される。
基板定数、ＶBは基板バイアス電位、ＶFBはフラットバ
ンド電圧である。φB、Ｋは以下のように表される。
【００２３】
【数２】
【００２４】ここで、KBはボルツマン定数、Ｔは絶対温
度、ｑは電子の電荷、Ｎは基板の不純物濃度、niは真性
半導体の電子濃度である。
度、ｑは電子の電荷、Ｎは基板の不純物濃度、niは真性
半導体の電子濃度である。
【００２５】
【数３】
【００２６】ここで、ε0は真空の誘電率、εsは半導体
の比誘電率、Ｃｉはゲート容量である。
の比誘電率、Ｃｉはゲート容量である。
【００２７】したがって、第１の基板バイアス回路VBGE
N1が供給する基板バイアス電位ＶB（第１のＰ型ウエル
領域３の電位）を変えることにより、トランジスタＱn1
のしきい値を変えることができる。
N1が供給する基板バイアス電位ＶB（第１のＰ型ウエル
領域３の電位）を変えることにより、トランジスタＱn1
のしきい値を変えることができる。
【００２８】また、第２のＰ型ウエル領域２０に形成さ
れたトランジスタＱn2は、ゲート電極２１、ゲート電極
２１とＰ型ウエル領域２０の間に形成されたゲート絶縁
膜（不図示）、Ｎ型ソース領域２２、Ｎ型ドレイン領域
２３を有している。また、トランジスタＱn2が形成され
ているＰ型ウエル領域２０の基板電位を設定するための
ｐ型層２４が形成されている。Ｎ型ソース領域２２に
は、接地電位Ｖss（０Ｖ）が供給されている。
れたトランジスタＱn2は、ゲート電極２１、ゲート電極
２１とＰ型ウエル領域２０の間に形成されたゲート絶縁
膜（不図示）、Ｎ型ソース領域２２、Ｎ型ドレイン領域
２３を有している。また、トランジスタＱn2が形成され
ているＰ型ウエル領域２０の基板電位を設定するための
ｐ型層２４が形成されている。Ｎ型ソース領域２２に
は、接地電位Ｖss（０Ｖ）が供給されている。
【００２９】上述したように、Ｎ型ウエル領域２には電
源電位Ｖccが供給されいるので、第１のＰ型ウエル領域
３及び第２のＰ型ウエル領域２０は、電源電位Ｖccより
低い電位に設定されていれば、互いに電気的に分離され
ている。これにより、第１のＰ型ウエル領域２と第２の
Ｐ型ウエル領域２０とは、互いに独立の電位に設定する
ことができる。
源電位Ｖccが供給されいるので、第１のＰ型ウエル領域
３及び第２のＰ型ウエル領域２０は、電源電位Ｖccより
低い電位に設定されていれば、互いに電気的に分離され
ている。これにより、第１のＰ型ウエル領域２と第２の
Ｐ型ウエル領域２０とは、互いに独立の電位に設定する
ことができる。
【００３０】そこで、ｐ型層２４には、第２の基板バイ
アス回路VBGEN2から基板バイアス電位が供給される。第
２の基板バイアス回路VBGEN2は、スタンバイ信号STBYに
応じて、通常動作時には−１Ｖを出力し、スタンバイ時
にはそれよりも高い基板電位、例えば−５Ｖを出力する
ように構成されている。
アス回路VBGEN2から基板バイアス電位が供給される。第
２の基板バイアス回路VBGEN2は、スタンバイ信号STBYに
応じて、通常動作時には−１Ｖを出力し、スタンバイ時
にはそれよりも高い基板電位、例えば−５Ｖを出力する
ように構成されている。
【００３１】つまり、通常動作時には、第１のＰ型ウエ
ル領域３は、第１の基板バイアス回路VBGEN1により０Ｖ
に設定されるため、トランジスタＱn1のしきい値Ｖtn1
は例えば０．５Ｖである。したがって、トランジスタ
（Ｑn1、Ｑp1）を用いて、高速のＣＭＯＳ回路を実現す
ることができる。図５には、インバータ回路を構成した
例を示した。
ル領域３は、第１の基板バイアス回路VBGEN1により０Ｖ
に設定されるため、トランジスタＱn1のしきい値Ｖtn1
は例えば０．５Ｖである。したがって、トランジスタ
（Ｑn1、Ｑp1）を用いて、高速のＣＭＯＳ回路を実現す
ることができる。図５には、インバータ回路を構成した
例を示した。
【００３２】また、通常動作時において、第２のＰ型ウ
エル領域２０は、第２の基板バイアス回路VBGEN2により
−１Ｖに設定されるため、トランジスタＱn2のしきい値
Ｖtn2は、これよりも高くなり、例えば０．８Ｖであ
る。したがって、トランジスタ（Ｑn2、Ｑp1）を用い
て、低速のＣＭＯＳ回路を実現することができる。
エル領域２０は、第２の基板バイアス回路VBGEN2により
−１Ｖに設定されるため、トランジスタＱn2のしきい値
Ｖtn2は、これよりも高くなり、例えば０．８Ｖであ
る。したがって、トランジスタ（Ｑn2、Ｑp1）を用い
て、低速のＣＭＯＳ回路を実現することができる。
【００３３】そして、スタンバイ時には、第１の基板バ
イアス回路VBGEN1により第１のＰ型ウエル領域３は例え
ば−５Ｖと深い基板電位に設定されるため、トランジス
タＱn1のしきい値Ｖtn1は例えば２Ｖと高くなる。同様
に、第２の基板バイアス回路VBGEN2により第２のＰ型ウ
エル領域２０は例えば−５Ｖと深い基板電位に設定され
るため、トランジスタＱn2のしきい値Ｖtn2は例えば２
Ｖと高くなる。これにより、リーク電流が抑えられるの
で、スタンバイ時の消費電流を低減することができる。
イアス回路VBGEN1により第１のＰ型ウエル領域３は例え
ば−５Ｖと深い基板電位に設定されるため、トランジス
タＱn1のしきい値Ｖtn1は例えば２Ｖと高くなる。同様
に、第２の基板バイアス回路VBGEN2により第２のＰ型ウ
エル領域２０は例えば−５Ｖと深い基板電位に設定され
るため、トランジスタＱn2のしきい値Ｖtn2は例えば２
Ｖと高くなる。これにより、リーク電流が抑えられるの
で、スタンバイ時の消費電流を低減することができる。
【００３４】次に、本発明の第２の実施形態に係る半導
体装置について、図２を参照しながら説明する。第１の
実施形態においては、第１の基板バイアス回路VBGEN1は
回路内部で基板電位ＶBを切り換えて出力している。本
実施形態では、第１のＰ型ウエル領域３の電位を設定す
るための基板バイアス回路については、接地電位０Ｖ
と、−５Ｖの基板電位を発生する基板バイアス回路VBGE
N1Bとが別個に設けられている。そして、スタンバイ信
号STBYに応じて、出力の０Ｖと−５Ｖとをスイッチ回路
ＳＷ１によって切り換えて、Ｐ型層１０に供給してい
る。
体装置について、図２を参照しながら説明する。第１の
実施形態においては、第１の基板バイアス回路VBGEN1は
回路内部で基板電位ＶBを切り換えて出力している。本
実施形態では、第１のＰ型ウエル領域３の電位を設定す
るための基板バイアス回路については、接地電位０Ｖ
と、−５Ｖの基板電位を発生する基板バイアス回路VBGE
N1Bとが別個に設けられている。そして、スタンバイ信
号STBYに応じて、出力の０Ｖと−５Ｖとをスイッチ回路
ＳＷ１によって切り換えて、Ｐ型層１０に供給してい
る。
【００３５】また、第２のＰ型ウエル領域２０の電位を
設定するための基板バイアス回路については、−１Ｖの
基板電位を発生する基板バイアス回路VBGEN2Aと−５Ｖ
の基板電位を発生する基板バイアス回路VBGEN2Bとが別
個に設けられ、スタンバイ信号STBYに応じて、出力の−
１Ｖと−５Ｖとをスイッチ回路ＳＷ２によって切り換え
て、Ｐ型層２４に供給している。この半導体装置の動作
については、第１の実施形態と同様である。
設定するための基板バイアス回路については、−１Ｖの
基板電位を発生する基板バイアス回路VBGEN2Aと−５Ｖ
の基板電位を発生する基板バイアス回路VBGEN2Bとが別
個に設けられ、スタンバイ信号STBYに応じて、出力の−
１Ｖと−５Ｖとをスイッチ回路ＳＷ２によって切り換え
て、Ｐ型層２４に供給している。この半導体装置の動作
については、第１の実施形態と同様である。
【００３６】次に、本発明の第３の実施形態に係る半導
体装置について、図３を参照しながら説明する。本実施
形態では、Ｎ型ウエル領域２の中に、さらに第３のＰ型
ウエル領域３０が形成されている。
体装置について、図３を参照しながら説明する。本実施
形態では、Ｎ型ウエル領域２の中に、さらに第３のＰ型
ウエル領域３０が形成されている。
【００３７】この第３のＰ型ウエル領域３０に形成され
たトランジスタＱn3は、ゲート電極３１、ゲート電極３
１とＰ型ウエル領域３０の間に形成されたゲート絶縁膜
（不図示）、Ｎ型ソース領域３２、Ｎ型ドレイン領域３
３を有している。また、トランジスタＱn3が形成されて
いるＰ型ウエル領域３０の基板電位を設定するためのｐ
型層３４が形成されている。Ｎ型ソース領域３２には、
接地電位Ｖss（０Ｖ）が供給されている。
たトランジスタＱn3は、ゲート電極３１、ゲート電極３
１とＰ型ウエル領域３０の間に形成されたゲート絶縁膜
（不図示）、Ｎ型ソース領域３２、Ｎ型ドレイン領域３
３を有している。また、トランジスタＱn3が形成されて
いるＰ型ウエル領域３０の基板電位を設定するためのｐ
型層３４が形成されている。Ｎ型ソース領域３２には、
接地電位Ｖss（０Ｖ）が供給されている。
【００３８】ｐ型層３４には、第３の基板バイアス回路
VBGEN3から基板バイアス電位が供給される。第３の基板
バイアス回路VBGEN3は、スタンバイ信号STBYに応じて、
通常動作時には−２Ｖを出力し、スタンバイ時にはそれ
よりも高い基板電位、例えば−５Ｖを出力するように構
成されている。
VBGEN3から基板バイアス電位が供給される。第３の基板
バイアス回路VBGEN3は、スタンバイ信号STBYに応じて、
通常動作時には−２Ｖを出力し、スタンバイ時にはそれ
よりも高い基板電位、例えば−５Ｖを出力するように構
成されている。
【００３９】この半導体装置によれば、通常動作時に
は、第１のＰ型ウエル領域３は、第１の基板バイアス回
路VBGEN1により０Ｖに設定されるため、トランジスタＱ
n1のしきい値Ｖtn1は例えば０．５Ｖである。また、第
２のＰ型ウエル領域２０は、第２の基板バイアス回路VB
GEN2により−１Ｖに設定されるため、トランジスタＱn2
のしきい値Ｖtn2は例えば０．８Ｖである。また、第３
のＰ型ウエル領域３０は、第３の基板バイアス回路VBGE
N3により−２Ｖに設定されるため、トランジスタＱn3の
しきい値Ｖtn3は例えば１．０Ｖである。
は、第１のＰ型ウエル領域３は、第１の基板バイアス回
路VBGEN1により０Ｖに設定されるため、トランジスタＱ
n1のしきい値Ｖtn1は例えば０．５Ｖである。また、第
２のＰ型ウエル領域２０は、第２の基板バイアス回路VB
GEN2により−１Ｖに設定されるため、トランジスタＱn2
のしきい値Ｖtn2は例えば０．８Ｖである。また、第３
のＰ型ウエル領域３０は、第３の基板バイアス回路VBGE
N3により−２Ｖに設定されるため、トランジスタＱn3の
しきい値Ｖtn3は例えば１．０Ｖである。
【００４０】したがって、トランジスタ（Ｑn1、Ｑp1）
を用いて高速のＣＭＯＳ回路を構成し、トランジスタ
（Ｑn2、Ｑp1）を用いて中速のＣＭＯＳ回路を構成し、
トランジスタ（Ｑn3、Ｑp1）を用いて低速のＣＭＯＳ回
路を構成することができる。
を用いて高速のＣＭＯＳ回路を構成し、トランジスタ
（Ｑn2、Ｑp1）を用いて中速のＣＭＯＳ回路を構成し、
トランジスタ（Ｑn3、Ｑp1）を用いて低速のＣＭＯＳ回
路を構成することができる。
【００４１】そして、スタンバイ時には第１基板バイア
ス回路VBGEN1〜第３の基板バイアス回路VBGEN3の出力を
−５Ｖに切り換えることにより、トランジスタＱn1〜Ｑ
n3のしきい値を高くし、リーク電流を低減することがで
きる。
ス回路VBGEN1〜第３の基板バイアス回路VBGEN3の出力を
−５Ｖに切り換えることにより、トランジスタＱn1〜Ｑ
n3のしきい値を高くし、リーク電流を低減することがで
きる。
【００４２】次に、本発明の第４の実施形態に係る半導
体装置について、図４を参照しながら説明する。本実施
形態では、第１のＰ型ウエル領域３の電位を設定するた
めの基板バイアス回路については、接地電位０Ｖと、−
５Ｖの基板電位を発生する基板バイアス回路VBGEN1Bと
が別個に設けられている。そして、スタンバイ信号STBY
に応じて、出力の０Ｖと−５Ｖとをスイッチ回路ＳＷ１
によって切り換えて、Ｐ型層１０に供給している。
体装置について、図４を参照しながら説明する。本実施
形態では、第１のＰ型ウエル領域３の電位を設定するた
めの基板バイアス回路については、接地電位０Ｖと、−
５Ｖの基板電位を発生する基板バイアス回路VBGEN1Bと
が別個に設けられている。そして、スタンバイ信号STBY
に応じて、出力の０Ｖと−５Ｖとをスイッチ回路ＳＷ１
によって切り換えて、Ｐ型層１０に供給している。
【００４３】また、第２のＰ型ウエル領域２０の電位を
設定するための基板バイアス回路については、−１Ｖの
基板電位を発生する基板バイアス回路VBGEN2Aと−５Ｖ
の基板電位を発生する基板バイアス回路VBGEN2Bとが別
個に設けられ、スタンバイ信号STBYに応じて、出力の−
１Ｖと−５Ｖとをスイッチ回路ＳＷ２によって切り換え
て、Ｐ型層２４に供給している。
設定するための基板バイアス回路については、−１Ｖの
基板電位を発生する基板バイアス回路VBGEN2Aと−５Ｖ
の基板電位を発生する基板バイアス回路VBGEN2Bとが別
個に設けられ、スタンバイ信号STBYに応じて、出力の−
１Ｖと−５Ｖとをスイッチ回路ＳＷ２によって切り換え
て、Ｐ型層２４に供給している。
【００４４】さらに、第３のＰ型ウエル領域３０の電位
を設定するための基板バイアス回路については、−２Ｖ
の基板電位を発生する基板バイアス回路VBGEN3Aと−５
Ｖの基板電位を発生する基板バイアス回路VBGEN3Bとが
別個に設けられ、スタンバイ信号STBYに応じて、出力の
−２Ｖと−５Ｖとをスイッチ回路ＳＷ３によって切り換
えて、Ｐ型層３４に供給している。この半導体装置の動
作については、第３の実施形態と同様である。
を設定するための基板バイアス回路については、−２Ｖ
の基板電位を発生する基板バイアス回路VBGEN3Aと−５
Ｖの基板電位を発生する基板バイアス回路VBGEN3Bとが
別個に設けられ、スタンバイ信号STBYに応じて、出力の
−２Ｖと−５Ｖとをスイッチ回路ＳＷ３によって切り換
えて、Ｐ型層３４に供給している。この半導体装置の動
作については、第３の実施形態と同様である。
【００４５】以上、本発明の４つの実施形態について説
明したが、本発明はこれに限定されることはない。例え
ば、Ｎ型ウエル領域２にさらにＰ型ウエル領域を追加し
て形成して、その中にＭＯＳトランジスタを形成し、当
該Ｐ型ウエル領域の電位を設定するための基板バイアス
回路を設けることができる。
明したが、本発明はこれに限定されることはない。例え
ば、Ｎ型ウエル領域２にさらにＰ型ウエル領域を追加し
て形成して、その中にＭＯＳトランジスタを形成し、当
該Ｐ型ウエル領域の電位を設定するための基板バイアス
回路を設けることができる。
【００４６】また、本発明の４つの実施形態においては
Ｎチャネル型ＭＯＳトランジスタの基板を異なる電位に
設定することにより、互いにしきい値電圧を異なる値に
設定しているが、Ｐチャネル型ＭＯＳトランジスタにつ
いても同様に構成することが可能である。
Ｎチャネル型ＭＯＳトランジスタの基板を異なる電位に
設定することにより、互いにしきい値電圧を異なる値に
設定しているが、Ｐチャネル型ＭＯＳトランジスタにつ
いても同様に構成することが可能である。
【００４７】
【発明の効果】本発明によれば、複数の基板バイアス手
段により、ＭＯＳトランジスタ毎に異なる基板電位を設
定しているので、ＭＯＳトランジスタのしきい値電圧を
互いに異なる値に設定可能である。
段により、ＭＯＳトランジスタ毎に異なる基板電位を設
定しているので、ＭＯＳトランジスタのしきい値電圧を
互いに異なる値に設定可能である。
【００４８】これにより、回路の動作速度に応じて、適
切なしきい値電圧を有するＭＯＳトランジスタを構成す
ることができる。
切なしきい値電圧を有するＭＯＳトランジスタを構成す
ることができる。
【００４９】また、本発明によれば、ＬＳＩのスタンバ
イ時には、基板バイアス手段によりＭＯＳトランジスタ
のしきい値を高くし、消費電力を低減することができ
る。
イ時には、基板バイアス手段によりＭＯＳトランジスタ
のしきい値を高くし、消費電力を低減することができ
る。
【００５０】さらに、本発明によれば、ＭＯＳトランジ
スタのしきい値電圧を電気的な手法により可変にしてい
るので、イオン注入の工程数が増加させることなく、複
数のトランジスタのしきい値電圧を異なる値に設定可能
にすることができる。
スタのしきい値電圧を電気的な手法により可変にしてい
るので、イオン注入の工程数が増加させることなく、複
数のトランジスタのしきい値電圧を異なる値に設定可能
にすることができる。
【図１】本発明の第１の実施形態に係る半導体装置を示
す断面図である。
す断面図である。
【図２】本発明の第２の実施形態に係る半導体装置を示
す断面図である。
す断面図である。
【図３】本発明の第３の実施形態に係る半導体装置を示
す断面図である。
す断面図である。
【図４】本発明の第４の実施形態に係る半導体装置を示
す断面図である。
す断面図である。
【図５】本発明の実施形態に係る半導体装置を適用した
インバータ回路を示す図である。
インバータ回路を示す図である。
【図６】従来例に係る半導体装置を示す断面図である。
【図７】従来例に係る半導体装置を適用したインバータ
回路を示す図である。
回路を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 19/00 Ｆターム(参考） 5F038 BG09 DF01 EZ20 5F048 AA07 AB04 AB10 AC01 AC03 BA01 BB15 BE02 BE03 BE04 BE09 5J056 AA03 BB02 BB17 BB59 DD12 DD45 GG09 KK02
Claims (8)
- 【請求項１】 同一の半導体基板上に形成され、互いに
電気的に分離された複数の半導体領域と、 該各半導体領域の中に形成された複数のＭＯＳ電界効果
トランジスタと、 前記各半導体領域を異なる基板電位に設定するために各
半導体領域毎に設けられた複数の基板バイアス手段と、
を備え、 前記複数のＭＯＳ電界効果トランジスタのしきい値電圧
を互いに異なる値に設定可能にしたことを特徴とする半
導体装置。 - 【請求項２】 前記複数の基板バイアス手段の中、少な
くとも１つの基板バイアス手段はスタンバイ信号に応じ
て、通常動作時の基板バイアス電圧に比して高い基板バ
イアス電圧を出力することを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記基板バイアス手段の中、少なくとも
１つの基板バイアス手段は第１の基板バイアス電圧を出
力する第１の基板バイアス手段と、 第１の基板バイアス電圧よりも高い第２の基板バイアス
電圧を出力する第２の基板バイアス手段と、 通常動作時には前記第１の基板バイアス電圧を出力しス
タンバイ時には前記第２の基板バイアス電圧を出力する
ように切り換えるスイッチ回路と、を有することを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 前記複数の半導体領域には少なくとも１
つ以上のウエル領域を含むことを特徴とする請求項１、
２、３のいずれかに記載の半導体装置。 - 【請求項５】 同一の半導体基板上に形成され、互いに
電気的に分離された複数の半導体領域と、 該半導体領域の中に形成された複数のＭＯＳ電界効果ト
ランジスタと、 前記複数のＭＯＳ電界効果トランジスタのしきい値電圧
を互いに異なる値に設定するために、前記半導体領域を
互いに異なる基板電位に設定する複数の基板バイアス手
段と、を備え、 前記複数のＭＯＳ電界効果トランジスタ中、しきい値電
圧の低いＭＯＳ電界効果トランジスタを用いて高速動作
する回路を構成すると共に、しきい値電圧の高いＭＯＳ
電界効果トランジスタを用いて低速動作する回路を構成
するようにしたことを特徴とする半導体装置。 - 【請求項６】 前記複数の基板バイアス手段の中、少な
くとも１つの基板バイアス手段は、スタンバイ信号に応
じて、通常動作時の基板バイアス電圧に比して高い基板
バイアス電圧を出力することを特徴とする請求項５記載
の半導体装置。 - 【請求項７】 前記基板バイアス手段の中、少なくとも
１つの基板バイアス手段は、第１の基板バイアス電圧を
出力する第１の基板バイアス手段と、 第１の基板バイアス電圧よりも高い第２の基板バイアス
電圧を出力する第２の基板バイアス手段と、 通常動作時には前記第１の基板バイアス電圧を出力しス
タンバイ時には前記第２の基板バイアス電圧を出力する
ように切り換えるスイッチ回路と、を有することを特徴
とする請求項５記載の半導体装置。 - 【請求項８】 複数の半導体領域には少なくとも１つ以
上のウエル領域を含むことを特徴とする請求項５、６、
７のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173542A JP2002368124A (ja) | 2001-06-08 | 2001-06-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173542A JP2002368124A (ja) | 2001-06-08 | 2001-06-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368124A true JP2002368124A (ja) | 2002-12-20 |
Family
ID=19014984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001173542A Pending JP2002368124A (ja) | 2001-06-08 | 2001-06-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002368124A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075295A1 (ja) * | 2003-02-19 | 2004-09-02 | Hitachi, Ltd. | 半導体集積回路装置 |
| JP2007042797A (ja) * | 2005-08-02 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| WO2009079761A1 (en) * | 2007-12-20 | 2009-07-02 | Ati Technologies Ulc | Multi-threshold voltage-biased circuits |
| JP2009302194A (ja) * | 2008-06-11 | 2009-12-24 | Sony Corp | 電源遮断トランジスタを有する半導体装置 |
| JP2021163846A (ja) * | 2020-03-31 | 2021-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2001
- 2001-06-08 JP JP2001173542A patent/JP2002368124A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075295A1 (ja) * | 2003-02-19 | 2004-09-02 | Hitachi, Ltd. | 半導体集積回路装置 |
| JP2007042797A (ja) * | 2005-08-02 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| WO2009079761A1 (en) * | 2007-12-20 | 2009-07-02 | Ati Technologies Ulc | Multi-threshold voltage-biased circuits |
| JP2009302194A (ja) * | 2008-06-11 | 2009-12-24 | Sony Corp | 電源遮断トランジスタを有する半導体装置 |
| US8008733B2 (en) | 2008-06-11 | 2011-08-30 | Sony Corporation | Semiconductor device having a power cutoff transistor |
| KR101547171B1 (ko) | 2008-06-11 | 2015-08-25 | 소니 주식회사 | 전원 차단 트랜지스터를 갖는 반도체장치 |
| JP2021163846A (ja) * | 2020-03-31 | 2021-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |