JP2006228291A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 強誘電体キャパシタを用いた破壊読出しを行う不揮発性メモリにおいて、不揮発性メモリへの負荷による劣化を抑え、結果的にメモリセルへのアクセス回数を増大する。
【解決手段】 破壊読出し動作とその後の再書き込み動作を行う、強誘電体キャパシタを用いた不揮発性メモリセルを有する不揮発性半導体記憶装置において、該不揮発性メモリは、スイッチング素子によって選択的にビット線と接続されており、該不揮発性メモリに対して、外部信号によってスイッチング素子により不揮発性メモリとビット線とを電気的に分離させた状態で、再書き込み動作を伴わない破壊読出し動作を複数回繰り返し行った後、再書き込み動作を行うようにした。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に係わり、特に強誘電体キャパシタを用いた不揮発性メモリに関するものである。

近年、フラッシュメモリやＥＥＰＲＯＭといった従来からの書換え可能な不揮発性半導体記憶装置と比較して書換え回数やアクセススピード、消費電力などの特性に優れた不揮発性半導体メモリの一つとして記憶素子に強誘電体キャパシタを採用した強誘電体メモリ（ＦｅＲＡＭ）が近年各社で開発されてきたが、ここ数年で微細化技術や信頼性技術が急速に進歩し、ＩＣカードやタグといったビット容量の小規模な分野からではあるがその市場規模を広げつつある。その優れた特性から今後も携帯情報機器などを中心に強誘電体メモリへのニーズが増して来るものと考えられる。

しかしながら現状では、将来において市場の求めるすべての特性に十分満足のいくレベルに達しているかと言えば決してそうではない。特に書換え、あるいは読み出し回数においては、現状１Ｅ１２回程度の保証であり、その値は、ＤＲＡＭやＳＲＡＭといった、事実上無限回アクセスを実現している半導体メモリには遠くおよばない。

かかる強誘電体メモリにおいては、データの記録は、強誘電体キャパシタの両電極に印加される電界の向きに応じて２つの異なる極性に分極する特性を利用して行う。また、そのデータの書き換え動作は、前記強誘電体キャパシタの両電極間に新たな電界を印加することにより行うが、この際には、必ず分極反転を行い、実力以上にこのデータ書換え回数が増えると、強誘電体キャパシタの特性劣化を生じてしまうこととなる。

また、データの読み出し動作においても、該データ読み出し動作は破壊読出しであることから、同一データの再書き込み動作が必要となり、該再書き込みを伴う“１”（ハイ）データの読み出しを行う場合には、データの書換え動作と同様に、強誘電体キャパシタの特性劣化の問題を生じる。

なお、同様の問題に関しては、記憶データを保証する手段として、リフレッシュ動作を搭載した強誘電体メモリにおいて、リフレッシュ動作に伴うキャパシタ劣化を抑制する手段が提案されている（例えば、特許文献１参照）。ここで、強誘電体メモリの今後の市場においては、データ書換え回数はもちろん、読み出し回数をも含めたメモリセルへのアクセス可能回数の増大が、ますます強く求められることは必至である。

従来の強誘電体メモリにおけるデータ読み出しについて、以下に詳細に説明する。
強誘電体メモリにおけるメモリアレイ部の回路構成図を、図９に示す。図９において、１はメモリアレイを構成する１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルであり、１トランジスタ１１と、１キャパシタ１２とからなるものである。

ＢＬ０，ＢＬ１，ＢＬ２はビット線、／ＢＬ０，／ＢＬ１，／ＢＬ２は反転ビット線であり、これらは行方向に配列される複数の上記メモリセル１を、図示上下方向から挟むように配置されており、該ビット線と反転ビット線とでビット線対を構成している。

ＷＬ０，ＷＬ１，ＷＬ２はワード線、ＣＰ０，ＣＰ１，ＣＰ２はセルプレート線であり、これらは列方向に配列される複数の上記メモリセル１を、図示左右方向からはさむように配置されており、ワード線ＷＬ０は上記メモリセル１のトランジスタ１１のゲートに接続され、セルプレート線ＣＰ０は、直列接続されたトランジスタ１１とキャパシタ１２のキャパシタ側端であるキャパシタ１２の他端に接続されており、その直列接続体のトランジスタ側端であるトランジスタ１１のドレインは、上記ビット線ＢＬ０に接続されている。

そして、該メモリセル１に行方向において隣接する、ワード線ＷＬ１とセルプレート線ＣＰ１にはさまれるメモリセル１’は、上記メモリセル１と同様に、そのトランジスタ１１のゲートはワード線ＷＬ１に接続され、そのキャパシタ１２の他端はセルプレート線ＣＰ１に接続されているが、トランジスタ１１とキャパシタ１２の直列接続体のトランジスタ側端であるトランジスタ１１のドレインは、反転ビット線／ＢＬ１に接続されている。

また、２はセンスアンプであり、これは、上記行方向に配列された複数のメモリセルを、図示上下方向から挟むように配置された、ビット線と反転ビット線からなるビット線対ＢＬ０，／ＢＬ０間の電圧差を検出増幅するものである。さらに、３はビット線プリチャージ回路であり、上記ビット線対ＢＬ０，／ＢＬ０間にあらかじめ電圧をプリチャージするものである。

次に、読み出し動作時の主要信号のタイミング図を図１０に示す。また、強誘電体キャパシタのヒステリシス曲線を用いた動作説明図を図１１に示す。

読み出し動作前にメモリセル１に記録されたデータが“１”の場合、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になる以前の、図１０のタイミング図におけるＴａの期間は、図１１のヒステリシス曲線での分極状態は、Ａ点にある。

次に、ビット線プリチャージ制御信号ＢＰＥが“Ｈ”から“Ｌ”になり、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になると、選択されたメモリセル１から記憶データがビット線ＢＬ０へ読み出される。この期間Ｔｂにおいて、図１１のヒステリシス曲線での分極状態はＡ点からＢ点へと移行する。この時のＢ点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。また同時にビット線／ＢＬ０には電位比較用のリファレンス電位が供給される。

次に、センスアンプ制御信号ＳＡＥが“Ｌ”から“Ｈ”になると、各ビット線ＢＬ０、／ＢＬ０の電位は、センスアンプ回路の電源電圧差まで増幅される。この期間Ｔｃにおいて、図１１のヒステリシス曲線での分極状態は、Ｂ点からＣ点へと移行する。また、この各ビット線ＢＬ０、／ＢＬ０の電位差がセンスアンプ回路の電源電圧差まで増幅された時点で、メモリセル１のデータは読み出しデータとして正常に取り出されたことになり、その後データバス線へと伝送され、最終的にメモリ装置の外部へと正常にデータ出力することが可能である。図１１のヒステリシス曲線での分極状態がＡ点からＣ点になったことは、初期からの分極電荷量が減少し破壊読み出しがなされたことを意味する。

通常の読み出し動作においては、初期の分極状態を再現するために、以降に述べる再書き込み動作を行う。
すなわち、選択プレート線ＣＰ０が“Ｈ”から“Ｌ”になり、図１０の期間Ｔｄに入ると、図１１のヒステリシス曲線での分極状態は、Ｃ点からＤ点へと移行する。

次に、センスアンプ制御信号ＳＡＥを“Ｈ”から“Ｌ”にした後、ビット線プリチャージ制御信号ＢＰＥを“Ｌ”から“Ｈ”にすることで、選択ビット線ＢＬ０は“Ｌ”にプリチャージされ、図１１のヒステリシス曲線での分極状態は、Ｄ点から初期のＡ点へと戻る。
これは、再書き込み動作が行われたことを意味する。

一方、読み出し動作前にメモリセル１に記録されたデータが“０”の場合、初期のヒステリシス曲線での分極状態は点Ａ’にあり、同じ動作タイミングが実行されるとその分極状態は、Ｂ’、Ｃ’、Ｄ’（＝Ａ’）へと順次移行する。この場合は“１”データの場合と異なり、初期からの分極電荷量の減少がなく破壊読出しとはならない。
特開２００２−１９７８８７号公報

上記のような従来の強誘電体メモリにおいては、上記で説明したように、その動作において“１”データを読み出す場合は、分極電荷量が減少する破壊読出しを伴い、その後、初期の分極状態を再現するために、再書き込み動作を実行している。この場合、完全な分極反転を伴う“０”から“１”、または“１”から“０”へのデータ書換え時と比較すれば、その程度は小さいが、この再書き込み動作によっても、データの書き換え時と同様に、キャパシタに負荷がかかり、その特性が劣化していくことになる。

一般に、かかる強誘電体メモリにおいては、誘電体メモリを採用するシステム仕様にもよるが、データ書換え動作の回数に比べると、データ読み出し回数の方が多いのが通常であり、この読み出し動作におけるキャパシタ特性劣化は決して無視することのできないものであった。また、この読み出し動作における再書き込みは、リフレッシュ動作に伴う付加的な読み出し動作と異なるもので、上記再書き込みを含む読み出し動作におけるメモリの特性劣化は、簡単には解決できないものであり、その結果、メモリセルへのアクセス回数を増大できないという課題があった。

本発明は、上記課題に鑑みてなされたもので、破壊読出しを行う不揮発性メモリにおいて、破壊読出しによる不揮発性メモリの特性劣化を抑え、メモリセルへのアクセス回数を増大することを可能とする不揮発性半導体記憶装置を提供することを目的とする。

上記課題を解決するため、本発明の請求項１にかかる不揮発性半導体記憶装置は、破壊読出し動作とその後の再書き込み動作を行う不揮発性メモリセルを有する不揮発性半導体記憶装置において、前記不揮発性メモリセルに対して、前記再書き込み動作を伴わない前記破壊読出し動作を複数回繰り返した後、前記再書き込み動作を行うようにした、ものである。

これにより、メモリセルに対する読み出し動作における再書き込み動作の回数を低減することができ、強誘電体キャパシタへの負荷による該キャパシタの劣化を抑え、結果的にメモリセルへのアクセス回数を増大することが可能となる。

また、本発明の請求項２にかかる不揮発性半導体記憶装置は、前記不揮発性メモリセルは、スイッチング素子によって選択的にビット線と接続可能なものであり、前記不揮発性メモリセルに対して、前記再書き込み動作を伴う破壊読出し動作を行う前に、外部信号によって前記スイッチング素子が前記不揮発性メモリセルと前記ビット線とを電気的に分離させた状態で、前記再書き込み動作を伴わない破壊読出し動作を複数回繰り返すようにしたものである。

これにより、再書き込み動作を伴わない破壊読出し動作を、スイッチング素子の制御により不揮発性メモリとビット線とを電気的に分離させて、簡易に行うことができる。

また、本発明の請求項３にかかる不揮発性半導体記憶装置は、前記外部信号は、ワード線信号である、ものとしたものである。

これにより、ワード線信号のタイミング制御により、再書き込み動作を伴わない破壊読出し動作を行うことができる。

また、本発明の請求項４にかかる不揮発性半導体記憶装置は、前記再書き込み動作を伴わない破壊読出し動作を繰り返す回数を、予め既定の回数に設定した、ものとしたものである。

これにより、再書き込み動作を伴わない破壊読出し動作の回数を制限して、記憶データの保証を確実なものとできる。

また、本発明の請求項５にかかる不揮発性半導体記憶装置は、前記再書き込み動作を伴わない破壊読出し動作が繰り返される回数を計測するカウント回路と、前記計数した回数を記憶する記憶回路と、前記記憶回路に記憶されている前記再書き込み動作を伴わない破壊読み出し動作が繰り返される回数と、前記予め設定された既定回数とを比較する比較器とを備えた、ものとしたものである。

これにより、再書き込み動作を伴わない破壊読出し動作の回数を制限する回路構成を、カウンタ、記憶回路、比較器といった既存の回路を用いて簡易に実現できる。

また、本発明の請求項６に係る不揮発性半導体記憶装置は、前記カウント回路、および前記記憶回路を、ワード毎に有する、ものとしたものである。

これにより、各メモリセルに対する読み出し動作の回数を、ワード線による読み出しアクセスの回数でもってカウントすることができ、本来的には各メモリセルごとに必要とされるカウンタ及び記憶回路の個数を大きく削減することができる。

また、本発明の請求項７にかかる不揮発性半導体記憶装置は、前記不揮発性メモリセルに対する読み出し動作における読み出しエラービットを検出するＥＣＣ回路を備え、前記再書き込み動作を伴わない破壊読出し動作を繰り返す回数を、ＥＣＣ回路のビットエラー検出信号により決定する、ものとしたものである。

これにより、前記再書き込み動作を伴わない破壊読出し動作が繰り返される回数を、既存のＥＣＣ回路により決定することができ、この回数を決定する専用回路を設けることによる回路面積の増大を回避することができる。

また、本発明の請求項８に係る不揮発性半導体記憶装置は、前記不揮発性メモリセルは、強誘電体キャパシタにより構成される、ものとしたものである。

これにより、強誘電体メモリにおけるメモリキャパシタ破壊読出しに伴う特性劣化を抑えることができ、強誘電体メモリのアクセス回数の増大、消費電力の低減を図ることができる。

本発明の不揮発性半導体記憶装置によれば、破壊読出し動作とその後の再書き込み動作を行う不揮発性メモリセルを有する不揮発性半導体記憶装置において、不揮発性メモリセルに対して、再書き込み動作を伴わない破壊読出し動作を複数回繰り返した後、再書き込み動作を行うようにしたので、読み出し動作において、記憶データを保証しつつ不揮発性メモリへの負荷を軽減することが可能となり、強誘電体メモリへの読み出し回数、ひいてはアクセス回数を増大でき、同時に消費電力の低減も可能となる。

（実施の形態１）
以下、本発明の実施の形態１による不揮発性半導体記憶装置について、図面を参照しながら説明する。

図１（ａ）は本発明の実施の形態１による強誘電体メモリにおけるメモリアレイ部およびワード系制御部の回路構成図を示す。図１（ａ）において、１はメモリアレイを構成する１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルであり、ＢＬ０，ＢＬ１，ＢＬ２はビット線、／ＢＬ０，／ＢＬ１，／ＢＬ２は反転ビット線で、両者でビット線対を構成するものであり、ＷＬ０，ＷＬ１，ＷＬ２はワード線、ＣＰ０，ＣＰ１，ＣＰ２はセルプレート線であり、２はセンスアンプ、３はビット線プリチャージ回路であり、これらは、図９に示す従来回路におけるものと同一のものである。

また、５は、ワード系制御回路であり、これは、各ワード線毎に設けられ、各ワード線およびプレート線を駆動する駆動ドライバ、およびワード線およびプレート線が選択された回数をカウント記憶する回路を含むカウント記憶／ドライバ５３、および、上記ワード線およびプレート線が選択された回数をカウントしたカウント数と予め決められた所定回数とを比較し、ワード線の制御を行う比較／ワード制御回路５７、を含むものである。

図２は、本実施の形態１による強誘電体メモリにおける、読み出し動作時の主要信号のタイミング図を示し、図３は、強誘電体キャパシタのヒステリシス曲線を用いた基本動作説明図を示す。

また、図４は、本実施の形態１による強誘電体メモリの、ある任意のメモリセルの読み出し動作および再書き込み動作を説明する動作説明図であり、図５は、本実施の形態１による強誘電体メモリの概略ブロック構成図であり、図６は、本実施の形態１による強誘電体メモリにおける、読み出し動作の制御フロー図である。

本強誘電体メモリの概略ブロック構成図を示す図５において、５８は、メモリへの読み出し、書き込みデータの入出力を行う入出力回路、５６は、ビット線を選択するロウデコーダを含む制御回路である制御回路デコーダ、５４は、上述したワード線およびプレート線が選択された回数をカウントしたカウント数と予め決められた所定回数とを比較する比較器、２０は、複数のセンスアンプ２よりなるセンスアンプ群、１０は、複数のメモリセル１の各々が、複数のワード線と複数のビット線の各交点にマトリクス状に配置されてなるセルアレイ、５３は、上述した、ワード線およびプレート線の各駆動ドライバ、およびワード線およびプレート線が選択された回数をカウント記憶する回路を含む、カウント記憶／ワードドライバである。

また、本強誘電体メモリにおける、読み出し動作の制御フロー図を示す図６において、Ｓ６１は、カウント記憶回路からの読み出しのステップ、Ｓ６２は、該カウント記憶回路からの読み出しの回数を、読み出し制限数と比較する判定ステップ、Ｓ６３は、上記ステップＳ６２での比較判定において、読み出し回数が制限値より小さい、即ち、読み出し回数＜制限値、である場合に、読み出し（再書き込みなし）を行うステップ、Ｓ６４は、上記ステップＳ６３の後に、カウンタのカウントアップを行うステップ、Ｓ６５は、上記ステップＳ６２での比較判定において、読み出し回数と制限値とが等しい、即ち、読み出し回数＝制限値、である場合に、読み出し（再書き込み有り）を行うステップ、Ｓ６６は、上記ステップＳ６５の後に、カウンタのリセットを行うステップである。

まず、本実施の形態１における再書き込み動作を伴わない読み出しの基本動作について、図１ないし図３を用いて説明する。

Ａ．メモリセル１の記録データが“１”の場合
読み出し動作前にメモリセル１に記録されたデータが“１”の場合、選択ワード線ＷＬ０、選択プレート線ＣＰ０が、“Ｌ”から“Ｈ”になる以前の、図２のタイミング図におけるＴａの期間では、ヒステリシス曲線での分極状態は、Ａ点にある。

次に、ビット線プリチャージ制御信号ＢＰＥが、“Ｈ”から“Ｌ”になり、選択ワード線ＷＬ０、選択プレート線ＣＰ０が、“Ｌ”から“Ｈ”になると、選択されたメモリセル１から記憶データがビット線ＢＬ０へ読み出される。この期間Ｔｂにおいて、図３のヒステリシス曲線での分極状態は、Ａ点からＢ点へと移行する。この時のＢ点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。また同時に、ビット線／ＢＬ０には電位比較用のリファレンス電位が供給される。

次に、センスアンプ制御信号ＳＡＥが、“Ｌ”から“Ｈ”になると、各ビット線ＢＬ０、／ＢＬ０の電位は、センスアンプ回路の電源電圧差まで増幅される。この期間Ｔｃにおいて、図３のヒステリシス曲線での分極状態は、Ｂ点からＣ点へと移行する。またこの各ビット線ＢＬ０、／ＢＬ０の電位差がセンスアンプ回路の電源電圧差まで増幅された時点で、メモリセル１のデータは読み出しデータとして正常に取り出されたことになり、その後データバス線へと伝送され、最終的にメモリ装置外部へと正常にデータ出力することが可能である。ここで、図３のヒステリシス曲線での分極状態がＡ点からＣ点になったことは、初期からの分極電荷量が減少し、破壊読み出しがなされたことを意味する。

通常の読み出し動作においては、初期の分極状態を再現するために、以降に述べる再書き込み動作を必ず行うが、本発明における“再書き込み動作を伴わない読み出し動作”においてはこれを実施しない。具体的な動作としては、選択プレート線ＣＰ０が“Ｈ”から“Ｌ”になるＴ３より前のタイミングＴ２において、スイッチング素子であるトランジスタ（図示しない）を用いて選択ワード線ＷＬ０を“Ｈ”から“Ｌ”にし、メモリセルキャパシタとビット線とを分離する。その後、選択プレート線ＣＰ０がタイミングＴ３において“Ｈ”から“Ｌ”になるが、これより先に、メモリセルキャパシタとビット線とが分離されているため、図２の期間Ｔｄにおける図３のヒステリシス曲線での分極状態Ｄ点は、Ｃ点と同一である。

次に、センスアンプ制御信号ＳＡＥを“Ｈ”から“Ｌ”にした後、ビット線プリチャージ制御信号ＢＰＥを“Ｌ”から“Ｈ”にすることで、選択ビット線ＢＬ０は“Ｌ”にプリチャージされるが、メモリセルキャパシタとビット線とは既に分離されているので、分極状態の変化はない（図示右端の期間Ｔａ）。

したがって、この一連の読み出し動作を行った場合には、読み出し動作の後、データ“１”の初期の分極状態が再現されることはなく、分極電荷量は減少した状態になる。

Ｂ．メモリセル１に記録されたデータが“０”の場合
一方、読み出し動作前にメモリセル１に記録されたデータが“０”の場合、初期のヒステリシス曲線での分極状態は、点Ａ’にあり、同じ動作タイミングが実行されると、その分極状態はＢ’、Ｃ’、Ｄ’（＝Ａ’）へと順次移行する。このように、“０”データの場合は、従来の読み出し動作と同じであり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。

続いて、本実施の形態１による強誘電体メモリにおける任意のメモリセルに対する複数回の読み出し動作について、図４を用いて説明する。

上記した再書き込み動作を伴わない読み出し動作を１回行った後の強誘電体キャパシタの分極状態は、図４に示す点Ｄにある。

このメモリセルへの２回目の読み出しアクセスが行われた場合、分極状態は、点Ｄをスタート点として１回目と同様の読み出し動作が行われ（図６では、ステップＳ６１，Ｓ６２，Ｓ６３，Ｓ６４を経る動作が行われ）、ビット線容量負荷線との交点Ｂ１を経由して、最終的に点Ｄ１になる。

この２回目の読み出し動作における、図２のタイミング図のＴｂの期間において、センスアンプが正常増幅可能な読み出し電位差を、選択ビット線ＢＬ０および／ＢＬ０間に確保できたとすれば、読み出しデータが正常に取り出され、その後データバス線へと伝送され、最終的にメモリ装置外部へと正常にデータ出力することが可能である。

さらに、このメモリセルへの３回目の読み出しアクセスが行われた場合、分極状態は、点Ｄ１をスタート点として１回目および２回目と同様の読み出し動作が行われ（図６では、ステップＳ６１，Ｓ６２，Ｓ６３，Ｓ６４を経る動作が行われ）、ビット線容量負荷線との交点Ｂ２を経由して、最終的に点Ｄ２になる。

このように、この読み出し動作が複数回繰り返されると、初期の分極状態Ａから除々に分極電荷量が減少する（このことは、本発明者が特許公報第３１９１５４９号において説明している）が、本実施の形態１では、事前評価などにより正常読み出し可能な回数を予め決定しておき、その回数までは該読み出し動作の繰り返しが可能であると判断する。

このようにして、読み出し回数が予め決定された回数に達したときには、（図６では、ステップＳ６１，Ｓ６２，Ｓ６５，Ｓ６６を経る動作が行われ）、読み出し動作サイクルにおいて選択ワード線ＷＬ０が“Ｈ”から“Ｌ”へ変化するタイミングであるＴ１には、分極状態は点Ｃｎ、Ｄｎを経由して、最終的に初期の状態点Ａに戻る（図２の右端の期間Ｔａ）。
これは、再書き込みが行われたことを意味する。

メモリセル１に記録されたデータが“０”の場合は、説明するまでもなく、繰り返し読み出し動作を行った場合の影響はない。

以上に説明したように、本実施の形態１の特徴は、データの書き込みが行われた任意のメモリセルに対して同一メモリセルへの次回のデータ書き込みがなされる以前に、再書き込み動作を伴わない読み出し動作を予め決定した回数を最大限として実行可能とし、同一データの読み出し回数がこの予め決定した回数に達した時点で、再書き込み動作を伴う読み出し動作を実行するようにしたことである。

また、再書き込み動作を通常のリフレッシュ動作と同様に別動作サイクルとして実行することも、あるいは、同一ワード線上の全セルに対して再書き込み動作を実行するようにすることも可能である。

上記のように、記憶データ“１”の読み出し動作において、従前では再書き込み動作を伴っていた読み出し動作において、複数回、該再書き込み動作を行わないことは、その分強誘電体キャパシタへの負荷を軽減することになり、読み出し回数、ひいてはアクセス回数を増大することが可能である。

ここで、初期の分極電荷量が大きいほど、再書き込み無しの読み出し回数の設定を大きくすることができ、破壊読出しによる不揮発性メモリへの負荷を減少できて有利であり、上記実施の形態１では、１Ｔ１Ｃ型セルの構成で説明したが、２Ｔ２Ｃ型セルにおいても、同様の構成および動作が可能であるとともに、初期の分極電荷量をさらに大きくできる場合には、さらに再書き込みなしの読み出し回数を増大することが可能である。

次に、本実施の形態１における、カウンタ回路等の構成と、読み出し動作の制御フローについて、図１、図５および図６を用いて説明する。

図１に示すカウント記憶／ドライバ５３内に含まれる、図１（ｂ）に示す、読み出し回数をカウントするカウント回路５１ａと、該カウント回数を記憶する記憶回路５１ｂとを含むカウント記憶回路５１を、ワード毎に設置する。これは、カウント回路をメモリセル毎に設けることは、かえって本不揮発性メモリの面積の増大に繋がり、このようにワード毎に設ける構成にすることが最も望ましいと考えられるためである。

なお、図１（ｂ）において、Ａｓは、ワード線、及びセルプレート線を駆動するドライバ５２より出力されるドライブ信号であり、これをカウント回路５１ａはカウントする。Ｒｓは、上記ドライバ５２からの該カウント回路５１ａをリセットするリセット信号である。

また、図１（ｃ）において、５４，５６は、上記比較／ワード制御回路５７を構成する比較器、およびドライバ制御回路であり、Ｒｃは、上記カウント記憶回路５１よりのカウント値であり、Ｃｒは、ローデコーダ（図示せず）からの行選択信号出力Ｓｄ、および上記比較器５４からのカウント回数の比較出力Ｓｃに基づいて、ドライバ制御回路５６が、出力する、ワード線、およびセルプレート線を駆動制御するための制御信号である。

図５は、上述したように、本実施の形態１の強誘電体メモリの概略ブロック構成図であり、図６は、図５のブロック構成における読み出し動作の制御フローを示すものであり、ここでは、選択された同一ワード上の全てのメモリセルが同時にアクセスされる場合について説明する。

まず、図６のステップＳ６１において、カウント記憶／ドライバ５３に含まれるカウント記憶回路５１から、現在までの選択ワードへの読み出しアクセス回数を、読み出す。ここで言う、読み出しアクセス回数とは、データの書き込み後、同一メモリセルへの次回のデータ書き込みがなされる以前に、再書き込み動作を伴わない読み出し動作を行った回数を意味する。

次に、読み出された回数と、予め比較器５４に設定された制限回数とを比較器５４で比較し（ステップＳ６２）、上記のアクセス回数の方が少ない場合は、さらに再書き込み動作を伴わない読み出し動作を実行する（ステップＳ６３）。
その後、カウント記憶回路５１内のカウンタのカウントアップがなされる（ステップＳ６４）。

そして、アドレス変更を行いながらこの読み出し動作フローが繰り返され、読み出し回数が制限回数に達した時点で、比較器５４での比較結果に基づいて再書き込み動作を伴う読み出し動作が実行され（ステップＳ６５）、記憶データ“１”は、この時点で、初期の分極状態に戻る。
その後、カウント記憶回路５１内のカウント数はリセットされる（ステップＳ６６）。

また、図６には図示していないが、書き込み動作が実施された場合も同様に、カウント記憶回路５１内のカウント数はリセットされる。

なお、同一ワード線上に複数のカラムを備えてメモリアレイが構成される場合には、読み出し動作フローはやや複雑になるが、カウント回路をリセットするタイミングを、各カラム毎に制御することにより、データ保証を可能にしつつ、同様の効果を実現することができる。

なお、カウント回路、および回数記憶回路の構成はあえて列挙はしないが、既存の技術から容易に考えうるあらゆる構成を採用できるものである。

また、本実施の形態１では、センスアンプを起動する時点でのセルプレート線を“Ｈ”とした場合について説明したが、この限りでなく、図７に示すように、セルプレート線を先に、即ちセンスアンプを起動する前に、“Ｈ”から“Ｌ”とするプレート駆動方式においても、上記と同様の構成が可能であり、同様の効果を得ることができる。

図７は、本実施の形態１における、強誘電体メモリのセルプレート駆動方式における読み出し動作時の主要信号のタイミング図である。この方式の読み出し動作では、セルプレート線は、ワード線が“Ｈ”から“Ｌ”になる前に、“Ｈ”から“Ｌ”になり、センスアンプ制御信号ＳＡＥは、ワード線が“Ｈ”から“Ｌ”になった後に、“Ｌ”から“Ｈ”になる。

この場合も、センスアンプ制御信号ＳＡＥが、“Ｌ”から“Ｈ”になると（タイミングＴ４）、一対のビット線の電位差が増幅され、データが読み出されるが、このタイミングＴ４では、ワード線がすでにＴ２の時点で“Ｌ”になっているため、上記図２に示される動作と同様に、強誘電体メモリに対する書き込みは行われない。

このように、本実施の形態１によれば、データの書き込みが行われた任意のメモリセルに対して、同一メモリセルへの次回のデータ書き込みがなされる以前に、再書き込み動作を伴わない読み出し動作を、予め決定した回数を最大限として実行可能とし、同一データの読み出し回数がこの予め決定した回数に達した時点で、再書き込み動作を伴う読み出し動作を実行することにより、記憶データを保証しつつ、強誘電体キャパシタへの負荷を軽減することが可能となり、強誘電体メモリへの読み出し回数、ひいてはアクセス回数を増大することが可能となり、同時に消費電力をも低減できる効果が得られる。

また、再書き込み動作を伴わない破壊読出し動作を、ワード線信号によりスイッチング素子を制御して不揮発性メモリとビット線とを電気的に分離させて行うようにしたので、回路構成を複雑化することなく、簡易に、再書き込み動作を伴わない破壊読出し動作を行うことができる。

（実施の形態２）
以下、本発明の実施の形態２による不揮発性半導体記憶装置について、図面を参照しながら説明する。

本発明の実施の形態２による強誘電体メモリは、メモリセルアレイ構成において、ＥＣＣ（誤り訂正）ビットを有し、かつ誤り訂正のためのデータ演算を実行するＥＣＣ回路を有する構成を前提としたものである。
本実施の形態２による強誘電体メモリにおけるメモリアレイ部の回路構成図は、従来例の図９と同じである。

また、本実施の形態２の強誘電体メモリにおける読み出し動作時の主要信号のタイミング図は、図２と、強誘電体キャパシタのヒステリシス曲線を用いた基本動作説明図は、図３と、ある任意のメモリセルの読み出し動作および再書き込み動作の動作説明図は、図４と、それぞれ同じである。

図８（ａ）は、本実施の形態２における強誘電体メモリのブロック概略図を、図８（ｂ）は、本強誘電体メモリの読み出し動作フロー図を、それぞれ示す。

本強誘電体メモリの概略ブロック構成図を示す図８（ａ）において、７８は、メモリへの読み出し、書き込みデータの入出力を行う入出力回路、７７は、ＥＣＣ（誤り訂正）ビットを有する本メモリセルアレイの構成において、データ演算を実行し誤り訂正を行うＥＣＣ回路、７６は、ビット線を選択するロウデコーダを含む制御回路である制御回路デコーダ、７３は、ワード線およびプレート線の各駆動ドライバであるワード系ドライバである。

また、本強誘電体メモリの読み出し動作の制御フロー図を示す図８（ｂ）において、Ｓ８１は、データの読み出し動作を行うステップ、Ｓ８２は、読み出したデータのＥＣＣ判定を行う判定ステップ、Ｓ８３は、ステップＳ８２での判定結果が“判定フラグ＝０”であるとき、再書き込みを行なわないで、アドレスを変更して次の読み出し動作に移るための、再書き込みなし、のステップ、Ｓ８４は、ステップＳ８２での判定結果が“判定フラグ＝１”であるとき、再書き込みを行った後に、アドレスを変更して次の読み出し動作に移るようにする、再書き込み有り、のステップ、である。

本実施の形態２における再書き込み動作を伴わない読み出しの基本動作については、図１ないし図３に示され、その動作説明に関しては、上記実施の形態１と同一であり、説明は省略する。

まず、本実施の形態２における強誘電体メモリの任意のメモリセルに対する複数回の読み出し動作について、図４を用いて説明する。

上記実施の形態１の場合と同様に、再書き込み動作を伴わない読み出し動作を、１回行った後の強誘電体キャパシタの分極状態は、図４の点Ｄにある。

このメモリセルへの２回目の読み出しアクセスが行われた場合、図４における分極状態は、点Ｄをスタート点として１回目と同様の読み出し動作が行われ、ビット線容量負荷線との交点を経由して、最終的に点Ｄ１になる。

この２回目の読み出し動作における図２のタイミング図のＴｂの期間において、センスアンプが正常増幅可能な読み出し電位差を、選択ビット線ＢＬ０および／ＢＬ０間に確保することができれば、読み出しデータが正常に取り出され、その後データバス線へと伝送され、最終的にメモリ装置外部へと正常にデータ出力することが可能である。

さらに、このメモリセルへの３回目の読み出しアクセスが行われた場合、図４における分極状態は、点Ｄ１をスタート点として、１回目および２回目と同様の読み出し動作が行われ、ビット線容量負荷線との交点を経由して、最終的に点Ｄ２になる。

このように、この読み出し動作が複数回繰り返されると、図４において、初期の分極状態Ａから点Ｄ２に至るまで、分極電荷量は徐々に減少する（このことは、本発明者が特許公報第３１９１５４９号において説明している）が、本実施の形態２では、ＥＣＣ回路において読み出しエラービットを検出するまでは、読み出し動作の繰り返しが可能であると判断するものとする。

このようにして、ＥＣＣ回路において、読み出しエラービットを検出した場合に、同一読み出し動作サイクルにおける選択ワード線ＷＬ０の“Ｈ”から“Ｌ”へのタイミングをＴ１とすれば、エラービット以外のメモリセルの分極状態は、点Ｃｎ、Ｄｎを経由して、最終的に初期の状態点Ａに戻る。

ここで、エラービットについては記憶データが既に破壊されており、初期のデータを再現することは出来ない。
メモリセル１に記録されたデータが“０”の場合は説明するまでもなく、繰り返し読み出し動作を行った場合の影響はない。

以上に説明したように、本実施の形態２の特徴は、データの書き込みが行われた任意のメモリセルに対して同一メモリセルへの次回のデータ書き込みがなされる以前に、再書き込み動作を伴わない読み出し動作を、ＥＣＣ回路においてエラービットを検出するまで実行可能とし、エラービットを検出した時点で再書き込み動作を伴う読み出し動作を実行し、データ書換えによりエラー検出が無くなるまでは、再書き込み動作を伴う読み出し動作を実行する、ようにしたことである。

そして、このような構成により、記憶データ“１”の読み出し動作において、複数回再書き込み動作を行わないことは、その分、強誘電体キャパシタへの負荷を軽減することになり、読み出し回数、ひいてはアクセス回数を増大することが可能である。

このことは、初期の分極電荷量が大きいほど、再書き込み無しの読み出し回数の設定を大きくできるので有利である。上記本実施の形態２では１Ｔ１Ｃ型セルの構成の場合について説明したが、２Ｔ２Ｃ型セルにおいても同様の構成および動作が可能であり、この場合、さらに再書き込み無しの読み出し回数を増大することが可能である。

次に、本実施の形態２の読み出し動作の制御フローについて、図８（ａ）及び図８（ｂ）を用いて説明する。
本実施の形態２では、上記実施の形態１におけるような読み出し回数のカウント回路を必要とせず、図８（ａ）に示す、既存のＥＣＣ回路によるエラー検出機能を利用することができ、これにより、面積の増加を生じない、というメリットを得られるものである。

図８（ｂ）は、本実施の形態２における、読み出し動作制御フローを示すが、ここでは、選択された同一ワード上の全てのメモリセルが同時にアクセスされ、エラー訂正可能なビット数が１ビットの場合について説明する。

まず、通常の読み出し動作を行い（ステップＳ８１）、ＥＣＣ回路でのエラー検出がない場合（判定フラグ＝０）は、再書き込み動作を伴わない読み出し動作を実行する（ステップＳ８３）。ここで、エラー検出があった場合（判定フラグ＝１）は、再書き込み動作を伴う読み出し動作が実行され（ステップＳ８４）、エラービット以外においては、記憶データ“１”は、この時点で図４に示す初期の分極状態Ａに戻る。エラービットについては、記憶データが既に破壊されており、再書き込み動作を伴う読み出し動作が実行されても、初期のデータを再現することは出来ない。

読み出し動作において、同一ワードが再度アクセスされた場合は、残存するエラービットにより、ＥＣＣ回路７７でのエラー検出は継続されるので、図８のステップＳ８１，Ｓ８２，Ｓ８４を経る、再書き込み動作を伴う読み出し動作が繰り返されることになる。

ＥＣＣ回路７７によりエラービットの書換えが行われた場合は、ＥＣＣ回路でのエラー検出が消滅するので、図８のステップＳ８１，Ｓ８２，Ｓ８３を経る、書き込み動作を伴わない読み出し動作が実行され、再度エラー検出されるまではこれを繰り返す。

同一ワード上に複数のカラムでメモリアレイが構成される場合には、ＥＣＣ判定されないカラムでのビット不良が検出されないため、エラー訂正可能なビット数が複数ビットの場合にのみ、有効と考えられる。

なお、本実施の形態２では、センスアンプを起動する時点でのプレート線を“Ｈ”とした場合について説明したが、この限りでなく、図７に示すように、プレート線を先に、即ちセンスアンプを起動する前に、“Ｈ”から“Ｌ”とするプレート駆動方式においても、上記と同様の構成が実現可能であり、同様の効果が得られる。

このように、本実施の形態２によれば、データの書き込みが行われた任意のメモリセルに対して、同一メモリセルへの次回のデータ書き込みがなされる以前に、再書き込み動作を伴わない読み出し動作をＥＣＣ回路においてエラービットを検出するまで実行可能とし、エラービットを検出した時点で再書き込み動作を伴う読み出し動作を実行し、データ書換えによりエラー検出が無くなるまでは、再書き込み動作を伴う読み出し動作を実行することで、記憶データを保証しつつ、強誘電体キャパシタへの負荷を軽減することが可能となり、読み出し回数、ひいてはアクセス回数を増大することが可能となり、同時に消費電力の低減をも達成することが可能となる。

さらに、本実施の形態２では、既存のＥＣＣ回路によるエラー検出機能を利用するので、面積の増加がないというメリットが得られる。

本発明の不揮発性半導体記憶装置は、不揮発性メモリへの負荷による劣化を抑えることができるものであり、メモリセルへの高アクセス回数や、低消費電力を要求される不揮発メモリとして有用である。

本発明の第１の実施の形態による強誘電体メモリにおけるメモリアレイ部およびワード系制御部の回路構成図（図（ａ））、カウント記憶／ドライバ５３の回路構成図（図（ｂ））、及び比較／ワード制御回路５７の回路構成図（図（ｃ）） 本発明の実施の形態１における読み出し動作時の主要信号のタイミング図 本発明の実施の形態１における強誘電体キャパシタのヒステリシス曲線を用いた基本動作説明図 本発明の実施の形態１における読み出し動作および再書き込み動作の動作説明図 本発明の実施の形態１における強誘電体メモリのブロック概略図 本発明の実施の形態１における読み出し動作フロー図 本発明の実施の形態１、および実施の形態２における、プレート駆動方式における読み出し動作時の主要信号のタイミング図 本発明の第２の実施の形態２による強誘電体メモリのブロック概略図（図（ａ））、及び本発明の実施の形態２における読み出し動作フロー図（図（ｂ）） 従来の強誘電体メモリにおけるメモリアレイ部の回路構成図（図（ａ））、及びメモリセル１，１’の詳細な回路構成図（図（ｂ）） 従来の強誘電体メモリにおける読み出し動作時の主要信号のタイミング図 従来の強誘電体キャパシタのヒステリシス曲線を用いた動作説明図

符号の説明

ＭＣ メモリセル
Ｓ．Ａ センスアンプ
Ｂ．Ｐ ビット線プリチャージ回路
１ メモリアレイを構成する１Ｔ１Ｃ型のメモリセル
２ センスアンプ
３ ビット線プリチャージ回路
５ ワード系制御回路
５８ 入出力回路
５６ 制御回路デコーダ
５４ 比較器
２０ センスアンプ群
１０ セルアレイ
５７ カウント記憶／ワードドライバ
Ｓ６１ カウントとからの読み出しのステップ
Ｓ６２ 読み出し制限数と比較する判定ステップ
Ｓ６３ 読み出し（再書き込みなし）のステップ
Ｓ６４ カウンタのカウントアップのステップ
Ｓ６５ 読み出し（再書き込み有り）のステップ
Ｓ６６ カウンタのリセットのステップ
７８ 入出力回路
７７ ＥＣＣ回路
７６ 制御回路デコーダ
７３ ワードドライバ
Ｓ８１ 読み出し動作のステップ
Ｓ８２ ＥＣＣ判定ステップ
Ｓ８３ 再書き込み無し、のステップ
Ｓ８４ 再書き込み有り、のステップ

Claims (8)

1. 破壊読出し動作とその後の再書き込み動作を行う不揮発性メモリセルを有する不揮発性半導体記憶装置において、
   前記不揮発性メモリセルに対して、前記再書き込み動作を伴わない破壊読出し動作を複数回繰り返した後、前記再書き込み動作を行うようにした、
   ことを特徴とする不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置において、
   前記不揮発性メモリセルは、スイッチング素子によって選択的にビット線と接続可能なものであり、
   前記不揮発性メモリセルに対して、前記再書き込み動作を伴う破壊読出し動作を行う前に、外部信号によって前記スイッチング素子が前記不揮発性メモリセルと前記ビット線とを電気的に分離させた状態で、前記再書き込み動作を伴わない破壊読出し動作を、複数回繰り返すようにした、
   ことを特徴とする不揮発性半導体記憶装置。
3. 請求項２に記載の不揮発性半導体記憶装置において、
   前記外部信号は、ワード線信号である、
   ことを特徴とする不揮発性半導体記憶装置。
4. 請求項１または２に記載の不揮発性半導体装置において、
   前記再書き込み動作を伴わない壊読出し動作を繰り返す回数を、予め既定の回数に設定した、
   ことを特徴とする不揮発性半導体記憶装置。
5. 請求項４に記載の不揮発性半導体記憶装置において、
   前記再書き込み動作を伴わない破壊読出し動作が繰り返される回数を計測するカウント回路と、
   前記計測した回数を記憶する記憶回路と、
   前記記憶回路に記憶されている、前記再書き込み動作を伴わない破壊読み出し動作が繰り返される回数と、前記予め設定された既定回数とを比較する比較器とを備えた、
   ことを特徴とする不揮発性半導体記憶装置。
6. 請求項５に記載の不揮発性半導体記憶装置において、
   前記カウント回路、および前記記憶回路を、ワード毎に有する、
   ことを特徴とする不揮発性半導体記憶装置。
7. 請求項１または２に記載の不揮発性半導体記憶装置において、
   前記不揮発性メモリセルに対する読み出し動作における読み出しエラービットを検出するＥＣＣ回路を備え、
   前記再書き込み動作を伴わない破壊読出し動作を繰り返す回数を、ＥＣＣ回路のビットエラー検出信号により決定する、
   ことを特徴とする不揮発性半導体記憶装置。
8. 請求項１または２に記載の不揮発性半導体記憶装置において、
   前記不揮発性メモリセルは、強誘電体キャパシタにより構成される、
   ことを特徴とする不揮発性半導体記憶装置。

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