JP2008108355A - 強誘電体半導体記憶装置及び強誘電体半導体記憶装置の読み出し方法 - Google Patents

Abstract

【課題】安定した読み出しが可能な強誘電体半導体記憶装置を得る。
【解決手段】強誘電体キャパシタとトランジスタからなる相補的に１つの情報を記憶する第１強誘電体メモリセル及び第２強誘電体メモリセルと、第１強誘電体メモリセル及び第２強誘電体メモリセルが共有するワード線と、第１強誘電体メモリセルに接続された第１プレート線と、第２強誘電体メモリセルに接続された第２プレート線と、一方の端が第１強誘電体メモリセル及び第２強誘電体メモリセルにともに接続され、他方の端がビット線と接続された１つの選択トランジスタを備え、選択トランジスタのゲートに印加する電圧と、ワード線に印加する電圧を制御することにより、記憶されている前記情報を読み出す。
【選択図】図１

Description

本発明は、強誘電体半導体記憶装置及び強誘電体半導体記憶装置の読み出し方法に関するものであり、特に、強誘電体キャパシタとそれに接続されたトランジスタからなる強誘電体メモリセルを複数有した強誘電体半導体記憶装置及びこの強誘電体半導体記憶装置に書き込まれている情報の読み出し方法に関するものである。

半導体記憶装置の一つとして、ＴＣ並列ユニット直列接続型強誘電体メモリ（「Ｃｈａｉｎ型ＦｅＲＡＭ」とも呼ぶ。）と呼ばれる強誘電体メモリが存在している。このＣｈａｉｎ型ＦｅＲＡＭは、強誘電体キャパシタとそれに接続されたトランジスタからなる複数の強誘電体メモリセルから構成されているものである。

従来、この強誘電体メモリであるＣｈａｉｎ型ＦｅＲＡＭの構成としては、特許文献１等に記載されているような１Ｔ１Ｃ方式のものや、２Ｔ２Ｃ方式のものが提案されている。これらの方式では、複数の強誘電体メモリセルにおいて、プレート線を共有することが可能となるため高集積化が可能である。

一方、１Ｔ１Ｃ方式や、２Ｔ２Ｃ方式以外の方式として、非特許文献１に記載されているような１Ｔ２Ｃ方式が提案されている。この方式では、読み出し時の参照電圧がＶｃｃ／２〔Ｖ〕となるので、センス部分の回路設計が容易となり、また安定した読み出しが可能となる。
特開平９−１２０７００号公報 「１９９８ ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ」，Ｐ．１２４−１２５

本発明は、強誘電体キャパシタとそれに接続されたトランジスタからなる強誘電体メモリセルを複数有している半導体記憶装置において、高集積化が可能で、かつ、センス部分の回路設計が容易であり、安定した情報の読み出しが可能な強誘電体半導体記憶装置を提供する。

本発明の一態様に係る強誘電体半導体記憶装置は、電荷を保持するための強誘電体キャパシタと、前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなり、相補的に１つの情報を記憶する第１強誘電体メモリセル及び第２強誘電体メモリセルと、前記第１強誘電体メモリセル及び前記第２強誘電体メモリセルが共有するワード線と、前記第１強誘電体メモリセルに接続された第１プレート線と、前記第２強誘電体メモリセルに接続された第２プレート線と、一方の端が、前記第１強誘電体メモリセル及び前記第２強誘電体メモリセルにともに接続され、他方の端がビット線と接続された１つの選択トランジスタと、を備え、前記選択トランジスタのゲートに印加する電圧と、前記ワード線に印加する電圧を制御することにより、記憶されている前記情報を読み出すことを特徴とする。

また、本発明の一態様に係る強誘電体半導体記憶装置の読み出し方法は、電荷を保持するための強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルを直列に接続することにより形成した第１セルブロック及び第２セルブロックと、相補的に１つの情報を記憶する前記第１セルブロックにおける強誘電体メモリセル及び前記第２セルブロックにおける強誘電体メモリセルが共有するワード線と、前記第１セルブロックに接続された第１プレート線と、前記第２セルブロックに接続された第２プレート線と、一方の端が、前記第１セルブロック及び前記第２セルブロックに共に接続され、他方の端がビット線と接続された１つの選択トランジスタと、を備え、前記ビット線にＶｃｃ／２〔Ｖ〕の電圧を印加した後、前記ビット線をフローティング状態とし、情報を読み出す強誘電体メモリセルに接続されているワード線に０〔Ｖ〕の電圧を印加し、前記第１プレート線にはＶｃｃ〔Ｖ〕の電圧を印加し、前記第２プレート線には０〔Ｖ〕の電圧を印加して、前記強誘電体メモリセルの情報を読み出すことを特徴とする。

また、本発明の一態様に係る強誘電体半導体記憶装置の読み出し方法は、電荷を保持するための強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルを直列に接続することにより形成した第１セルブロック及び第２セルブロックと、相補的に１つの情報を記憶する前記第１セルブロックにおける強誘電体メモリセル及び前記第２セルブロックにおける強誘電体メモリセルが共有するワード線と、前記第１セルブロックに接続された第１プレート線と、前記第２セルブロックに接続された第２プレート線と、一方の端が、前記第１セルブロック及び前記第２セルブロックに共に接続され、他方の端がビット線と接続された１つの選択トランジスタと、を備え、前記第１プレート線、前記第２プレート線及び前記ビット線の電圧をＶｃｃ／２〔Ｖ〕とした後、前記ビット線をフローティング状態とし、情報を読み出す強誘電体メモリセルに接続されているワード線に０〔Ｖ〕の電圧を印加し、前記第１プレート線にはＶｃｃ〔Ｖ〕の電圧を印加し、前記第２プレート線には０〔Ｖ〕の電圧を印加して、前記強誘電体メモリセルの情報を読み出すことを特徴とする。

本発明によれば、強誘電体メモリセルを複数有している半導体記憶装置において、高集積化が可能で、かつ、センス部分の回路設計が容易であり、安定した情報の読み出しが可能となる。

〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。

図１に本実施の形態における強誘電体半導体記憶装置であるＣｈａｉｎ型ＦｅＲＡＭの構成を示す。図に示すように、強誘電体メモリセル２１は、強誘電体キャパシタ２２とトランジスタ２３を並列に接続することにより構成されている。本実施の形態においては、この強誘電体メモリセル２１と同様の構成の強誘電体メモリセル１１を複数直列に接続した構造の第１セルブロック１４及び、強誘電体メモリセル２１を複数直列に接続した構造の第２セルブロック２４により、メモリセルアレイ１９が形成されている。第１セルブロック１４、第２セルブロック２４における各々の一方の端は、各々第１プレート線（ＰＬ１）１８、第２プレート線（ＰＬ２）２８と接続されている。情報の記憶は、ワード線ＷＬ０を共有する第２セルブロック２４における強誘電体メモリセル２１と、相補的な第１セルブロック１４における強誘電体メモリセル１１の２つの強誘電体メモリセルを１つの単位として１つの情報が記憶される。

メモリセルアレイ１９内には、同様の構成によるワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７を共有する強誘電体メモリセルが設けられており、同様に情報の記憶がなされる。

記憶されている情報を読み出す際には、読み出す情報が記憶されているワード線ＷＬ０〜７、第１プレート線（ＰＬ１）１８及び、第２プレート線（ＰＬ２）２８に所定の電圧を印加する。具体的な読み出し方法については後述する。

又、第１セルブロック１４、第２セルブロック２４における各々の他方の端は、ともに選択トランジスタ（ＢＳ）１５のソースと接続されており、選択トランジスタ（ＢＳ）１５のドレインはビット線（ＢＬ）１７及び、センスアンプ１６に接続されている。この選択トランジスタ（ＢＳ）１５におけるゲート電圧を制御することにより、第１セルブロック１４及び第２セルブロック２４とセンスアンプ１６とを接続することができ、ワード線ＷＬ０〜７より選択された強誘電体メモリセルに書き込まれている情報をセンスアンプ１６より読み出すことができる。尚、センスアンプ１６には、書き込まれている情報を読み出す際の参照電圧として、Ｖｃｃ／２〔Ｖ〕の電圧が印加されている。

次に、本実施の形態における読み出し方法について説明する。

図２は、図１に示した強誘電体半導体記憶装置において、書き込まれている情報を再生する際のタイムチャートを示す。図に示すように、最初、第１プレート線（ＰＬ１）１８、第２プレート線（ＰＬ２）２８は、０〔Ｖ〕の電圧が、強誘電体メモリセルに接続されたワード線ＷＬ０〜７にはＶｃｃ〔Ｖ〕の電圧が、選択トランジスタ（ＢＳ）１５のゲートには０〔Ｖ〕の電圧が印加され、ビット線（ＢＬ）１７には、０〔Ｖ〕の電圧が印加されている。

その後、ビット線（ＢＬ）１７の電圧をＶｃｃ／２〔Ｖ〕とした後フローティング状態とし、読み出される強誘電体メモリセル１１、２１に接続されているワード線ＷＬ０に０〔Ｖ〕の電圧を印加した後、第１プレート線（ＰＬ１）１８にＶｃｃ〔Ｖ〕の電圧を印加することにより、ワード線ＷＬ０と接続されている強誘電体メモリセル１１、２１に書き込まれている情報が読み出される。この際、選択トランジスタ（ＢＳ）１５のゲートには、Ｖｃｃ〔Ｖ〕の電圧が印加されており、センスアンプ１６と接続される。このとき、ビット線（ＢＬ）１７における電圧は、読み出される強誘電体メモリセルの強誘電体キャパシタの電荷に応じた電圧となる。具体的には、共通のワード線ＷＬ０に接続されている強誘電体メモリセル１１、２１に「１」の情報が記憶されていた場合には、ビット線（ＢＬ）１７の電圧は、Ｖｃｃ／２〔Ｖ〕よりも高い電位となり、共通のワード線ＷＬ０に接続されている強誘電体メモリセル１１、２１に「０」の情報が書き込まれていた場合には、ビット線（ＢＬ）１７の電圧は、Ｖｃｃ／２〔Ｖ〕よりも低い電位となる。このビット線（ＢＬ）１７における電圧に応じて、センスアンプ１６を介し、強誘電体メモリセルに書き込まれていた情報を読み出すことができる。尚、ビット線（ＢＬ）１７の電圧をＶｃｃ／２〔Ｖ〕とした後フローティング状態とするタイミングと、読み出される強誘電体メモリセル１１、２１に接続されているワード線ＷＬ０に０〔Ｖ〕の電圧を印加するタイミングは、第１プレート線（ＰＬ１）１８にＶｃｃ〔Ｖ〕の電圧が印加される前であればどちらが前後してもよい。本実施の形態では、強誘電体メモリセル１１、２１に「１」の情報が記憶されている場合とは、具体的には、強誘電体メモリセル１１の分極方向が、図中の選択トランジスタ（ＢＳ）１５から第１プレート線（ＰＬ１）１８に向かう方向であり、強誘電体メモリセル２１の分極方向が、図中の選択トランジスタ（ＢＳ）１５から第２プレート線（ＰＬ２）２８に向かう方向である場合を意味する。

この後、第１プレート線（ＰＬ１）１８の電圧を０〔Ｖ〕とし、第２プレート線（ＰＬ２）２８の電圧をＶｃｃ〔Ｖ〕とすることにより、読み出された情報を再び書き込むことができる。上記強誘電体メモリセルでは、情報の読み出しを行なうことにより、書き込まれていた情報が破壊されてしまうため、読み出した情報について再度書き込みを行なうことにより、読み出した情報を強誘電体半導体記憶装置内に保持することができる。

この後、選択トランジスタ（ＢＳ）１５のゲートに印加される電圧を０〔Ｖ〕とした後、第２プレート線（ＰＬ２）２８及び、ビット線（ＢＬ）１７に印加する電圧を０〔Ｖ〕とし、その後、ワード線ＷＬ０の電圧をＶｃｃ〔Ｖ〕にする。

以上により、ワード線ＷＬ０により選択された強誘電体メモリセルに記憶されている情報の読み出し、及び読み出した情報の書き込みが完了する。

同様の方法により、ワード線ＷＬ１〜７に接続されている強誘電体メモリセルに記憶されている情報についても、読み出し及び読み出した情報の書き込みを行なうことができる。

これにより本実施の形態に係る強誘電体半導体記憶装置に記憶されている情報を順次読み出すことができる。

以上、１つのセルブロック内に複数の強誘電体メモリセルが含まれる場合について説明したが、図３に示すように、１つのセルブロック内に１つの強誘電体メモリセルが設けられた構成であってもよい。具体的には、強誘電体キャパシタ１１２と、その両端に接続されたトランジスタ１１３からなる第１強誘電体メモリセル１１１の一方の端が、第１プレート線（ＰＬ１）１１８と接続されており、また、強誘電体キャパシタ１２２と、その両端に接続されたトランジスタ１２３からなる第２強誘電体メモリセル１２１の一方の端が、第２プレート線（ＰＬ２）１２８と接続され、第１強誘電体メモリセル１１１及び第２強誘電体メモリセル１２１における他方の端が、ともに選択トランジスタ（ＢＳ）１１５におけるソースと接続されている構成のものである。このように構成されたものについて、ワード線ＷＬ及び、プレート線ＰＬ１、プレート線ＰＬ２に所定の電圧を印加することにより読み出された情報を選択トランジスタ（ＢＳ）１１５のゲート電圧を制御することにより、センスアンプ１１６を介し読み出すことができる。

このような構成の強誘電体半導体記憶装置では、１ブロック内に強誘電体メモリセルを複数個設けたものと比較して集積度には、限界があるものの強誘電体キャパシタ２２の両端はトランジスタ２３と接続されているため、強誘電体キャパシタ２２に予期せぬ電圧が印加されてデータが書き換わってしまうディスターブ（ｄｉｓｔｕｒｂ）現象が発生しない効果を有している。

また、図４に、図１に示したメモリセルアレイ１９を複数配置した場合のレイアウトの一例を示す。

図に示すようにメモリセルアレイ２１９（図１のメモリセルアレイ１９と同等）は、一方の端が、第１プレート線ＰＬ１と接続され、他方の端は選択トランジスタＢＳ１のソースと接続されている。選択トランジスタＢＳ１のドレインは、ビット線ＢＬ１と接続されるとともに、トランジスタＴ１を介し、センスアンプ２１６と接続されている。一方、メモリセルアレイ２２９（図１のメモリセルアレイ１９と同等）は、一方の端が、第２プレート線ＰＬ２と接続され、他方の端は選択トランジスタＢＳ２のソースと接続されている。選択トランジスタＢＳ２のドレインは、ビット線ＢＬ２と接続されるとともに、トランジスタＴ２を介し、センスアンプ２１６と接続されている。このような構成において、トランジスタＴ１、Ｔ２を制御することにより、メモリセルアレイ２１９、２２９を選択してセンスアンプ２１６と接続し、選択されたメモリセルアレイ２１９、２２９における強誘電体メモリセルに書き込まれている情報を読み出すことができる。このような構成とすることにより、ｆｏｌｄｅｄ ｂｉｔｌｉｎｅ構成のレイアウトが可能となる。

〔本実施形態の原理〕
次に、本実施形態の強誘電体半導体記憶装置における原理について説明する。

図５に、１Ｔ１Ｃ方式或いは２Ｔ２Ｃ方式におけるＣｈａｉｎ型ＦｅＲＡＭにおけるビット線容量とビット線電位の関係を示す。図に示すように、書き込まれている「１」又は「０」の情報に対応して、異なるビット線電位を示すが、書き込まれている「１」又は「０」の情報はともに、ビット線容量が大きくなるに従い、ビット線電位が低下する傾向にある。書き込まれている情報の「１」における電位と「０」における電位の差はセンスマージンとなるが、このセンスマージンは、ビット線容量が小さいときや大きいときは、小さくなるため情報の読み取りの際に誤りが生じやすくなる。従って、ビット線マージンを十分に確保しようとすると、ビット線容量の値は限られた範囲の値とする必要があり、回路設計を行なう際には、この点を考慮する必要があることから、回路設計における負担は大きくなる。更に、この範囲においては、ビット線容量のばらつきによるビット線電位の変化が大きいことから、異なるビット線同士において、書き込まれている「１」と「０」におけるビット線電位が極めて近い値となったり、場合によっては、「１」と「０」のビット線電位が逆転してしまう場合がある。このような場合では、書き込まれている情報を正確に読み出すことができなくなってしまう。

次に、図６に１Ｔ２Ｃ方式におけるＣｈａｉｎ型ＦｅＲＡＭにおけるビット線容量とビット線電位の関係を示す。図に示すように、ビット線容量が小さいほど、センスマージンを大きくとることができるため、強誘電体半導体記憶装置の回路設計を行なう際の設計がしやすい。また、異なるビット線において、ビット線容量にばらつきがあっても、書き込まれている「１」と「０」の情報におけるビット線電位が逆転することはないため、書き込まれている情報を正確に読み出すことができる。即ち、書き込まれている情報「１」のビット線電位は、ビット線容量が大きくなっても、Ｖｃｃ／２〔Ｖ〕以下になることはなく、また、書き込まれている情報の「０」におけるビット線電位は、ビット線容量が大きくなっても、Ｖｃｃ／２〔Ｖ〕以上になることはないため、読み出されるビット線が異なっていても、書き込まれている情報「１」、「０」において、ビット線電位が逆転することはない。従って、書き込まれている情報を正確に読み取ることができるのである。

本発明に係る強誘電体半導体記憶装置は、図１及び図３に示すような１Ｔ２Ｃ方式に基づいた構成のＦｅＲＡＭであるため、安定したデータの読み出しが可能となる。

〔第２の実施の形態〕
第２の実施の形態は、本発明における読み出し方法における別の実施の形態である。

図７に、図１に示す第１の実施の形態に記載された強誘電体半導体記憶装置において、書き込まれている情報を再生する際の本実施の形態におけるタイムチャートを示す。

図に示すように、最初、第１プレート線（ＰＬ１）１８、第２プレート線（ＰＬ２）２８は、Ｖｃｃ／２〔Ｖ〕の電圧が、強誘電体メモリセルに接続されたワード線ＷＬ０〜７にはＶｃｃ〔Ｖ〕の電圧が、選択トランジスタ（ＢＳ）１５のゲートには０〔Ｖ〕の電圧が印加されている。ビット線（ＢＬ）１７では、Ｖｃｃ／２〔Ｖ〕の電圧を印加した後、ビット線（ＢＬ）１７をフローティング状態とし、読み出される強誘電体メモリセルに接続されているワード線ＷＬ０に０〔Ｖ〕の電圧を印加した後、第１プレート線（ＰＬ１）１８にＶｃｃ〔Ｖ〕の電圧を印加し、第２プレート線（ＰＬ２）２８に０〔Ｖ〕の電圧を印加することにより、ワード線ＷＬ０に接続されている強誘電体メモリセルに書き込まれている情報が読み出される。この際、選択トランジスタ（ＢＳ）１５のゲートには、Ｖｃｃ〔Ｖ〕の電圧が印加されており、センスアンプ１６と接続される。このとき、ビット線（ＢＬ）１７における電圧は、読み出された強誘電体メモリセルの強誘電体キャパシタの電荷に応じた電圧となる。具体的には、強誘電体メモリセルに「１」の情報が記憶されていた場合には、ビット線（ＢＬ）１７の電圧はＶｃｃ／２〔Ｖ〕よりも高い電位となり、強誘電体メモリセルに「０」の情報が書き込まれていた場合には、ビット線（ＢＬ）１７の電圧はＶｃｃ／２〔Ｖ〕よりも低い電位となる。このビット線（ＢＬ）１７における電圧に応じて、センスアンプ１６を介し、強誘電体メモリセルに書き込まれていた情報を読み出すことができる。尚、ビット線（ＢＬ）１７の電圧をＶｃｃ／２〔Ｖ〕とした後フローティング状態とするタイミングと、読み出される強誘電体メモリセル１１、２１に接続されているワード線ＷＬ０に０〔Ｖ〕の電圧を印加するタイミングは、第１プレート線（ＰＬ１）１８にＶｃｃ〔Ｖ〕の電圧が印加される前であればどちらが前後してもよい。

この後、第１プレート線（ＰＬ１）１８の電圧を０〔Ｖ〕とし、第２プレート線（ＰＬ２）２８の電圧をＶｃｃ〔Ｖ〕とすることにより、読み出された情報を再び書き込むことができる。上記強誘電体メモリセルでは、情報の読み出しを行なうことにより、書き込まれていた情報が破壊されてしまうため、読み出した情報について再度書き込みを行なうことにより、読み出した情報を強誘電体半導体記憶装置内に保持することができる。

この後、選択トランジスタ（ＢＳ）１５のゲートに印加される電圧を０〔Ｖ〕とした後、第１プレート線（ＰＬ１）１８及び第２プレート線（ＰＬ２）２８にＶｃｃ／２〔Ｖ〕の電圧を印加するとともに、ビット線（ＢＬ）１７にＶｃｃ／２〔Ｖ〕の電圧を印加する。尚、ビット線（ＢＬ）１７、第１プレート線（ＰＬ１）１８、及び第２プレート線（ＰＬ２）を一時的にフローティング状態とすることにより、他の容量等に蓄えられている電荷により充電することが可能である。これにより消費電力を低減することが可能であり、これをチャージリサイクル（ｃｈａｒｇｅ ｒｅｃｙｃｌｅ）と呼ぶ。

その後、ワード線ＷＬ０の電圧をＶｃｃ〔Ｖ〕とすることにより、ワード線ＷＬ０に接続されている強誘電体メモリセルに記憶されていた情報の読み出し、及び読み出した情報の書き込みは終了する。

この後、上記と同様の方法により、ワード線ＷＬ１〜７に接続されている強誘電体メモリセルに書き込まれている情報についても読み出すことができる。

以上により、本実施の携帯における強誘電体半導体記憶装置における情報を順次読み出すことができるのである。

本実施の形態においては、前述したチャージリサイクル（ｃｈａｒｇｅ ｒｅｃｙｃｌｅ）されるため、情報を読み出す際の消費電力を低く抑えることができる。即ち、ビット線（ＢＬ）１７や第１プレート線（ＰＬ１）１８、第２プレート線（ＰＬ２）２８において電圧を印加する際、直接電源からの電力供給を受けるのではなく、他の強誘電体キャパシタ等に蓄えられた電荷を利用して中間的な電位まで充電することができるため、消費電力を低減させることができるのである。

以上、実施の形態において本発明における半導体記憶装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。

本発明の第１の実施の形態の強誘電体半導体記憶装置の構成図 第１の実施の形態における強誘電体半導体記憶装置の読み出しの際のタイムチャート 本実施の形態における別の強誘電体半導体記憶装置の構成図 本実施の形態における強誘電体半導体記憶装置を高集積化させた構成図 １Ｔ１Ｃ／２Ｔ２Ｃ方式におけるビット線容量とビット線電圧の相関図 １Ｔ２Ｃ方式におけるビット線容量とビット線電圧との相関図 第２の実施の形態における強誘電体半導体記憶装置の読み出しの際のタイムチャート

符号の説明

１１、２１・・・強誘電体メモリセル、 １４・・・第１セルブロック、１５・・・選択トランジスタ（ＢＳ）、 １６・・・センスアンプ、 １７・・・ビット線（ＢＬ）、 １８・・・第１プレート線（ＰＬ１）、 １９・・・メモリセルアレイ、 ２２・・・強誘電体キャパシタ、 ２３・・・トランジスタ、 ２４・・・第２セルブロック、 ２８・・・第２プレート線（ＰＬ２）、 ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７・・・ワード線

Claims (5)

1. 電荷を保持するための強誘電体キャパシタと、前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなり、相補的に１つの情報を記憶する第１強誘電体メモリセル及び第２強誘電体メモリセルと、
   前記第１強誘電体メモリセル及び前記第２強誘電体メモリセルが共有するワード線と、
   前記第１強誘電体メモリセルに接続された第１プレート線と、
   前記第２強誘電体メモリセルに接続された第２プレート線と、
   一方の端が、前記第１強誘電体メモリセル及び前記第２強誘電体メモリセルにともに接続され、他方の端がビット線と接続された１つの選択トランジスタと、を備え、
   前記選択トランジスタのゲートに印加する電圧と、前記ワード線に印加する電圧を制御することにより、記憶されている前記情報を読み出すことを特徴とする強誘電体半導体記憶装置。
2. 直列接続された複数の前記第１強誘電体メモリセルが第１ブロックを成し、
   直列接続された複数の前記第２強誘電体メモリセルが第２ブロックを成し、
   前記ワード線を共有する前記第１強誘電体メモリセルと前記第２強誘電体メモリセルは相補的に１つの情報を記憶するものであることを特徴とする請求項１に記載の強誘電体半導体記憶装置。
3. 電荷を保持するための強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルを直列に接続することにより形成した第１セルブロック及び第２セルブロックと、
   相補的に１つの情報を記憶する前記第１セルブロックにおける強誘電体メモリセル及び前記第２セルブロックにおける強誘電体メモリセルが共有するワード線と、
   前記第１セルブロックに接続された第１プレート線と、
   前記第２セルブロックに接続された第２プレート線と、
   一方の端が、前記第１セルブロック及び前記第２セルブロックに共に接続され、他方の端がビット線と接続された１つの選択トランジスタと、を備え、
   前記ビット線にＶｃｃ／２〔Ｖ〕の電圧を印加した後、前記ビット線をフローティング状態とし、情報を読み出す強誘電体メモリセルに接続されているワード線に０〔Ｖ〕の電圧を印加し、
   前記第１プレート線にはＶｃｃ〔Ｖ〕の電圧を印加し、前記第２プレート線には０〔Ｖ〕の電圧を印加して、前記強誘電体メモリセルの情報を読み出すことを特徴とする強誘電体半導体記憶装置の読み出し方法。
4. 電荷を保持するための強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルを直列に接続することにより形成した第１セルブロック及び第２セルブロックと、
   相補的に１つの情報を記憶する前記第１セルブロックにおける強誘電体メモリセル及び前記第２セルブロックにおける強誘電体メモリセルが共有するワード線と、
   前記第１セルブロックに接続された第１プレート線と、
   前記第２セルブロックに接続された第２プレート線と、
   一方の端が、前記第１セルブロック及び前記第２セルブロックに共に接続され、他方の端がビット線と接続された１つの選択トランジスタと、を備え、
   前記第１プレート線、前記第２プレート線及び前記ビット線の電圧をＶｃｃ／２〔Ｖ〕とした後、前記ビット線をフローティング状態とし、情報を読み出す強誘電体メモリセルに接続されているワード線に０〔Ｖ〕の電圧を印加し、
   前記第１プレート線にはＶｃｃ〔Ｖ〕の電圧を印加し、前記第２プレート線には０〔Ｖ〕の電圧を印加して、前記強誘電体メモリセルの情報を読み出すことを特徴とする強誘電体半導体記憶装置の読み出し方法。
5. 前記第１プレート線にＶｃｃ〔Ｖ〕の電圧を印加し、前記第２プレート線には０〔Ｖ〕の電圧を印加して、前記強誘電体メモリセルの情報を読み出した後、
   前記第１プレート線に０〔Ｖ〕の電圧を印加し、前記第２プレート線にＶｃｃ〔Ｖ〕の電圧を印加して、前記強誘電体メモリセルに前記読み出された情報を再度書き込むことを特徴とする請求項３又は４に記載の強誘電体半導体記憶装置の読み出し方法。

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