JP2006128148A - 半導体装置の製造方法および半導体製造装置 - Google Patents

Abstract

【課題】 ｎ型不純物が導入されたレジスト膜を除去する工程において、異常生成物の発生を抑制することができる技術を提供する。
【解決手段】 ポリシリコン膜１５上にレジスト膜１６を形成した後、このレジスト膜１６に対して露光・現像することにより、レジスト膜１６をパターニングする。パターニングは、ポリシリコン膜１５のゲート電極形成領域に開口部１７が形成されるように行う。次に、パターニングしたレジスト膜１６をマスクにして、開口部１７から露出したポリシリコン膜１５内にリンを注入する。このとき、マスクであるレジスト膜１６にもリンが注入されて硬化層１６ａが形成される。次に、酸素ガスおよびフォーミングガスを導入して硬化層１６ａおよびレジスト膜１６を除去する。ここで、酸素ガスとフォーミングガスとの混合ガスに対するフォーミングガスの体積比率を５％以上３０％以下にする。
【選択図】 図１１

Description

本発明は、半導体装置の製造技術に関し、特に、半導体ウェハ（以下、単にウェハという）上に形成されたレジスト膜を除去する工程に適用して有効な技術に関するものである。

日本特開平１０−０９８０２６号公報（特許文献１）には、イオン注入処理後におけるレジスト膜のアッシングレートを向上させるとともに、下地の酸化シリコン膜のエッチングを抑制する技術が記載されている。具体的には、処理容器内に配置されたウェハをハロゲンランプで加熱しつつアッシングする際、水素ガス（Ｈ_２）、窒素ガス（Ｎ_２）、酸素ガス（Ｏ_２）およびフッ化炭素ガス（ＣＦ_４）よりなる混合ガスを供給する。すなわち、水素ガス（Ｈ_２）、窒素ガス（Ｎ_２）、酸素ガス（Ｏ_２）およびフッ化炭素ガス（ＣＦ_４）よりなる混合ガスを使用して、ウェハに形成されたレジスト膜をアッシングする技術が開示されている。
特開平１０−０９８０２６号公報

ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、導電型不純物を導入したポリシリコン膜をゲート電極とするものがある。このようなゲート電極は、例えば以下のようにして形成される。

半導体基板上にゲート絶縁膜を形成した後、このゲート絶縁膜上にポリシリコン膜を形成する。続いて、このポリシリコン膜上にレジスト膜を形成した後、露光・現像処理を行うことによりレジスト膜をパターニングする。パターニングは、ゲート電極を形成する領域を開口するように行われる。続いて、イオン注入法を使用することにより、開口部から露出したポリシリコン膜内にリンなどのｎ型不純物を導入する。このとき、主に、開口部から露出したポリシリコン膜内にリンが導入されるが、パターニングしたレジスト膜内にもリンが導入される。レジスト膜内にリンが導入されるとレジスト膜が変質し、レジスト膜の表面に剥離性の悪い硬化層が形成される。

次に、パターニングしたレジスト膜をアッシング処理によって除去した後、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜を加工する。これによりリンを導入したポリシリコン膜よりなるゲート電極を形成することができる。

リンを導入するときにマスクとして使用されたレジスト膜は、上記したようにアッシング処理で除去されるが、このアッシング処理では酸素ガスが使用される。すなわち、酸素ガスとレジスト膜の化学反応を利用して、レジスト膜を除去している。しかし、酸素ガスだけを使用したアッシング処理では、レジスト膜に形成された硬化層を除去することができない。このため、アッシング処理における加熱により、硬化層の下部にあるレジスト膜が膨張し、硬化層を突き破ってレジスト膜が破裂することが生じる。この破裂により生じるレジスト残渣が除去されず、異物としてウェハ上に残ってしまう。

そこで、リンが注入されて硬化層が形成されたレジスト膜のアッシング処理では、酸素ガスだけでなくフォーミングガスも導入されている。フォーミングガスとは、窒素ガスと水素ガスとの混合ガスであり、このフォーミングガスを導入することにより、レジスト膜に形成された硬化層を除去することができる。

しかし、フォーミングガスの割合が高くなると、ポリシリコン膜上に酸化シリコンよりなる異常生成物が発生してしまうという問題点がある。つまり、レジスト膜を除去する際、レジスト膜に含まれるリンとフォーミングガスと酸素ガスが反応してリン酸が生成される。また、レジスト膜を除去することにより露出したポリシリコン膜は、窒素ガスと反応して窒化シリコン膜が形成される。そして、リン酸と窒化シリコン膜が化学反応することにより、酸化シリコン膜が生成される。このようにして、レジスト膜を除去することにより露出したポリシリコン膜上に異常生成物である酸化シリコンが形成される。

レジスト膜の除去が終了すると、次に、ポリシリコン膜を加工してゲート電極を形成する。ゲート電極の形成は、まず、ポリシリコン膜上にレジスト膜を形成した後、このレジスト膜をパターニングすることにより、ゲート電極形成領域上にだけレジスト膜が残るようにする。続いて、パターニングしたレジスト膜をマスクにしてポリシリコン膜をエッチングすることにより、ゲート電極を形成する。

このときのエッチングは、ポリシリコン膜とゲート絶縁膜（酸化シリコン膜）とのエッチング選択比が高い状態で行われる。ここで、上記したように、ポリシリコン膜上には、異常生成物である酸化シリコンが形成されている領域がある。この領域は、エッチングの際、異常生成物である酸化シリコンがマスクとなってしまい、エッチングが充分に行なわれないという問題点が発生する。すなわち、ゲート電極形成領域以外の領域に、異常生成物である酸化シリコンが存在すると、本来エッチングされるべきポリシリコン膜が充分にエッチングされずに残ることになる。すると、正常なＭＩＳＦＥＴが形成されない。

本発明の目的は、ｎ型不純物が導入されたレジスト膜を除去する工程において、異常生成物の発生を抑制することができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願で開示される一つの発明は、（ａ）半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程と、（ｃ）前記シリコン膜上にレジスト膜を形成する工程と、（ｄ）前記レジスト膜に開口部を形成する工程と、（ｅ）前記開口部から露出する前記シリコン膜にｎ型不純物を導入する工程と、（ｆ）フッ素を含まない混合ガスを使用して前記レジスト膜を除去する工程と、（ｇ）前記シリコン膜を加工してゲート電極を形成する工程とを備え、前記（ｆ）工程において、前記混合ガス中に含まれるフォーミングガスの前記混合ガス全体に占める体積比率は５％以上３０％以下であるものである。

また、本願で開示される一つの発明は、ウェハ上に形成されたレジスト膜を酸素ガスおよびフォーミングガスを使用して除去する半導体製造装置であって、（ａ）前記ウェハ上に形成された前記レジスト膜を除去するためのチャンバと、（ｂ）前記チャンバ内に導入する前記酸素ガスの流量を調整する第１マスフローコントローラと、（ｃ）前記チャンバ内に導入する前記フォーミングガスの流量を調整する第２マスフローコントローラと、（ｄ）前記第１マスフローコントローラから前記酸素ガスの流量値を入力し、前記第２マスフローコントローラから前記フォーミングガスの流量値を入力する制御部とを備え、前記制御部は、前記酸素ガスの流量値および前記フォーミングガスの流量値に基づいて、前記酸素ガスと前記フォーミングガスを含む混合ガス全体に対する前記フォーミングガスの体積比率を算出し、算出した前記体積比率が５％以上３０％以下の範囲内にあるとき前記ウェハの処理を行う一方、算出した前記体積比率が５％以上３０％以下の範囲外にあるとき前記ウェハの処理を停止するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

フォーミングガスの混合ガス全体に占める体積比率を５％以上３０％以下にした状態で、ｎ型不純物を導入したレジスト膜の除去を行っているので、異常生成物の発生を抑制することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本実施の形態１におけるレジスト膜除去装置（半導体製造装置）の概略構成を示した模式図である。図１において、本実施の形態１におけるレジスト膜除去装置１は、チャンバ２、マスフローコントローラ（第１マスフローコントローラ）３、マスフローコントローラ（第２マスフローコントローラ）４および制御部５を有している。

チャンバ２は、その中で物理的あるいは化学的反応を起させるための密閉した容器である。本実施の形態１では、このチャンバ２内でウェハ上に形成されたイオン注入用レジスト膜の除去が行われる。

マスフローコントローラ３は、チャンバ２内に導入される酸素ガス（Ｏ_２ガス）の流量を調整できるようになっている。同様に、マスフローコントローラ４は、チャンバ２内に導入されるフォーミングガス（Ｈ_２ガスとＮ_２ガスの混合ガス）の流量を調整できるように構成されている。このように、チャンバ２内には、マスフローコントローラ３、４で流量が調整された酸素ガスおよびフォーミングガスが導入される。そして、導入した酸素ガスおよびフォーミングガスを使用して、イオン注入用レジスト膜の除去が行われる。

制御部５は、チャンバ２内に導入される酸素ガスとフォーミングガスとのガス比を制御できるように構成されている。具体的に、制御部５は、マスフローコントローラ３およびマスフローコントローラ４に接続されており、マスフローコントローラ３から酸素ガスの流量値を入力し、マスフローコントローラ４からフォーミングガスの流量値を入力することができるようになっている。そして、制御部５は、入力した流量値から、酸素ガスとフォーミングガスを合わせた混合ガス全体に対するフォーミングガスの体積比率を算出するようになっている。また、制御部５は、ホストコンピュータ６と接続されており、このホストコンピュータ６から工程情報を入力できるように構成されている。工程情報とは、どの工程が実施されるかなどを示す情報をいう。

レジスト膜除去装置１では、ウェハロット７からウェハが取り出され、取り出されたウェハがチャンバ２内に搬送されるようになっている。

本実施の形態１におけるレジスト膜除去装置１では、シリコン膜上に形成されたイオン注入用レジスト膜を除去することを目的としている。このため、本実施の形態１のレジスト膜除去装置１が使用される工程は、例えば、ポリシリコン膜のゲート電極形成領域にリンを導入した後、ポリシリコン膜上に形成されているマスク用のレジスト膜を除去する工程である。

図２は、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造工程の一部を記載したフローチャートである。図２に示すように、ゲート絶縁膜を形成した後（Ｓ１１）、このゲート絶縁膜上にポリシリコン膜を形成する（Ｓ１２）。そして、ポリシリコン膜上にイオン注入用レジスト膜を形成し（Ｓ１３）、その後、このイオン注入用レジスト膜をパターニングする（Ｓ１４）。次に、パターニングしたイオン注入用レジスト膜をマスクにしてポリシリコン膜のゲート電極形成領域にリンを注入する（Ｓ１５）。そして、マスクとして使用したイオン注入用レジスト膜を除去する（Ｓ１６）。続いて、洗浄（Ｓ１７）およびアニール（Ｓ１８）を施した後、ポリシリコン膜をエッチングして、ゲート電極を形成する（Ｓ１９）。このようにして、ｎチャネル型ＭＩＳＦＥＴのゲート電極が形成される。この図２で示した工程のうち、レジスト膜除去装置１が使用される工程は、マスクとして使用したイオン注入用レジスト膜を除去するＳ１６である。

上記した工程で使用されるイオン注入用レジスト膜には、リンのイオン注入により、レジスト膜の表面に硬化層が形成されている。

通常レジスト膜の除去には、酸素ガスが使用される。しかし、上記したようにイオン注入用レジスト膜の表面には、レジスト膜が変質した硬化層が形成されている。この硬化層は、酸素ガスによるアッシングでは充分に除去できない。このため、チャンバ２内には、水素ガスと窒素ガスの混合ガスよりなるフォーミングガスが導入されている。フォーミングガスを導入することにより、レジスト膜の表面に形成された硬化層が除去され、レジスト残渣を低減することができる。

ところが、フォーミングガスの割合を高くすると、リンが導入されたレジスト膜において、硬化層を効果的に除去することができる一方、酸化シリコンよりなる異常生成物が形成される。この異常生成物は次のような過程で形成されると考えられている。まず、ポリシリコン膜上に形成されたイオン注入用のレジスト膜を酸素ガスおよびフォーミングガスでアッシングにより除去する。このとき、レジスト膜に導入されたリンと酸素ガスと水素ガスの反応によりリン酸が形成される。一方、ポリシリコン膜の表面には窒素ガスとの反応により窒化シリコン膜が形成される。そして、リン酸と窒化シリコン膜が反応することにより、酸化シリコンよりなる異常生成物が形成される。このようにリンが導入されたレジスト膜を除去する工程で、酸化シリコンよりなる異常生成物が形成される。

この後、ポリシリコン膜を加工してゲート電極が形成される。このゲート電極の形成工程では、酸化シリコン膜と高選択比を取った状態でポリシリコン膜のエッチングが行われる。したがって、ポリシリコン膜上に酸化シリコンよりなる異常生成物が存在すると、この異常生成物がマスクとなって、本来エッチングされるべき領域にあるポリシリコン膜が充分にエッチングされないことになり、ゲート電極が正常に形成されない。

そこで、本実施の形態１では、酸素ガスとフォーミングガスの混合ガス全体に対するフォーミングガスの体積比率を５％以上３０％以下にすることにより、レジスト残渣を取り除くとともに、酸化シリコンよりなる異常生成物の発生を抑制している。

図３は、酸素ガスとフォーミングガスの混合ガス全体に対するフォーミングガスの体積比率と、レジスト残渣比および異常生成物比との関係を示したグラフである。すなわち、イオン注入用レジスト膜のアッシングの際に添加するフォーミングガスの量とレジスト残渣比および異常生成物比との関係を示したグラフである。図３において、横軸は、フォーミングガスの体積比率を示したものであり、縦軸は、レジスト残渣比および異常生成物比を示したものである。また、グラフ中の正方形をしたプロットは、レジスト残渣比を示したものであり、菱形をしたプロットは、異常生成物比を示している。

レジスト残渣比は、フォーミングガスを加えないとき（フォーミングガスの体積比率が０％のとき）のレジスト残渣を１とした場合の数値を示している。また、異常生成物比は、フォーミングガスの体積比率が５０％のときの異常生成物数を１とした場合の数値を示している。

図３に示すように、フォーミングガスの体積比率を増加させるとレジスト残渣比が低下していることがわかる。例えば、フォーミングガスの体積比率が０％の場合、レジスト残渣比は１であるが、フォーミングガスの体積比率が５％の場合、レジスト残渣比は約０．１５に減少していることがわかる。さらに、フォーミングガスの体積比率が１０％の場合、レジスト残渣比は約０．０５であり、フォーミングガスの体積比率が２０％の場合、レジスト残渣比は極めて小さくなっていることがわかる。このことから、酸素ガスに添加するフォーミングガスの量を増加させることによって、レジスト残渣を充分に除去することができることがわかる。

一方、フォーミングガスを導入することにより生成される異常生成物比は、フォーミングガスの体積比率が増加するにつれて、増加していることがわかる。例えば、フォーミングガスの体積比率が１０％以下の場合、異常生成物比はほぼ０であり、フォーミングガスの体積比率が３０％の場合、異常生成物比は約０．１５となっている。さらに、フォーミングガスの体積比が４０％の場合、異常生成物比は約０．５となり、フォーミングガスの体積比が５０％の場合、異常生成物比は１となっている。このことから、酸素ガスに添加するフォーミングガスの量を減少させるほど、異常生成物の発生を抑制することができることがわかる。

このように、レジスト残渣を取り除く観点からは、フォーミングガスの体積比率を増加させることが望ましい。一方、異常生成物の発生を抑制する観点からは、フォーミングガスの体積比率を減少させることが望ましい。したがって、フォーミングガスの体積比率を極端に増加や減少させることは両方の観点を考慮すると好ましくない。両方の観点を考慮すると、フォーミングガスの体積比率をある特定の範囲に限定する必要がある。図３に示すように、フォーミングガスの体積比率を５％以上３０％以下にすることにより、有効にレジスト残渣を取り除くことができるとともに、異常生成物の発生を抑制することができる。具体的には、フォーミングガスの体積比率を５％以上３０％以下にすることにより、レジスト残渣比および異常生成物比を０．２以下にすることができる。さらに望ましくは、フォーミングガスの体積比率を１０％以上２０％以下にすることにより、レジスト残渣比および異常生成物比を０．１以下にすることができる。

次に、本実施の形態１におけるレジスト膜除去装置１の第１動作例について図１および図４を参照しながら説明する。まず、図１に示す制御部５は、ホストコンピュータ６から工程情報を入力する（Ｓ１０１）。工程情報に基づいて、実施する工程がリンイオン注入用レジスト膜の除去工程であるかを判断する（Ｓ１０２）。実施する工程がリンイオン注入用レジスト膜の除去工程でない場合、制御部５は、フォーミングガスの体積比率を監視しない（Ｓ１０３）。一方、実施する工程がリンイオン注入用レジスト膜の除去工程である場合、制御部５は、マスフローコントローラ３から送られてくる酸素ガスの流量値とマスフローコントローラ４から送られてくるフォーミングガスの流量値を入力する。そして、入力した流量値に基づいて、フォーミングガスの体積比率を算出する（Ｓ１０４）。

続いて、制御部５は、算出したフォーミングガスの体積比率が５％以上３０％以下であるかを判断する（Ｓ１０５）。算出したフォーミングガスの体積比率が５％以上３０％以下の範囲外である場合、装置を停止する（Ｓ１０６）。これにより、レジスト残渣あるいは異常生成物が生成される状態でのウェハの処理が抑制される。したがって、不良のウェハを作り込むことを防止でき、歩留まり向上および製品の信頼性向上を図ることができる。

一方、算出したフォーミングガスの体積比率が５％以上３０％以下の範囲にある場合、ウェハの処理を行う。すなわち、ウェハ上に形成されたリンイオン注入用レジスト膜の除去を行う。このとき、フォーミングガスの体積比率が５％以上３０％以下であるため、レジスト残渣および異常生成物の発生を抑制することができる。したがって、歩留まり向上および製品の信頼性向上を図ることができる。

次に、本実施の形態１におけるレジスト膜除去装置１の第２動作例について、図１および図５を参照しながら説明する。第２動作例は、ほぼ第１動作例と同じであるため、異なる部分だけ説明する。第２動作例のうち、第１動作例と異なる点は、フォーミングガスの体積比率が５％以上３０％以下の範囲外にあるときの処理である。この場合、第１動作例では、レジスト膜除去装置１を停止させていた。これに対し、第２動作例では、レジスト膜除去装置１を停止させない。つまり、フォーミングガスの体積比率が５％以上３０％以下の範囲外にあるとき、制御部５は、マスフローコントローラ３、４を調整して、チャンバ２内に導入されるフォーミングガスの体積比率が５％以上３０％以下の範囲内に入るようにする。これにより、レジスト膜除去装置１を停止させずに、常にフォーミングガスの体積比率が５％以上３０％以下の範囲内でウェハの処理を行うことができる。第２動作例によれば、第１動作例と同様の効果が得られる上、レジスト膜除去装置１を停止させることがない。このため、スループット向上を図ることができ、ＴＡＴ（Turn Around Time）の短縮を図ることができる。

次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。本実施の形態１では、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）の製造工程について説明する。

図６に示すように、半導体基板（ウェハ）１０を用意する。この半導体基板１０は、ｐ型の単結晶シリコンよりなり、その主面には、素子分離領域１１が形成されている。素子分離領域１１は、酸化シリコンよりなり、例えばＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidization Of Silicon）などによって形成される。図６では、ＳＴＩ法で形成した素子分離領域１１を示している。すなわち、半導体基板１０に溝を形成した後、この溝に酸化シリコン膜を埋め込むことにより形成された素子分離領域１１が図６に示されている。

次に、半導体基板１０に形成された素子分離領域１１によって分けられた活性領域、すなわちｎチャネル型ＭＩＳＦＥＴＱ_１を形成する領域にｐ型ウェル１２を形成する。ｐ型ウェル１２は、例えばイオン注入法により、ボロン（Ｂ）やフッ化ボロン（ＢＦ_２）を導入することによって形成される。同様に、ｐチャネル型ＭＩＳＦＥＴＱ_２を形成する領域にｎ型ウェル１３を形成する。ｎ型ウェル１３は、例えばイオン注入法により、リン（Ｐ）や砒素（Ａｓ）を導入することによって形成される。

続いて、図７に示すように、半導体基板１０上に、ゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、例えば薄い酸化シリコン膜からなり、例えば熱酸化法を使用して形成することができる。

次に、図８に示すように、ゲート絶縁膜１４上にポリシリコン膜１５を形成する。このポリシリコン膜１５は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成することができる。その後、ポリシリコン膜１５上にレジスト膜１６を塗布する。そして、レジスト膜１６に対して露光・現像することにより、レジスト膜１６をパターニングする。パターニングは、図９に示すように、ｎチャネル型ＭＩＳＦＥＴＱ_１のゲート電極形成領域に開口部１７を形成するように行う。

続いて、図１０に示すように、パターニングしたレジスト膜１６をマスクにしてリンをイオン注入する。これにより、開口部１７から露出したポリシリコン膜１５内にリンが注入されるとともに、レジスト膜１６の表面にもリンが注入される。リンをイオン注入する工程は、ポリシリコン膜１５よりなるゲート電極形成領域にリンを導入するものであるが、マスクに使用しているレジスト膜１６にもリンが注入される。このとき、レジスト膜１６の表面はリンをイオン注入することにより変質し、硬化層１６ａが形成される。なお、リンは５×１０^１４／ｃｍ^２以上の量が導入される。

次に、マスクとして使用した硬化層１６ａを含むレジスト膜１６を除去するため、本実施の形態１におけるレジスト膜除去装置１に半導体基板１０が搬入される。そして、図１１に示すように、半導体基板１０を加熱した後、酸素ガスとフォーミングガス（例えば水素ガス３％と窒素ガス９７％の混合ガス）との混合ガス１８をプラズマ化してレジスト膜１６上に導入する。すると、硬化層１６ａを含むレジスト膜１６が除去される。ここで、酸素ガスとフォーミングガスとの混合ガス１８全体に対するフォーミングガスの体積比率が５％以上３０％以下になっている。また、フォーミングガスの流量は、例えば１００ｓｃｃｍ〜１００００ｓｃｃｍの範囲である。具体的に、例えば酸素ガスとフォーミングガスとのトータルの流量が４０００ｓｃｃｍのとき、フォーミングガスの流量を４００ｓｃｃｍとすることができる。このときのフォーミングガスの体積比率は１０％となる。このため、リンを含む硬化層１６ａおよびレジスト膜１６を除去する際、レジスト残渣を充分に除去することができるとともに、リンに起因した酸化シリコン系の異常生成物の発生も抑制される。

ここで、従来、硬化層１６ａを含むレジスト膜１６の除去に、酸素ガスとフォーミングガス以外にフッ素系ガスが導入されることがある。しかし、フッ素系ガスは、下地であるポリシリコン膜をエッチングする問題点がある。したがって、フッ素系ガスを使用してレジスト膜１６を除去する際、開口部１７から露出するポリシリコン膜１５がフッ素系ガスによってエッチングされる。一方、レジスト膜１６で覆われているポリシリコン膜１５は、エッチングされない。このため、レジスト膜１６を除去した後、ポリシリコン膜１５に段差が生じてしまう。しかし、本実施の形態１では、フッ素系ガスを使用しないため、ポリシリコン膜１５に段差が生じない利点がある。

硬化層１６ａを含むレジスト膜１６を除去した後、洗浄およびアニール処理を行うことにより、図１２に示すように、ポリシリコン膜１５が露出した状態となる。ここで、図１２には図示していないが、ポリシリコン膜１５のうちｎチャネル型ＭＩＳＦＥＴＱ_１のゲート電極形成領域には、リンが注入されている。

続いて、図１３に示すように、ポリシリコン膜１５上にレジスト膜１９を形成した後、このレジスト膜１９に対して露光・現像することにより、パターニングする。パターニングは、ｐチャネル型ＭＩＳＦＥＴＱ_２のゲート電極形成領域上に開口部２０を形成するように行う。その後、パターニングしたレジスト膜１９をマスクにしたイオン注入により、開口部２０から露出したポリシリコン膜１５にボロン（Ｂ）を注入する。このとき、マスクとして機能するレジスト膜１９の表面にもボロンが注入され、レジスト膜１９の表面に硬化層１９ａが形成される。

次に、図１４に示すように、酸素ガスとフォーミングガスとの混合ガスをレジスト膜１９上に導入する。すると、硬化層１９ａを含むレジスト膜１９が除去される。ここで、レジスト膜１９には、リンではなくボロンが注入されている。酸素ガスとフォーミングガスとの混合ガス２１でボロンが注入されているレジスト膜１９を除去する際、異常生成物は発生しない。したがって、フォーミングガスの体積比率は５％以上３０％以下の範囲内にある必要はない。すなわち、ボロンが注入されたレジスト膜１９の除去の際には、異常生成物の発生を考慮する必要はなく、レジスト残渣が充分に取り除くことができる観点からフォーミングガスの体積比率を決定すればよい。つまり、異常生成物は、リンを注入したレジスト膜１６を除去する際に生じるものであり、ボロンを注入したレジスト膜１９を除去する際には発生しない。

レジスト膜１９を除去した後、洗浄およびアニール処理を行うことにより、図１５に示すように、ポリシリコン膜１５が露出した状態となる。ここで、図１５には図示していないが、ポリシリコン膜１５のうちｎチャネル型ＭＩＳＦＥＴＱ_１のゲート電極形成領域には、リンが注入されている。同様に、ポリシリコン膜１５のうちｐチャネル型ＭＩＳＦＥＴＱ_２のゲート電極形成領域には、ボロンが注入されている。

次に、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜１５を加工することにより、図１６に示すようなゲート電極２２ａ、２２ｂを形成する。ここで、本実施の形態１では、ポリシリコン膜１５上に酸化シリコン系の異常生成物が発生しにくくなっていることから、ゲート電極２２ａ、２２ｂを正常に形成することができる。すなわち、異常生成物がマスクとなってポリシリコン膜１５のエッチングが充分に行われなくなることを防止することができる。

ゲート電極２２ａは、ｎチャネル型ＭＩＳＦＥＴＱ_１のゲート電極となり、ゲート電極２２ｂはｐチャネル型ＭＩＳＦＥＴＱ_２のゲート電極となる。

続いて、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用してゲート電極２２ａの両側にリンや砒素などのｎ型不純物を導入することにより、低濃度ｎ型不純物拡散領域２３、２４を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用してゲート電極２２ｂの両側にボロンなどのｐ型不純物を導入することにより、低濃度ｐ型不純物拡散領域２５、２６を形成する。

次に、半導体基板１０上に酸化シリコン膜を形成した後、異方性エッチングを行うことにより、ゲート電極２２ａ、２２ｂの側壁にサイドウォール２７を形成する。そして、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用してリンや砒素などのｎ型不純物を導入することにより、高濃度ｎ型不純物拡散領域２８、２９を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用してボロンなどのｐ型不純物を導入することにより、高濃度ｐ型不純物拡散領域３０、３１を形成する。

次に、高濃度ｎ型不純物拡散領域２８、２９および高濃度ｐ型不純物拡散領域３０、３１の表面を露出させた後、半導体基板１０上に例えばＣＶＤ法を使用してコバルト（Ｃｏ）膜を堆積させる。そして、熱処理を施すことによって、コバルトシリサイド膜３２を形成する。これにより、ポリシリコン膜１５とコバルトシリサイド膜３２よりなるゲート電極２２ａ、２２ｂを形成することができる。また、高濃度ｎ型不純物拡散領域２８、２９および高濃度ｐ型不純物拡散領域３０、３１にコバルトシリサイド膜３２を形成することができる。

このようにして、低濃度ｎ型不純物拡散領域２３、高濃度ｎ型不純物拡散領域２８およびコバルトシリサイド膜３２によりｎチャネル型ＭＩＳＦＥＴＱ_１のソース領域が形成され、低濃度ｎ型不純物拡散領域２４、高濃度ｎ型不純物拡散領域２９およびコバルトシリサイド膜３２によりｎチャネル型ＭＩＳＦＥＴＱ_１のドレイン領域が形成される。同様に、低濃度ｐ型不純物拡散領域２５、高濃度ｐ型不純物拡散領域３０およびコバルトシリサイド膜３２によりｐチャネル型ＭＩＳＦＥＴＱ_２のソース領域が形成され、低濃度ｐ型不純物拡散領域２６、高濃度ｐ型不純物拡散領域３１およびコバルトシリサイド膜３２によりｐチャネル型ＭＩＳＦＥＴＱ_２のドレイン領域が形成される。

ここで、例えば高濃度ｎ型不純物拡散領域２８、２９を形成する際、レジスト膜をマスクにしてリンのイオン注入が行われる。このとき、マスクとして使用されるレジスト膜にもリンが注入される。そして、高濃度ｎ型不純物拡散領域２８、２９を形成した後、マスクとして使用したレジスト膜は除去される。レジスト膜の除去には、酸素ガスとフォーミングガスが使用されるが、フォーミングガスの体積比率によっては、上述したように酸化シリコン系の異常生成物が形成される。この異常生成物が、例えばレジスト膜で覆われていた高濃度ｐ型不純物拡散領域３０、３１上に形成されていると、高濃度ｐ型不純物拡散領域３０、３１上に形成されている酸化シリコン膜の膜厚が他の領域に比べて厚くなる。すると、高濃度ｐ型不純物拡散領域３０、３１の表面を露出して、コバルトシリサイド膜３２を形成する際、高濃度ｐ型不純物拡散領域３０、３１の表面が露出されず、コバルトシリサイド膜３２が形成されないおそれが生じる。したがって、リンが注入されたレジスト膜の除去をする際、酸素ガスとフォーミングガスとの混合ガス全体に対するフォーミングガスの体積比率を５％以上３０％以下にすることが望ましい。

このようにして、ｎチャネル型ＭＩＳＦＥＴＱ_１およびｐチャネル型ＭＩＳＦＥＴＱ_２を形成することができる。

続いて、図１９を参照しながら配線工程について説明する。半導体基板１０上に、例えばＣＶＤ法を使用して層間絶縁膜となる絶縁膜４０を堆積する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜４０を貫通するコンタクトホール４１を形成する。コンタクトホール４１の底部では、高濃度ｎ型不純物拡散領域２８、２９および高濃度ｐ型不純物拡散領域３０、３１に形成されたコバルトシリサイド膜３２が露出される。

次に、コンタクトホール４１内にチタン／窒化チタン膜４２ａおよびタングステン膜４２ｂを埋め込んだプラグ４３を形成する。プラグ４３は、例えば以下のようにして形成することができる。まず、コンタクトホール４１内を含む絶縁膜４０上に、例えばスパッタリング法を使用して、チタン／窒化チタン膜４２ａを形成した後、例えばＣＶＤ法を使用してタングステン膜４２ｂをコンタクトホール４１内に埋め込むように形成する。そして、絶縁膜４０上に形成された不要なチタン／窒化チタン膜４２ａおよびタングステン膜４２ｂをＣＭＰ法やエッチバック法を使用して除去することにより、プラグ４３を形成する。

続いて、プラグ４３を形成した絶縁膜４０上にチタン／窒化チタン膜４４ａ、アルミニウム膜４４ｂ、チタン／窒化チタン膜４４ｃを順次形成する。これらの膜は、例えばスパッタリング法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用して、チタン／窒化チタン膜４４ａ、アルミニウム膜４４ｂおよびチタン／窒化チタン膜４４ｃをパターニングすることにより、配線４５を形成する。

本実施の形態１によれば、リンが注入されたレジスト膜を除去する際、酸素ガスとフォーミングガスの混合ガス全体に対するフォーミングガスの体積比率を５％以上３０％以下にしたので、レジスト残渣を充分に取り除くことができるとともに、異常生成物の発生を抑制することができる。したがって、製品の歩留まり向上および信頼性向上を図ることができる。

本実施の形態１では、リンが注入されたレジスト膜の下地にポリシリコン膜が形成されている例について説明したが、これに限らず、例えば下地が、単結晶シリコン膜やアモルファスシリコン膜より形成されている場合にも適用することができる。

（実施の形態２）
前記実施の形態１では、リンが注入されたレジスト膜を除去する際に、酸素ガスとフォーミングガスを使用する例について説明した。本実施の形態２では、リンが注入されたレジスト膜を除去する工程が２段階になっている例について説明する。

本実施の形態２におけるＣＭＩＳＦＥＴの製造方法は、前記実施の形態１とほぼ同様であるため、異なる部分だけ説明する。図６から図１１までは前記実施の形態１と同様である。

図１１に示すように、リンが注入された硬化層１６ａおよびレジスト膜１６を酸素ガスとフォーミングガスとの混合ガス１８を導入することによって除去する（第１段階）。このとき、混合ガス全体に対するフォーミングガスの体積比率は５％以上３０％以下である。続いて、レジスト膜１６が除去されて下地であるポリシリコン膜が露出し始めると、図２０に示すように、酸素ガスとフォーミングガスとフッ素系ガスの混合ガス４７を導入して、硬化層１６ａよりなるレジスト残渣４６の除去を行う（第２段階）。このように、本実施の形態２では、硬化層１６ａおよびレジスト膜１６の除去に使用するガスは、基本的には酸素ガスとフォーミングガスであるが、硬化層１６ａのレジスト残渣４６の除去を加速させるため、フッ素系ガスを使用している。これにより、硬化層１６ａおよびレジスト膜１６を速やかに除去することができる。

フッ素系ガスを使用すると下地であるポリシリコン膜１５が削られてしまうが、この削れ量を抑制するため、例えばフッ素系ガスとしてＳＦ_６ガスを使用する。ここで、レジスト膜１６を除去する最初の段階（図１４に示す段階）からＳＦ_６ガスを使用すると、レジスト膜１６の除去が進行するとともに、レジスト膜１６の開口部１７から露出するポリシリコン膜１５も削ってしまう。このため、レジスト膜１６で覆われているポリシリコン膜１５と開口部１７から露出しているポリシリコン膜１５の間に段差ができてしまう。

そこで、本実施の形態２では、レジスト膜１６を除去する第１段階では酸素ガスとフォーミングガスとの混合ガス１８を使用する。そして、レジスト膜１６が除去されて下地であるポリシリコン膜が露出し始めた段階でＳＦ_６ガスを使用する。この場合、ポリシリコン膜１５はある程度削られるが、ポリシリコン膜１５全体に対して同程度の削れが発生するため、開口部１７から露出していたポリシリコン膜１５とレジスト膜１６で覆われていたポリシリコン膜１５との間に段差は生じない。すなわち、ＳＦ_６ガスは、マスクとなるレジスト膜１６がなくなった後、硬化層１６ａよりなるレジスト残渣４６の除去を加速するために添加されるので、上述した問題は生じない。

図２１は、ポリシリコン膜の削れ量（ｎｍ）とＳＦ_６ガスの添加量（％）と関係を示したグラフである。ここで、ＳＦ_６ガスの添加量は、フォーミングガスとＳＦ_６ガスとの総量に対するＳＦ_６ガスの流量比を示している。図２１に示すように、ＳＦ_６ガスの添加量が、１％から２％に増加すると、ポリシリコン膜の削れ量も１ｎｍから５ｎｍに増加する。すなわち、ＳＦ_６ガスの添加量が増加すると、ポリシリコン膜の削れ量も増加することがわかる。したがって、下地であるポリシリコン膜の削れを抑えるため、フォーミングガスとＳＦ_６ガスの総流量に対するＳＦ_６ガスの割合を極力少なくする必要があり、例えば２％以下にすることが望ましい。

本実施の形態２によれば、レジスト膜１６を除去する第１段階で、酸素ガスとフォーミングガスだけを使用し、フォーミングガスの体積比率を５％以上３０％以下にしているので、レジスト残渣を充分に除去することができるとともに、リンに起因する異常生成物の発生を抑制することができる。また、硬化層１６ａよりなるレジスト残渣を除去する第２段階で、ＳＦ_６ガスを添加しているので、レジスト残渣の除去を速やかに行うことができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体装置の製造方法および半導体製造装置は、半導体装置を製造する製造業に幅広く利用することができる。

本発明のレジスト膜除去装置の概略構成を示した模式図である。 ｎチャネル型ＭＩＳＦＥＴの製造工程の一部を記載したフローチャートである。 酸素ガスとフォーミングガスの混合ガス全体に対するフォーミングガスの体積比率と、レジスト残渣比および異常生成物比との関係を示したグラフである。 レジスト膜除去装置の第１動作例を示したフローチャートである。 レジスト膜除去装置の第２動作例を示したフローチャートである。 実施の形態１における半導体装置の製造工程を示した断面図である。 図６に続く半導体装置の製造工程を示した断面図である。 図７に続く半導体装置の製造工程を示した断面図である。 図８に続く半導体装置の製造工程を示した断面図である。 図９に続く半導体装置の製造工程を示した断面図である。 図１０に続く半導体装置の製造工程を示した断面図である。 図１１に続く半導体装置の製造工程を示した断面図である。 図１２に続く半導体装置の製造工程を示した断面図である。 図１３に続く半導体装置の製造工程を示した断面図である。 図１４に続く半導体装置の製造工程を示した断面図である。 図１５に続く半導体装置の製造工程を示した断面図である。 図１６に続く半導体装置の製造工程を示した断面図である。 図１７に続く半導体装置の製造工程を示した断面図である。 図１８に続く半導体装置の製造工程を示した断面図である。 実施の形態２における半導体装置の製造工程を示した断面図である。 ポリシリコン膜の削れ量とＳＦ_６ガスの流量比との関係を示したグラフである。

符号の説明

１ レジスト膜除去装置
２ チャンバ
３ マスフローコントローラ
４ マスフローコントローラ
５ 制御部
６ ホストコンピュータ
７ ウェハロット
１０ 半導体基板
１１ 素子分離領域
１２ ｐ型ウェル
１３ ｎ型ウェル
１４ ゲート絶縁膜
１５ ポリシリコン膜
１６ レジスト膜
１６ａ 硬化層
１７ 開口部
１８ 混合ガス
１９ レジスト膜
１９ａ 硬化層
２０ 開口部
２１ 混合ガス
２２ａ ゲート電極
２２ｂ ゲート電極
２３ 低濃度ｎ型不純物拡散領域
２４ 低濃度ｎ型不純物拡散領域
２５ 低濃度ｐ型不純物拡散領域
２６ 低濃度ｐ型不純物拡散領域
２７ サイドウォール
２８ 高濃度ｎ型不純物拡散領域
２９ 高濃度ｎ型不純物拡散領域
３０ 高濃度ｐ型不純物拡散領域
３１ 高濃度ｐ型不純物拡散領域
３２ コバルトシリサイド膜
４０ 絶縁膜
４１ コンタクトホール
４２ａ チタン／窒化チタン膜
４２ｂ タングステン膜
４３ プラグ
４４ａ チタン／窒化チタン膜
４４ｂ アルミニウム膜
４４ｃ チタン／窒化チタン膜
４５ 配線
４６ レジスト残渣
４７ 混合ガス

Claims (6)

1. （ａ）半導体基板上にゲート絶縁膜を形成する工程と、
   （ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程と、
   （ｃ）前記シリコン膜上にレジスト膜を形成する工程と、
   （ｄ）前記レジスト膜に開口部を形成する工程と、
   （ｅ）前記開口部から露出する前記シリコン膜にリンを導入する工程と、
   （ｆ）少なくとも酸素ガスとフォーミングガスからなりフッ素を含まない混合ガスを使用して前記レジスト膜を除去する工程と、
   （ｇ）前記シリコン膜を加工してゲート電極を形成する工程とを備え、
   前記（ｆ）工程において、前記混合ガス中に含まれる前記フォーミングガスの前記混合ガス全体に占める体積比率は５％以上３０％以下である半導体装置の製造方法。
2. （ａ）半導体基板上にゲート絶縁膜を形成する工程と、
   （ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程と、
   （ｃ）前記シリコン膜上にレジスト膜を形成する工程と、
   （ｄ）前記レジスト膜に開口部を形成する工程と、
   （ｅ）前記開口部から露出する前記シリコン膜にリンを導入する工程と、
   （ｆ）少なくとも酸素ガスとフォーミングガスからなりフッ素を含まない混合ガスを使用して前記レジスト膜を除去する工程と、
   （ｇ）前記シリコン膜を加工してゲート電極を形成する工程とを備え、
   前記（ｆ）工程において、前記混合ガス中に含まれる前記フォーミングガスの前記混合ガス全体に占める体積比率は１０％以上２０％以下である半導体装置の製造方法。
3. （ａ）半導体基板上にゲート絶縁膜を形成する工程と、
   （ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程と、
   （ｃ）前記シリコン膜上にレジスト膜を形成する工程と、
   （ｄ）前記レジスト膜に開口部を形成する工程と、
   （ｅ）前記開口部から露出する前記シリコン膜にリンを導入する工程と、
   （ｆ）前記レジスト膜を除去する工程と、
   （ｇ）前記シリコン膜を加工してゲート電極を形成する工程とを備え、
   前記（ｆ）工程は、少なくとも酸素ガスとフォーミングガスからなりフッ素を含まない第１混合ガスを使用した後、フッ素を含む第２混合ガスを使用して前記レジスト膜を除去し、前記第１混合ガス中に含まれる前記フォーミングガスの前記第１混合ガス全体に占める体積比率は５％以上３０％以下である半導体装置の製造方法。
4. （ａ）半導体基板上にゲート絶縁膜を形成する工程と、
   （ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程と、
   （ｃ）前記シリコン膜上にレジスト膜を形成する工程と、
   （ｄ）前記レジスト膜に開口部を形成する工程と、
   （ｅ）前記開口部から露出する前記シリコン膜にリンを導入する工程と、
   （ｆ）前記レジスト膜を除去する工程と、
   （ｇ）前記シリコン膜を加工してゲート電極を形成する工程とを備え、
   前記（ｆ）工程は、少なくとも酸素ガスとフォーミングガスからなりフッ素を含まない第１混合ガスを使用した後、フッ素を含む第２混合ガスを使用して前記レジスト膜を除去し、前記第１混合ガス中に含まれる前記フォーミングガスの前記第１混合ガス全体に占める体積比率は１０％以上２０％以下である半導体装置の製造方法。
5. ウェハ上に形成されたレジスト膜を酸素ガスおよびフォーミングガスを使用して除去する半導体製造装置であって、
   （ａ）前記ウェハ上に形成された前記レジスト膜を除去するためのチャンバと、
   （ｂ）前記チャンバ内に導入する前記酸素ガスの流量を調整する第１マスフローコントローラと、
   （ｃ）前記チャンバ内に導入する前記フォーミングガスの流量を調整する第２マスフローコントローラと、
   （ｄ）前記第１マスフローコントローラから前記酸素ガスの流量値を入力し、前記第２マスフローコントローラから前記フォーミングガスの流量値を入力する制御部とを備え、
   前記制御部は、前記酸素ガスの流量値および前記フォーミングガスの流量値に基づいて、前記酸素ガスと前記フォーミングガスを含む混合ガス全体に対する前記フォーミングガスの体積比率を算出し、算出した前記体積比率が５％以上３０％以下の範囲内にあるとき前記ウェハの処理を行う一方、算出した前記体積比率が５％以上３０％以下の範囲外にあるとき前記ウェハの処理を停止する半導体製造装置。
6. ウェハ上に形成されたレジスト膜を酸素ガスおよびフォーミングガスを使用して除去する半導体製造装置であって、
   （ａ）前記ウェハ上に形成された前記レジスト膜を除去するためのチャンバと、
   （ｂ）前記チャンバ内に導入する前記酸素ガスの流量を調整する第１マスフローコントローラと、
   （ｃ）前記チャンバ内に導入する前記フォーミングガスに流量を調整する第２マスフローコントローラと、
   （ｄ）前記第１マスフローコントローラから前記酸素ガスの流量値を入力し、前記第２マスフローコントローラから前記フォーミングガスの流量値を入力する制御部とを備え、
   前記制御部は、前記酸素ガスの流量値および前記フォーミングガスの流量値に基づいて、前記酸素ガスと前記フォーミングガスを含む混合ガス全体に対する前記フォーミングガスの体積比率を算出し、算出した前記体積比率が５％以上３０％以下の範囲外にあるとき、前記第１マスフローコントローラおよび前記第２マスフローコントローラを制御して、前記体積比率を５％以上３０％以下にする半導体製造装置。

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