JP2006100365A

JP2006100365A - Semiconductor device

Info

Publication number: JP2006100365A
Application number: JP2004281700A
Authority: JP
Inventors: Tetsuya Hayashi; 哲也林; Masakatsu Hoshi; 正勝星; Yoshio Shimoida; 良雄下井田; Hideaki Tanaka; 秀明田中
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2004-09-28
Filing date: 2004-09-28
Publication date: 2006-04-13

Abstract

<P>PROBLEM TO BE SOLVED: To reduce a leakage current generated in a hetero-junction interface near a gate electrode. <P>SOLUTION: A semiconductor device includes: a semiconductor substrate having a fist conductivity type substrate 1 and a drain region 2; a hetero semiconductor region 3 touched to the one principal surface of the semiconductor substrate and having a different band gap from the semiconductor substrate; a gate electrode 6 formed in the junction of the hetero semiconductor region 3 and the semiconductor substrate through a gate insulating film 5; a source electrode 6 connected with the hetero semiconductor region 3; a drain electrode 7 ohmically connected to the semiconductor substrate; and a second conductivity type well region 4 in the drain region 2 separated by a predetermined distance from a region where at least the hetero semiconductor region 3, the semiconductor substrate, and the gate insulating film 5 abut on each other. The free carrier concentration in the well region 4 in case where a depletion layer is not formed in the well region 4 becomes smaller than the space charge concentration in the depletion layer in case where the depletion layer is formed in this well region 4. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。
この従来技術では、Ｎ^＋型炭化珪素基板上にＮ⁻型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ⁻型多結晶シリコン領域とＮ^＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ⁻型多結晶シリコン領域並びにＮ^＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ^＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ⁻型多結晶シリコン領域はソース電極に接続され、Ｎ^＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構造の従来の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ⁻型多結晶シリコン領域並びにＮ^＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ^＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。 As a prior art as the background of the present invention, there is the following Patent Document 1 filed by the present applicant.
In this prior art, an N ⁻ type polycrystalline silicon region and an N ⁺ type polycrystalline silicon region are in contact with one main surface of a semiconductor substrate in which an N ⁻ type silicon carbide epitaxial region is formed on an N ⁺ type silicon carbide substrate. The epitaxial region, the N ⁻ type polycrystalline silicon region, and the N ⁺ type polycrystalline silicon region form a heterojunction. A gate electrode is formed via a gate insulating film adjacent to the junction between the epitaxial region and the N ⁺ type polycrystalline silicon region. The N ⁻ type polycrystalline silicon region is connected to the source electrode, and a drain electrode is formed on the back surface of the N ⁺ type silicon carbide substrate.
The conventional semiconductor device having the above structure functions as a switch by controlling the potential of the gate electrode in a state where the source electrode is grounded and a predetermined positive potential is applied to the drain electrode. That is, in the state where the gate electrode is grounded, a reverse bias is applied to the heterojunction between the N ⁻ type polycrystalline silicon region and the N ⁺ type polycrystalline silicon region and the epitaxial region, and a current flows between the drain electrode and the source electrode. Does not flow. However, when a predetermined positive voltage is applied to the gate electrode, a gate electric field acts on the heterojunction interface between the N ⁺ type polycrystalline silicon region and the epitaxial region, and an energy barrier formed by the heterojunction surface at the gate oxide film interface. Therefore, a current flows between the drain electrode and the source electrode. In this prior art, since the heterojunction is used as a current cutoff / conduction control channel, the channel length functions at the thickness of the heterobarrier, so that low resistance conduction characteristics can be obtained.

特開２００３−３１８３９８号公報JP 2003-318398 A

しかしながら、従来構造においてはＮ⁻型の多結晶シリコン層並びにＮ^＋型の多結晶シリコン領域と、Ｎ⁻型の炭化珪素エピタキシャル領域とで形成されるヘテロ接合部において、物理的にヘテロ障壁高さから決まる漏れ電流が生じるため、漏れ電流の低減には限界があった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、遮断状態においてはゲート電極近傍のヘテロ接合界面で生じる漏れ電流を低減することが可能となり、導通状態においては従来と同程度の駆動力を確保することが可能な高耐圧電界効果トランジスタを容易に提供することを目的とする。 However, in the conventional structure, at the heterojunction formed by the N ⁻ type polycrystalline silicon layer, the N ⁺ type polycrystalline silicon region, and the N ⁻ type silicon carbide epitaxial region, the height of the hetero barrier is physically increased. Therefore, there is a limit to reducing the leakage current.
The present invention has been made in order to solve the above-described problems of the prior art, and it is possible to reduce the leakage current generated at the heterojunction interface near the gate electrode in the cutoff state, and in the conductive state. It is an object of the present invention to easily provide a high breakdown voltage field effect transistor capable of securing a driving force comparable to that of the prior art.

上記課題を解決するために、本発明は、第一導電型の半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域と、該ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置において、少なくとも前記ヘテロ半導体領域と前記半導体基体と前記ゲート絶縁膜とが互いに接する領域から所定距離離れた前記半導体基体中に、第二導電型のウェル領域を有し、該ウェル領域内に空乏層が形成されない場合の該ウェル領域内のフリーキャリア濃度が、該ウェル領域内に空乏層が形成される場合の空乏層内の空間電荷濃度よりも小さいという構成になっている。 In order to solve the above-described problems, the present invention provides a hetero semiconductor region that is in contact with one main surface of a semiconductor substrate of a first conductivity type and has a band gap different from that of the semiconductor substrate, and the hetero semiconductor region and the semiconductor substrate. In a semiconductor device having a gate electrode formed at a junction via a gate insulating film, a source electrode connected to the hetero semiconductor region, and a drain electrode ohmic connected to the semiconductor substrate, at least the hetero semiconductor region And the semiconductor substrate having a second conductivity type well region in the semiconductor substrate separated from the region where the semiconductor substrate and the gate insulating film are in contact with each other, and the depletion layer is not formed in the well region. The free carrier concentration in the region is smaller than the space charge concentration in the depletion layer when the depletion layer is formed in the well region. To have.

本発明によれば、遮断状態においてはゲート電極近傍のヘテロ接合界面で生じる漏れ電流を低減し、導通状態においては従来と同程度の駆動力を確保することが可能な高耐圧電界効果トランジスタを容易に提供することができる。 According to the present invention, a high withstand voltage field effect transistor capable of reducing the leakage current generated at the heterojunction interface near the gate electrode in the cut-off state and ensuring the same driving force as that in the past in the conductive state can be easily obtained Can be provided.

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
《構造》
図１は本発明による半導体装置の第１の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。
例えばポリタイプが４ＨタイプのＮ^＋型の炭化珪素基板１上に、Ｎ⁻型の炭化珪素エピタキシャル層からなるドレイン領域２が形成され、該ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３が形成されている。つまり、ドレイン領域２と第一のヘテロ半導体領域３との接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ドレイン領域２中には、第一のヘテロ半導体領域３と接するように、Ｐ^＋型のウェル領域４が形成されている。第一のヘテロ半導体領域３とドレイン領域２との接合面に接するように例えばシリコン酸化膜からなるゲート絶縁膜５が形成されている。また、ゲート絶縁膜５上にはゲート電極６が形成されている。このとき、第一のヘテロ半導体領域３とドレイン領域２とゲート絶縁膜５とが共に接する接合部面とウェル領域４は所定距離離れるように、互いに配置されており、例えば本実施の形態においては、ウェル領域４とドレイン領域２とのＰＮ接合間に電源電圧として所定の逆バイアスが印加された場合に、その接合端部からドレイン領域２中にビルトイン空乏層が伸びる距離よりも小さく設定している。
なお、第一のヘテロ半導体領域３のドレイン領域２との接合面に対向する対面にはソース電極７が、基板１にはドレイン電極８が接続するように形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
(Embodiment 1)
"Construction"
FIG. 1 shows a first embodiment of a semiconductor device according to the present invention. The figure is a sectional view of two structural unit cells facing each other. In this embodiment, a semiconductor device using silicon carbide (SiC) as a substrate material will be described as an example.
For example, a drain region 2 made of an N ⁻ type silicon carbide epitaxial layer is formed on an N ⁺ type silicon carbide substrate 1 having a polytype of 4H type, and the drain region 2 is opposed to the junction surface of the drain region 2 with the substrate 1. A first hetero semiconductor region 3 made of, for example, N-type polycrystalline silicon is formed in contact with the surface. That is, the junction between the drain region 2 and the first hetero semiconductor region 3 is made of a heterojunction made of materials having different band gaps between silicon carbide and polycrystalline silicon, and there is an energy barrier at the junction interface. Yes. A P ⁺ type well region 4 is formed in the drain region 2 so as to be in contact with the first hetero semiconductor region 3. A gate insulating film 5 made of, for example, a silicon oxide film is formed so as to be in contact with the junction surface between the first hetero semiconductor region 3 and the drain region 2. A gate electrode 6 is formed on the gate insulating film 5. At this time, the junction surface where the first hetero semiconductor region 3, the drain region 2, and the gate insulating film 5 are in contact with each other and the well region 4 are disposed so as to be separated from each other by a predetermined distance. When a predetermined reverse bias is applied as a power supply voltage between the PN junction between the well region 4 and the drain region 2, the distance is set smaller than the distance that the built-in depletion layer extends from the junction end to the drain region 2. Yes.
A source electrode 7 is formed on the opposite surface of the first hetero semiconductor region 3 facing the junction surface with the drain region 2, and a drain electrode 8 is connected to the substrate 1.

さらに、本実施の形態においては、Ｐ^＋型のウェル領域４として、炭化珪素からなる半導体基体中に深い準位を形成するほう素（ボロン）を不純物として用いており、室温におけるフリーキャリア濃度は、ウェル領域４に形成される空乏層中の空間電荷濃度より約二桁小さいという特徴を有している。ほう素は、文献（O．Takemura，T．Kimoto，H．Matsunami，T．Nakata，M．Watanabe and M．Inoue，Materials Science Forum Vols.264-268（1998）pp.701-704）によれば、炭化珪素半導体基体中にバレンスバンド端から約０．３ｅＶの位置に不純物準位を形成することがわかっている。
なお、本実施の形態においては、図１に示すように、ドレイン領域２の表層部に溝１２を形成して、その溝１２中にゲート絶縁膜５を介してゲート電極６が形成されている、いわゆるトレンチ型の構成で説明しているが、図２に示すように、ドレイン領域２に溝を形成しない、いわゆるプレーナ型の構成でもかまわない。また、図１においては、第一のヘテロ半導体領域３とソース電極７とが所定のコンタクトホールを介して接しているが、図３に示すように、第一のヘテロ半導体領域３とソース電極７とが全面ベタコンタクトとなっていてもかまわない。 Further, in the present embodiment, boron (boron) that forms a deep level in a semiconductor substrate made of silicon carbide is used as an impurity as the P ⁺ -type well region 4, and the free carrier concentration at room temperature is The space charge concentration in the depletion layer formed in the well region 4 is about two orders of magnitude lower. Boron is according to the literature (O. Takemura, T. Kimoto, H. Matsunami, T. Nakata, M. Watanabe and M. Inoue, Materials Science Forum Vols. 264-268 (1998) pp.701-704). It has been found that an impurity level is formed at a position of about 0.3 eV from the valence band edge in the silicon carbide semiconductor substrate.
In the present embodiment, as shown in FIG. 1, a groove 12 is formed in the surface layer portion of the drain region 2, and a gate electrode 6 is formed in the groove 12 via a gate insulating film 5. Although the so-called trench type configuration is described, a so-called planar type configuration in which a groove is not formed in the drain region 2 as shown in FIG. In FIG. 1, the first hetero semiconductor region 3 and the source electrode 7 are in contact with each other through a predetermined contact hole. However, as shown in FIG. 3, the first hetero semiconductor region 3 and the source electrode 7 are in contact with each other. It does not matter if it is a solid contact.

《製造方法》
次に、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法の一例について説明する。
Ｎ^＋型の炭化珪素基板１の上にＮ⁻型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、フォトリソグラフィとエッチング工程を通して選択的にマスク層を形成した後で、例えばボロンを不純物導入する。不純物導入された領域を活性化するために、例えば１７００℃程度のアニールを経ることで、ウェル領域４が形成される。次に、例えばＬＰ−ＣＶＤ法により第一の多結晶シリコンを堆積した後、例えばＰＯＣｌ_３雰囲気中にてボロンドーピングを行い、Ｎ型の第一の多結晶シリコン層を形成する。なお、第一の多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。
そして、第一の多結晶シリコン層上に、フォトリソグラフィとエッチングによりマスク層を形成し、例えば反応性イオンエッチング（ドライエッチング）により、第一の多結晶シリコン層とドレイン領域２の表層部をエッチングし、所定の深さを有する溝１２を形成する。なお、多結晶シリコン層をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いてもよい。 "Production method"
Next, an example of a method for manufacturing the silicon carbide semiconductor device according to the first embodiment of the present invention shown in FIG. 1 will be described.
After selectively forming a mask layer on an N-type silicon carbide semiconductor substrate formed by epitaxially growing an N ⁻ -type drain region 2 on an N ⁺ -type silicon carbide substrate 1 through photolithography and etching processes. For example, boron is introduced as an impurity. In order to activate the region into which the impurity has been introduced, the well region 4 is formed through annealing at about 1700 ° C., for example. Next, after depositing the first polycrystalline silicon by, for example, LP-CVD, boron doping is performed in, for example, a POCl ₃ atmosphere to form an N-type first polycrystalline silicon layer. The first polycrystalline silicon layer may be formed by electron beam evaporation or sputtering, and then recrystallized by laser annealing or the like, for example, single crystal silicon heteroepitaxially grown by molecular beam epitaxy or the like It does not matter if it is formed. For the doping, a combination of ion implantation and activation heat treatment after implantation may be used.
Then, a mask layer is formed on the first polycrystalline silicon layer by photolithography and etching, and the first polycrystalline silicon layer and the surface layer portion of the drain region 2 are etched by, for example, reactive ion etching (dry etching). Then, the groove 12 having a predetermined depth is formed. As a method for etching the polycrystalline silicon layer, other etching methods such as wet etching may be used.

さらに、第一のヘテロ半導体領域３の上面並びに溝１２の内壁に沿って、ゲート絶縁膜５を堆積し、さらにゲート電極６となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ_３を用いた固層拡散によりリンをゲート電極６となる多結晶シリコン層中にドーピングする。このとき、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。その後、フォトリソグラフィとエッチングによりゲート電極６を形成した後、層間絶縁膜を堆積し、フォトリソグラフィとエッチングにより層間絶縁膜とゲート絶縁膜５を除去し、コンタクトホールを開孔する。
最後に、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成し、表面側に相当する第一のヘテロ半導体領域３上には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置を完成させる。
以上のように本実施の形態の半導体装置は従来からある製造技術で容易に実現することが可能である。 Further, a gate insulating film 5 is deposited along the upper surface of the first hetero semiconductor region 3 and the inner wall of the groove 12, and a polycrystalline silicon layer to be the gate electrode 6 is further deposited. Thereafter, phosphorus is doped into the polycrystalline silicon layer to be the gate electrode 6 by solid layer diffusion using POCl ₃ . At this time, for the doping, a combination of ion implantation and activation heat treatment after implantation may be used. Then, after forming the gate electrode 6 by photolithography and etching, an interlayer insulating film is deposited, the interlayer insulating film and the gate insulating film 5 are removed by photolithography and etching, and a contact hole is opened.
Finally, a drain electrode 8 made of, for example, titanium (Ti) or nickel (Ni) is formed on the substrate 1 corresponding to the back surface side, and titanium (on the first hetero semiconductor region 3 corresponding to the front surface side is formed. Ti) and aluminum (Al) are sequentially deposited to form source electrode 7 to complete the silicon carbide semiconductor device according to the first embodiment of the present invention shown in FIG.
As described above, the semiconductor device of this embodiment can be easily realized by a conventional manufacturing technique.

《動作》
次に、動作について説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。このとき、本実施の形態においては、ウェル領域４とドレイン領域２との間のＰＮ接合には逆バイアスが印加される。しかし、例えば、ウェル領域４に伸びる空乏層中の空間電荷濃度が、ドレイン領域２に伸びる空乏層中の空間電荷濃度よりも、約一桁から二桁以上も大きくなるように設計することで、ウェル領域４側に伸びる空乏層を抑制できるため、第一のヘテロ半導体領域３とウェル領域４との接合界面にはほとんどドレイン電界が及ばない。すなわち、第一のヘテロ半導体領域３とウェル領域４の接合界面ではほとんど漏れ電流が発生しない。さらに、本実施の形態においては上述したように、ゲート電極６の近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面には、ドレイン電界によってウェル領域４との接合界面から伸びた空乏層が広がり、ドレイン電界を緩和する構成となっているため、従来構造に比べで高い遮断性を実現することができる。 <Operation>
Next, the operation will be described. In the present embodiment, for example, the source electrode 7 is grounded and a positive potential is applied to the drain electrode 8 for use.
First, when the gate electrode 6 is set to a ground potential or a negative potential, for example, the cutoff state is maintained. That is, an energy barrier against conduction electrons is formed at the heterojunction interface between the first hetero semiconductor region 3 and the drain region 2. At this time, in the present embodiment, a reverse bias is applied to the PN junction between the well region 4 and the drain region 2. However, for example, by designing the space charge concentration in the depletion layer extending to the well region 4 to be about one to two orders of magnitude higher than the space charge concentration in the depletion layer extending to the drain region 2, Since the depletion layer extending to the well region 4 side can be suppressed, the drain electric field hardly reaches the junction interface between the first hetero semiconductor region 3 and the well region 4. That is, almost no leakage current is generated at the junction interface between the first hetero semiconductor region 3 and the well region 4. Furthermore, in the present embodiment, as described above, the junction interface between the first hetero semiconductor region 3 and the drain region 2 in the vicinity of the gate electrode 6 extends from the junction interface with the well region 4 due to the drain electric field. Since the depletion layer spreads and the drain electric field is relaxed, it is possible to realize higher blocking performance than the conventional structure.

次に、遮断状態から導通状態へと転じるべくゲート電極６に正電位を印加した場合、ゲート絶縁膜５を介して第一のヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面にゲート電界が印加されるため、ゲート電極６の近傍の第一のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極６の近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。
このとき、本実施の形態においては、Ｐ型のウェル領域４が、炭化珪素からなる半導体基体中に深い準位を形成するほう素によって形成されているため、従来構造に比べて、ドレイン領域２側に伸びるウェル領域４からのビルトイン空乏層の距離が小さくなり、ウェル領域４からのビルトイン電界を抑制し、高い駆動力を得ることができる。これは、ほう素を用いて形成したウェル領域４は、室温におけるフリーキャリア濃度が、ウェル領域４に形成される空乏層中の空間電荷濃度より約二桁小さいため、ウェル領域４とドレイン領域２間の逆バイアス状態がほとんど解除されてくると、ウェル領域４の接合界面においてはほぼフリーキャリア濃度によって決まる特性を有するようになるためである。つまり、ウェル領域４とドレイン領域２にそれぞれ分担される空乏層の伸びる比率が変化し、従来構造に比べて、ドレイン領域２側に空乏層が伸びにくくなるためである。 Next, when a positive potential is applied to the gate electrode 6 so as to shift from the cutoff state to the conductive state, the gate electric field is applied to the heterojunction interface where the first hetero semiconductor region 3 and the drain region 2 are in contact with each other through the gate insulating film 5. Therefore, a storage layer of conduction electrons is formed in the first hetero semiconductor region 3 and the drain region 2 in the vicinity of the gate electrode 6. That is, the potential on the first hetero semiconductor region 3 side at the junction interface between the first hetero semiconductor region 3 and the drain region 2 in the vicinity of the gate electrode 6 is pushed down, and the energy barrier on the drain region 2 side is steep. Thus, conduction electrons can be conducted through the energy barrier.
At this time, in the present embodiment, since the P-type well region 4 is formed of boron that forms a deep level in a semiconductor substrate made of silicon carbide, the drain region 2 is compared with the conventional structure. The distance of the built-in depletion layer from the well region 4 extending to the side is reduced, the built-in electric field from the well region 4 is suppressed, and a high driving force can be obtained. This is because, in the well region 4 formed using boron, the free carrier concentration at room temperature is about two orders of magnitude lower than the space charge concentration in the depletion layer formed in the well region 4. This is because, when the reverse bias state is almost released, the junction interface of the well region 4 has a characteristic almost determined by the free carrier concentration. That is, the extension ratio of the depletion layer shared by the well region 4 and the drain region 2 changes, and the depletion layer is less likely to extend to the drain region 2 side than the conventional structure.

従来構造では、遮断性を向上しようと、ウェル領域をゲート電極近傍の第一のヘテロ半導体領域とドレイン領域との接合界面の近くに配置した場合、導通時においては、ウェル領域から広がるビルトイン電界によってゲート電界が遮蔽されてしまい、駆動力を向上するのに限界があった。それに対して、本実施の形態においては、遮断状態と導通時で、ウェル領域４からのビルトイン電界の広がり方が異なるため、導通時においてもゲート電界を遮蔽することを緩和することができ、より高い駆動力を得ることができる。 In the conventional structure, when the well region is arranged near the junction interface between the first hetero semiconductor region and the drain region in the vicinity of the gate electrode in order to improve the blocking performance, a built-in electric field spreading from the well region is caused during conduction. Since the gate electric field is shielded, there is a limit to improving the driving force. On the other hand, in the present embodiment, the spread of the built-in electric field from the well region 4 is different between the cut-off state and the conduction state, so that the shielding of the gate electric field can be mitigated even during the conduction. A high driving force can be obtained.

ここで、本実施の形態における効果についてさらに詳しく説明する。
まず、深い準位を形成する不純物準位を用いて形成した不純物領域における、空乏層中の空間電荷濃度とフリーキャリア濃度について詳しく説明する。
今、ウェル領域４に形成される空乏層中の空間電荷濃度をＮＡとすると、ウェル領域４中の室温におけるフリーキャリア濃度ＮＡ−は以下の式（１）で求められる。
ＮＡ−＝ＮＡ（１＋ｇ・ｅｘｐ（ｑ（ＥＡ−ＥＦｐ）／ｋＴ））−１ …（１）
ここで、ＥＦＰはウェル領域４中のフェルミ準位、ＥＡは不純物準位を表し、ｇはDegeneracy factorでＰ型では“＝４”とした。ｋはボルツマン定数、Ｔは絶対温度である。
炭化珪素からなる半導体基体中に深い準位（バレンスバンド端から約０．３ｅＶの位置）を形成するほう素を用いてウェル領域４を形成した場合、例えば空乏層中の空間電荷濃度ＮＡが５×１０^１７ｃｍ^−３の場合、（１）式より、室温でのフリーキャリア濃度ＮＡ−は６×１０^１５ｃｍ^−３となり、フリーキャリア濃度ＮＡ−は空間電荷濃度ＮＡよりも約二桁も小さくなる。 Here, the effect in the present embodiment will be described in more detail.
First, the space charge concentration and the free carrier concentration in the depletion layer in the impurity region formed using the impurity level forming the deep level will be described in detail.
Now, assuming that the space charge concentration in the depletion layer formed in the well region 4 is NA, the free carrier concentration NA− in the well region 4 at room temperature can be obtained by the following equation (1).
NA− = NA (1 + g · exp (q (EA−EFp) / kT)) − 1 (1)
Here, EFP represents the Fermi level in the well region 4, EA represents the impurity level, and g is a degeneracy factor, and “= 4” in the P-type. k is the Boltzmann constant and T is the absolute temperature.
When the well region 4 is formed using boron which forms a deep level (position of about 0.3 eV from the valence band edge) in a semiconductor substrate made of silicon carbide, for example, the space charge concentration NA in the depletion layer is 5 In the case of × 10 ¹⁷ cm ⁻³ , the free carrier concentration NA− at room temperature is 6 × 10 ¹⁵ cm ⁻³ from equation (1), and the free carrier concentration NA− is about two orders of magnitude smaller than the space charge concentration NA. Become.

また、我々が実際に実験を行った結果でも、炭化珪素半導体中にほう素で形成したＰ型領域の空乏層中の空間電荷濃度が約５×１０^１７ｃｍ^−３の場合、Ｈａｌｌ効果測定でフリーキャリア濃度を求めると約２×１０^１５ｃｍ^−３であった。
このように、深い不純物準位を形成する不純物を用いて不純物領域を形成すると、不純物領域内のフリーキャリア濃度は空乏層中の空間電荷濃度よりもずっと小さくなり、特に炭化珪素半導体においてほう素を用いて不純物領域を形成すると、フリーキャリア濃度を空間電荷濃度よりも約二桁小さくできることが計算と実験から明らかである。そして、本半導体装置は、この現象を応用することで、半導体装置における漏れ電流と駆動力のトレードオフを改善するものである。 Also, as a result of our actual experiment, when the space charge concentration in the depletion layer of the P-type region formed of boron in the silicon carbide semiconductor is about 5 × 10 ¹⁷ cm ⁻³ , the Hall effect measurement The free carrier concentration was determined to be about 2 × 10 ¹⁵ cm ⁻³ .
As described above, when an impurity region is formed using an impurity that forms a deep impurity level, the free carrier concentration in the impurity region becomes much smaller than the space charge concentration in the depletion layer, and boron is especially generated in a silicon carbide semiconductor. It is clear from calculation and experiment that the free carrier concentration can be made about two orders of magnitude smaller than the space charge concentration when the impurity region is formed by using it. The semiconductor device improves the trade-off between the leakage current and the driving force in the semiconductor device by applying this phenomenon.

次に、導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、第一のヘテロ半導体領域３並びにドレイン領域２とのヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
さらに、本実施の形態においては、従来構造と同様に、例えばソース電極７を接地し、ドレイン電極８に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極７並びにゲート電極６を接地電位とし、ドレイン電極８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。また、この逆導通時の電流密度を高めて、仮にウェル領域４とドレイン領域２とが順バイアス状態になったとしても、ウェル領域４のキャリア濃度は従来構造に比べて小さいため、少数キャリアの注入が抑制される。つまり、高電流密度で使用する場合においても、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６を接地にせずに制御電極として使用する場合も可能である。 Next, when the gate electrode 6 is set to the ground potential again in order to shift from the conductive state to the cut-off state, the accumulation state of the conduction electrons formed at the heterojunction interface with the first hetero semiconductor region 3 and the drain region 2 is changed. It is released and tunneling in the energy barrier stops. Then, when the flow of conduction electrons from the first hetero semiconductor region 3 to the drain region 2 stops and the conduction electrons in the drain region 2 flow to the substrate 1 and are exhausted, the drain region 2 side has a heterojunction portion. The depletion layer spreads and becomes a cut-off state.
Further, in this embodiment, as in the conventional structure, for example, reverse conduction (reflux operation) in which the source electrode 7 is grounded and a negative potential is applied to the drain electrode 8 is also possible.
For example, when the source electrode 7 and the gate electrode 6 are set to the ground potential and a predetermined positive potential is applied to the drain electrode 8, the energy barrier for the conduction electrons disappears, and the drain region 2 side to the first hetero semiconductor region 3 side. Conduction electrons flow and reverse conduction is established. At this time, since there is no injection of holes and conduction is made only with conduction electrons, loss due to reverse recovery current when shifting from the reverse conduction state to the cutoff state is small. Even if the current density at the time of reverse conduction is increased and the well region 4 and the drain region 2 are in the forward bias state, the carrier concentration of the well region 4 is smaller than that of the conventional structure. Injection is suppressed. That is, even when used at a high current density, the loss due to the reverse recovery current when shifting from the reverse conduction state to the cutoff state is small. It is also possible to use the gate electrode 6 described above as a control electrode without being grounded.

上記のように本実施の形態では、第一導電型の半導体基体（基板１とドレイン領域２）と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３と前記半導体基体との接合部にゲート絶縁膜５を介して形成されたゲート電極６と、ヘテロ半導体領域３と接続されたソース電極６と、前記半導体基体とオーミック接続されたドレイン電極７とを有する半導体装置において、少なくともヘテロ半導体領域３と前記半導体基体とゲート絶縁膜５とが互いに接する領域から所定距離離れた半導体基体（ドレイン領域２）中に、第二導電型のウェル領域４を有し、ウェル領域４内に空乏層が形成されない場合の該ウェル領域４内のフリーキャリア濃度が、該ウェル領域４内に空乏層が形成される場合の空乏層内の空間電荷濃度よりも小さいという構成になっている。従来は、耐圧を確保しようとしてウェル領域をチャネル領域近傍まで形成すると、ビルトイン電界で導通状態における駆動力に影響し、耐圧と駆動力のトレードオフが生じていた。本実施の形態では、ウェル領域４を空間電荷密度とキャリア密度とが大きく異なる材料、例えばほう素等を用いて形成する。ドレイン電圧が高い遮断状態においては、ウェル領域４はほぼ空間電荷密度で決まる濃度で遮断性を保つ。ドレイン電圧が小さくなる遮断状態においては、ウェル領域４はほぼキャリア密度で決まる濃度でビルトイン電界が伸びるため、ウェル領域４を例えばアルミニウムを用いて形成した場合に比べて、ビルトイン空乏層が小さくなるため、駆動力が向上する。また、逆導通時においても、ウェル領域４はほぼキャリア密度で決まる濃度となるため、ウェル領域４中の抵抗が高くなるので、ウェル領域４からのホール注入を抑制することができる。したがって、遮断状態においてはゲート電極６近傍のヘテロ接合界面で生じる漏れ電流を低減することができ、導通状態においては従来と同程度の駆動力を確保することができる高耐圧電界効果トランジスタを提供することができる。 As described above, in the present embodiment, the first conductivity type semiconductor substrate (the substrate 1 and the drain region 2) and the hetero semiconductor region 3 that is in contact with one main surface of the semiconductor substrate and has a different band gap from the semiconductor substrate. A gate electrode 6 formed at a junction between the hetero semiconductor region 3 and the semiconductor substrate via a gate insulating film 5, a source electrode 6 connected to the hetero semiconductor region 3, and an ohmic connection to the semiconductor substrate. In the semiconductor device having the drain electrode 7, at least the hetero semiconductor region 3 and the semiconductor substrate (drain region 2) separated from the region where the semiconductor substrate and the gate insulating film 5 are in contact with each other have a second conductivity type. When there is a well region 4 and no depletion layer is formed in the well region 4, the free carrier concentration in the well region 4 is the depletion layer is formed in the well region 4. It has a configuration that is smaller than the space charge density in the depletion layer if you. Conventionally, when the well region is formed up to the vicinity of the channel region in order to ensure the withstand voltage, the built-in electric field affects the driving force in the conductive state, causing a trade-off between the withstand voltage and the driving force. In the present embodiment, the well region 4 is formed using a material whose space charge density and carrier density are greatly different, such as boron. In the cutoff state where the drain voltage is high, the well region 4 keeps the cutoff property at a concentration almost determined by the space charge density. In the cut-off state where the drain voltage is low, the built-in electric field extends in the well region 4 at a concentration almost determined by the carrier density, so that the built-in depletion layer is smaller than when the well region 4 is formed using, for example, aluminum. , Driving force is improved. Even during reverse conduction, since the well region 4 has a concentration substantially determined by the carrier density, the resistance in the well region 4 increases, so that hole injection from the well region 4 can be suppressed. Accordingly, there is provided a high voltage field effect transistor capable of reducing leakage current generated at the heterojunction interface in the vicinity of the gate electrode 6 in the cut-off state and ensuring the same driving force as in the conventional case in the conductive state. be able to.

また、少なくとも前記所定距離が、ウェル領域４と半導体基体（ドレイン領域２）との接合端部に所定の逆バイアスが印加されたときに、該ドレイン領域２中に伸びる空乏層の距離に比べて小さくなっている。これによりさらに漏れ電流を低減し、高い遮断性を実現することができる。
また、ウェル領域４がヘテロ半導体領域３に接している。これによりさらに漏れ電流を低減し、高い遮断性を実現することができる。
また、前記半導体基体が炭化珪素からなる。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。
また、ヘテロ半導体領域３が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなる。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
さらに、ウェル領域４が、ほう素もしくは、ガリウム、インジウム、タリウムの少なくとも一種の不純物を導入して形成されている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。 Further, at least the predetermined distance is larger than the distance of the depletion layer extending into the drain region 2 when a predetermined reverse bias is applied to the junction end of the well region 4 and the semiconductor substrate (drain region 2). It is getting smaller. As a result, the leakage current can be further reduced, and a high interruption performance can be realized.
Further, the well region 4 is in contact with the hetero semiconductor region 3. As a result, the leakage current can be further reduced, and a high interruption performance can be realized.
The semiconductor substrate is made of silicon carbide. Thus, a high breakdown voltage semiconductor device can be easily realized using a general semiconductor material.
The hetero semiconductor region 3 is made of at least one of single crystal silicon, polycrystalline silicon, or amorphous silicon. Thus, a semiconductor device can be easily realized using a general semiconductor material.
Further, the well region 4 is formed by introducing boron or at least one impurity of gallium, indium, and thallium. Thus, a semiconductor device can be easily realized using a general semiconductor material.

なお、本発明を図１の構造で説明したが、例えば図４から図８に示すような構造にも本発明を適用できる。
〈図４の構造〉
図４の構造の図１の構造と異なる点は、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域９とが形成されている点である。つまり、ヘテロ半導体領域が２種類以上の異なる不純物導電型もしくは不純物濃度で構成されている。ドレイン領域２と第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５が形成されている。また、ゲート絶縁膜５上にはゲート電極６が、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。
図４の構造の製造方法は、図１の構造の製造工程において、Ｎ型の前記第一の多結晶シリコン層を形成した後に、第二のヘテロ半導体領域９に例えば第一のヘテロ半導体領域３の導電型であるＮ型と反対導電型のＰ型の不純物を導入する。あるいは、Ｐ型の多結晶シリコン層を形成した後に、第一のヘテロ半導体領域３にＮ型の不純物を導入してもよい。このようにヘテロ半導体領域の導電型や不純物濃度は自由に設計することができる。 Although the present invention has been described with reference to the structure of FIG. 1, the present invention can also be applied to structures such as those shown in FIGS.
<Structure of FIG. 4>
The structure of FIG. 4 differs from the structure of FIG. 1 in that the first hetero semiconductor region 3 made of, for example, N-type polycrystalline silicon is in contact with the main surface of the drain region 2 facing the bonding surface with the substrate 1. And a second hetero semiconductor region 9 made of P-type polycrystalline silicon. That is, the hetero semiconductor region is composed of two or more different impurity conductivity types or impurity concentrations. The junction between the drain region 2 and the first hetero semiconductor region 3 and the second hetero semiconductor region 9 is composed of a hetero junction made of a material having different band gaps between SiC and polycrystalline silicon. There is an energy barrier. A gate insulating film 5 made of, for example, a silicon oxide film is formed so as to be in contact with the junction between the first hetero semiconductor region 3 and the drain region 2. Further, the gate electrode 6 is formed on the gate insulating film 5, and the source electrode 6 is disposed on the opposite side of the substrate 1 facing the junction surface of the first hetero semiconductor region 3 and the second hetero semiconductor region 9 with the drain region 2. A drain electrode 7 is connected to the.
In the manufacturing method of the structure of FIG. 4, in the manufacturing process of the structure of FIG. 1, after forming the N-type first polycrystalline silicon layer, for example, the first hetero semiconductor region 3 is formed in the second hetero semiconductor region 9. A P-type impurity having a conductivity type opposite to the N-type conductivity is introduced. Alternatively, an N-type impurity may be introduced into the first hetero semiconductor region 3 after forming a P-type polycrystalline silicon layer. Thus, the conductivity type and impurity concentration of the hetero semiconductor region can be freely designed.

次に、本構造の動作について説明する。基本的には図１の構造と同様である。例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体領域３とＰ型である第二のヘテロ半導体領域９とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域９との接合界面から伸びる空乏層幅は、第一のヘテロ半導体領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域９の不純物濃度を第一のヘテロ半導体領域３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域９と第一のヘテロ半導体領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域３側に伸張することから、第一のヘテロ半導体領域３とドレイン領域２とのヘテロ接合部における漏れ電流をさらに低減することもできる。このように本構造では、ヘテロ半導体領域が、半導体基体の一主面側に形成されたドレイン領域２に接するように形成された第二のヘテロ半導体領域９を含むことにより、ヘテロ接合部における漏れ電流をさらに低減することができる。また、第二のヘテロ半導体領域９が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなる。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。 Next, the operation of this structure will be described. The structure is basically the same as that shown in FIG. For example, the source electrode 6 is grounded and a positive potential is applied to the drain electrode 7 for use.
First, when the gate electrode 6 is set to a ground potential or a negative potential, for example, the cutoff state is maintained. That is, energy barriers for conduction electrons are formed at the heterojunction interfaces between the first hetero semiconductor region 3 and the second hetero semiconductor region 9 and the drain region 2. At this time, since the first hetero semiconductor region 3 and the second hetero semiconductor region 9 are both made of a silicon material, the energy barrier difference ΔEc with the drain region 2 made of silicon carbide is substantially the same. However, since there is a difference in the Fermi energy indicated by the energy from the conduction band to the Fermi level, the first hetero semiconductor region 3 that is N-type and the second hetero semiconductor region 9 that is P-type have different drain regions. The widths of the depletion layers extending to the two junction interfaces are different. That is, since the depletion layer width extending from the junction interface with the second hetero semiconductor region 9 is larger than the depletion layer width extending from the junction interface with the first hetero semiconductor region 3, a higher blocking property, that is, a leakage current is obtained. Can be reduced. Further, for example, when the impurity concentration of the second hetero semiconductor region 9 is set higher than the impurity concentration of the first hetero semiconductor region 3, the second hetero semiconductor region 9 and the first hetero semiconductor region 3 are configured. Since the depletion layer generated by the built-in electric field of the PN diode extends toward the first hetero semiconductor region 3, the leakage current at the heterojunction between the first hetero semiconductor region 3 and the drain region 2 can be further reduced. it can. As described above, in this structure, the hetero semiconductor region includes the second hetero semiconductor region 9 formed so as to be in contact with the drain region 2 formed on the one main surface side of the semiconductor substrate, so that the leakage at the heterojunction portion is achieved. The current can be further reduced. The second hetero semiconductor region 9 is made of at least one of single crystal silicon, polycrystalline silicon, or amorphous silicon. Thus, a semiconductor device can be easily realized using a general semiconductor material.

次に、遮断状態から導通状態へと転じるべくゲート電極６に正電位を印加した場合、ゲート絶縁膜５を介して第一のヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極６の近傍の第一のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極６の近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、第一のヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。 Next, when a positive potential is applied to the gate electrode 6 so as to change from the cutoff state to the conduction state, the gate electric field is applied to the heterojunction interface where the first hetero semiconductor region 3 and the drain region 2 are in contact via the gate insulating film 5. Therefore, an accumulation layer of conduction electrons is formed in the first hetero semiconductor region 3 and the drain region 2 in the vicinity of the gate electrode 6. That is, the potential on the first hetero semiconductor region 3 side at the junction interface between the first hetero semiconductor region 3 and the drain region 2 in the vicinity of the gate electrode 6 is pushed down, and the energy barrier on the drain region 2 side is steep. Thus, conduction electrons can be conducted through the energy barrier.
Next, when the gate electrode 6 is set to the ground potential again in order to shift from the conductive state to the cut-off state, the accumulated state of the conductive electrons formed at the heterojunction interface of the first hetero semiconductor region 3 and the drain region 2 is released. And tunneling in the energy barrier stops. Then, the flow of conduction electrons from the first hetero semiconductor region 3 to the drain region 2 stops, and further, the conduction electrons in the drain region 2 flow to the substrate 1 and are depleted. The depletion layer spreads out and becomes a cut-off state.

また、本構造においても、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極６並びにゲート電極６を接地電位とし、ドレイン電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域９側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６を接地にせずに制御電極として使用する場合も可能である。 Also in this structure, as in the conventional structure, for example, reverse conduction (reflux operation) in which the source electrode 6 is grounded and a negative potential is applied to the drain electrode 7 is also possible.
For example, when the source electrode 6 and the gate electrode 6 are set to the ground potential and a predetermined positive potential is applied to the drain electrode 7, the energy barrier against conduction electrons disappears, and the first hetero semiconductor region 3 and the first hetero semiconductor region 3 from the drain region 2 side. Conduction electrons flow to the side of the second hetero semiconductor region 9 and enter a reverse conduction state. At this time, since there is no injection of holes and conduction is made only with conduction electrons, loss due to reverse recovery current when shifting from the reverse conduction state to the cutoff state is small. It is also possible to use the gate electrode 6 described above as a control electrode without being grounded.

〈図５の構造〉
図５の構造では、第一のウェル領域４に加えて、ゲート電極６が形成されている溝１２の底部に接するように第二のウェル領域１０が形成されている。つまり、ウェル領域１０がゲート絶縁膜５に接して設けられている。遮断状態においては、第一のウェル領域４並びに第二のウェル領域１０とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域９とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一のウェル領域４によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。また、第二のウェル領域１０により、ゲート絶縁膜５に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜５の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜５の信頼性を向上することができる。 <Structure of FIG. 5>
In the structure of FIG. 5, in addition to the first well region 4, the second well region 10 is formed so as to be in contact with the bottom of the groove 12 in which the gate electrode 6 is formed. That is, the well region 10 is provided in contact with the gate insulating film 5. In the cutoff state, a depletion layer corresponding to the drain potential spreads between the first well region 4 and the second well region 10 and the drain region 2. That is, since the drain electric field applied to the heterojunction interface between the first hetero semiconductor region 3 and the second hetero semiconductor region 9 and the drain region 2 is relaxed by the first well region 4, the leakage current is further reduced. Is reduced, and the blocking performance is further improved. Further, since the drain electric field applied to the gate insulating film 5 is also relaxed by the second well region 10, the dielectric breakdown of the gate insulating film 5 can be made difficult to occur, and the reliability of the gate insulating film 5 can be improved. Can be improved.

〈図６の構造〉
図６の構造は、図４の構造に加えて、ゲート絶縁膜５並びに第一のヘテロ半導体領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ^＋型の導通領域１１が形成されている。導通領域１１はゲート電極６の形成された溝１２の底部にも形成されている。以下、製造方法の一例を説明する。
溝１２を形成するためのマスク層を有した状態で、例えばＰＯＣｌ_３雰囲気中にてより高い温度でリンドーピングを行うと、多結晶シリコン層のイオンエッチングされた表面に加えて、炭化珪素表面からもリンが導入される。しかし、図１の構造と同様に、マスク層で覆われた部分からはリンは導入されないため、イオンエッチングされた面に接する領域のみに第一のヘテロ半導体領域３並びにＮ^＋型の導通領域１１が同時に形成される。なお、不純物の導入は固相拡散による不純物導入を用いても、あるいは例えばイオン注入などの不純物導入方法を用いてもよい。
このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域３と導通領域１１とのヘテロ接合のエネルギー障壁を緩和させ、第一のヘテロ半導体領域３から導通領域１１を介してドレイン領域２へと多数キャリアが流れやすくなり、より高い導通特性を得、さらにオン抵抗を低減することができる。さらに、本構造で示した形成方法では、導通領域１１の第一のヘテロ半導体領域３と接する部分の幅を必要最低限の幅で精度よく、かつ、セルフアラインで、さらに第一のヘテロ半導体領域３と同時に形成することができる。このことから、導通時並びに遮断時における各セル間での電流の偏りを抑えることができ、さらには遮断時における第一のヘテロ半導体領域３と導通領域１１とのヘテロ接合における漏れ電流を極力減らすことができるため、遮断性を大きく損なうことなくオン抵抗を低減することができる。 <Structure of FIG. 6>
In addition to the structure of FIG. 4, the structure of FIG. 6 has an N ⁺ -type conductive region 11 having a higher concentration than the drain region 2 in a predetermined portion of the drain region 2 where the gate insulating film 5 and the first hetero semiconductor region 3 are in contact. Is formed. The conduction region 11 is also formed at the bottom of the groove 12 in which the gate electrode 6 is formed. Hereinafter, an example of the manufacturing method will be described.
When phosphorus doping is performed at a higher temperature, for example, in a POCl ₃ atmosphere with a mask layer for forming the trench 12, in addition to the ion-etched surface of the polycrystalline silicon layer, Even phosphorus is introduced. However, as in the structure of FIG. 1, since phosphorus is not introduced from the portion covered with the mask layer, the first hetero semiconductor region 3 and the N ⁺ -type conductive region 11 are only formed in the region in contact with the ion-etched surface. Are formed simultaneously. The introduction of impurities may be performed by introducing impurities by solid phase diffusion or using an impurity introducing method such as ion implantation.
With such a configuration, in the conductive state, the energy barrier at the heterojunction between the first hetero semiconductor region 3 and the conductive region 11 is relaxed, and the first hetero semiconductor region 3 through the conductive region 11 is relaxed. Majority carriers can easily flow to the drain region 2 to obtain higher conduction characteristics and to further reduce the on-resistance. Furthermore, in the formation method shown in the present structure, the width of the portion of the conduction region 11 that is in contact with the first hetero semiconductor region 3 is precisely the minimum necessary width and is self-aligned. 3 can be formed simultaneously. From this, it is possible to suppress the current bias between the cells at the time of conduction and at the time of interruption, and further reduce the leakage current at the heterojunction between the first hetero semiconductor region 3 and the conduction region 11 at the time of interruption as much as possible. Therefore, the on-resistance can be reduced without significantly impairing the blocking performance.

〈図７の構造〉
図７の構造は、ゲート絶縁膜５並びに第一のヘテロ半導体領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ^＋型の導通領域１１が形成されている。また、ゲート電極６と第一のヘテロ半導体領域３が対向する部分から所定の距離離れたところに、第一のヘテロ半導体領域３もしくは第二のヘテロ半導体領域９に接するように、ドレイン領域２の表面に第一のウェル領域４が形成されている。さらに、ゲート電極６が形成されている溝１２の底部に接するように第二のウェル領域１０が形成されている。以下、製造方法の一例を説明する。
まず、図４の構造と同様に、例えば第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９形成用の多結晶シリコン層を形成する前に、第一のウェル領域４を形成しておき（このとき、第二のウェル領域１０も同時に形成してもよい）、その後、該多結晶シリコン層及び溝１２の形成用のマスク層を形成し、イオンエッチングにより溝１２を形成する。次に、該マスク層を有した状態で、例えばボロンイオンをイオン注入して、第二のウェル領域１０を形成する。さらに、該マスク層を有した状態で、例えばＰＯＣｌ_３雰囲気中にてよりより高い温度でリンドーピングを行うと、イオンエッチングされた多結晶シリコン層の炭化珪素表面からリンが導入され、Ｎ型の第一のヘテロ半導体領域３並びにＮ^＋型の導通領域１１が同時に形成される。なお、本構造においては、第二のウェル領域１０を形成してから第一のヘテロ半導体領域３並びに導通領域１１を形成する場合で説明しているが、どちらを先に形成してもかまわない。 <Structure of FIG. 7>
In the structure of FIG. 7, an N ⁺ -type conductive region 11 having a higher concentration than the drain region 2 is formed in a predetermined portion of the drain region 2 in contact with the gate insulating film 5 and the first hetero semiconductor region 3. In addition, the drain region 2 is formed so as to be in contact with the first hetero semiconductor region 3 or the second hetero semiconductor region 9 at a predetermined distance from a portion where the gate electrode 6 and the first hetero semiconductor region 3 face each other. A first well region 4 is formed on the surface. Further, the second well region 10 is formed so as to be in contact with the bottom of the groove 12 in which the gate electrode 6 is formed. Hereinafter, an example of the manufacturing method will be described.
First, as in the structure of FIG. 4, for example, the first well region 4 is formed before the polycrystalline silicon layer for forming the first hetero semiconductor region 3 and the second hetero semiconductor region 9 is formed. (At this time, the second well region 10 may also be formed at the same time). Thereafter, the polycrystalline silicon layer and the mask layer for forming the groove 12 are formed, and the groove 12 is formed by ion etching. Next, in the state having the mask layer, for example, boron ions are ion-implanted to form the second well region 10. Furthermore, when phosphorus doping is performed at a higher temperature, for example, in a POCl ₃ atmosphere with the mask layer, phosphorus is introduced from the silicon carbide surface of the ion-etched polycrystalline silicon layer, and N-type The first hetero semiconductor region 3 and the N ⁺ type conduction region 11 are formed simultaneously. In this structure, the case where the first hetero semiconductor region 3 and the conductive region 11 are formed after the second well region 10 is formed has been described, but either may be formed first. .

このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域３と導通領域１１とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。
また、遮断状態においては、第一のウェル領域４並びに第二のウェル領域１０とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域９とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一のウェル領域４によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。また、第二のウェル領域１０により、ゲート絶縁膜５に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜５の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜５の信頼性を向上することができる。
なお、本構造においては、導通領域１１並びに第一のウェル領域４並びに第二のウェル領域１０がすべて形成された場合を例示しているが、少なくとも第一のウェル領域４が形成されていてもよい。 With such a configuration, in the conductive state, the energy barrier at the heterojunction between the first hetero semiconductor region 3 and the conductive region 11 can be relaxed, and higher conductive characteristics can be obtained. That is, the on-resistance is further reduced, and the conduction performance is improved.
In the cut-off state, a depletion layer corresponding to the drain potential spreads between the first well region 4 and the second well region 10 and the drain region 2. That is, since the drain electric field applied to the heterojunction interface between the first hetero semiconductor region 3 and the second hetero semiconductor region 9 and the drain region 2 is relaxed by the first well region 4, the leakage current is further reduced. Is reduced, and the blocking performance is further improved. Further, since the drain electric field applied to the gate insulating film 5 is also relaxed by the second well region 10, the dielectric breakdown of the gate insulating film 5 can be made difficult to occur, and the reliability of the gate insulating film 5 can be improved. Can be improved.
In this structure, the conductive region 11, the first well region 4 and the second well region 10 are all formed, but at least the first well region 4 may be formed. Good.

〈図８の構造〉
図８の構造は、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９形成用の多結晶シリコン層を形成する前に、ドレイン領域２に溝１３を形成し、その後、多結晶シリコン層を形成する。以降の工程は、図１、図４の構造と同様である。このような構成により、図４の構造よりも第一のヘテロ半導体領域３における漏れ電流をさらに低減することができる。
以上説明したように、図１に示した構造の変形例として、図４〜図８に示すような様々な構造を形成することができる。 <Structure of FIG. 8>
In the structure of FIG. 8, a trench 13 is formed in the drain region 2 before the polycrystalline silicon layer for forming the first hetero semiconductor region 3 and the second hetero semiconductor region 9 is formed, and then the polycrystalline silicon layer is formed. Form. Subsequent steps are the same as those in the structure of FIGS. With such a configuration, the leakage current in the first hetero semiconductor region 3 can be further reduced as compared with the structure of FIG.
As described above, various structures as shown in FIGS. 4 to 8 can be formed as modifications of the structure shown in FIG.

以上、実施の形態の全ての構造において、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての構造において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでもかまわない。また、全ての構造において、ドレイン電極８とソース電極７とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極８とソース電極７とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。
また、第一のヘテロ半導体領域３、第二のヘテロ半導体領域９に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２としてＮ型の炭化珪素を、第一のヘテロ半導体領域３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。 As described above, the semiconductor device using silicon carbide as a substrate material has been described as an example in all the structures of the embodiment, but the substrate material may be other semiconductor materials such as silicon, silicon germanium, gallium nitride, and diamond. Moreover, although it demonstrated using 4H type as a polytype of silicon carbide in all the structures, other polytypes, such as 6H and 3C, may be sufficient. In all the structures, the drain electrode 8 and the source electrode 7 are arranged so as to face each other with the drain region 2 interposed therebetween, and the so-called vertical structure transistor in which the drain current flows in the vertical direction has been described. A so-called lateral structure transistor may be used in which the electrode 8 and the source electrode 7 are arranged on the same main surface and the drain current flows in the lateral direction.
Moreover, although the example using polycrystalline silicon as the material used for the first hetero semiconductor region 3 and the second hetero semiconductor region 9 has been described, any material can be used as long as it is a material that forms a heterojunction with silicon carbide. . In addition, as an example, N-type silicon carbide is used as the drain region 2 and N-type polycrystalline silicon is used as the first hetero semiconductor region 3, but N-type silicon carbide and P-type poly silicon are used. Any combination of crystalline silicon, P-type silicon carbide and P-type polycrystalline silicon, P-type silicon carbide and N-type polycrystalline silicon may be used.
Furthermore, it goes without saying that modifications are included within the scope not departing from the gist of the present invention.

本発明の第１の実施の形態の断面図である。It is sectional drawing of the 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention.

Explanation of symbols

１…基板２…ドレイン領域
３…第一のヘテロ半導体領域４…第一のウェル領域
５…ゲート絶縁膜６…ゲート電極
７…ソース電極８…ドレイン電極
９…第二のヘテロ半導体領域１０…第二のウェル領域
１１…導通領域１２…溝
１３…溝 DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Drain region 3 ... First hetero semiconductor region 4 ... First well region 5 ... Gate insulating film 6 ... Gate electrode 7 ... Source electrode 8 ... Drain electrode 9 ... Second hetero semiconductor region 10 ... First Second well region 11 ... conductive region 12 ... groove 13 ... groove

Claims

A first conductivity type semiconductor substrate;
A hetero semiconductor region that is in contact with one main surface of the semiconductor substrate and has a different band gap from the semiconductor substrate;
A gate electrode formed through a gate insulating film at a junction between the hetero semiconductor region and the semiconductor substrate;
A source electrode connected to the hetero semiconductor region;
In a semiconductor device having a drain electrode ohmically connected to the semiconductor substrate,
In the semiconductor substrate at least a predetermined distance away from a region where the hetero semiconductor region, the semiconductor substrate, and the gate insulating film are in contact with each other, a second conductivity type well region is provided,
The free carrier concentration in the well region when the depletion layer is not formed in the well region is smaller than the space charge concentration in the depletion layer when the depletion layer is formed in the well region. Semiconductor device.

At least the predetermined distance is smaller than a distance of a depletion layer extending into the semiconductor substrate when a predetermined reverse bias is applied to a junction end between the well region and the semiconductor substrate. Item 14. A semiconductor device according to Item 1.

The semiconductor device according to claim 1, wherein the well region is in contact with the hetero semiconductor region.

The semiconductor device according to claim 1, wherein the well region is provided in contact with the gate insulating film.

5. The semiconductor device according to claim 1, wherein the hetero semiconductor region is composed of two or more different impurity conductivity types or impurity concentrations.

6. The semiconductor device according to claim 1, wherein the semiconductor substrate is made of silicon carbide.

7. The semiconductor device according to claim 1, wherein the hetero semiconductor region is made of at least one of single crystal silicon, polycrystalline silicon, or amorphous silicon.

8. The semiconductor device according to claim 1, wherein the well region is formed by introducing boron or at least one impurity of gallium, indium, and thallium.